JP4026195B2 - シリサイド層上の絶縁層の形成方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、シリサイド層上の絶縁層の形成方法に関し、とりわけシリサイド層上の不純物を含んだ酸化膜をケミカルエッチングによって取り除き、アニールによってシリサイド層のストレスを解放する、シリサイド層上の絶縁層を剥がれなく形成する方法に関するものである。
【0002】
【従来の技術】
バイポーラトランジスタ、MOS型トランジスタなどで構成される半導体集積装置においては、電極あるいは配線層としてポリシリコンが用いられている。
しかし、ポリシリコンは導電特性を備えるものの、高抵抗を示すがゆえに、とりわけ超高速の半導体集積装置の導電材料として適合しない場合があった。
【0003】
このため、電極あるいは配線層としてのポリシリコンの上に、シリサイド層を成膜させたポリサイド層を用いる構成が広く適用されている。
例えば、図3に示される半導体集積装置では、素子分離絶縁膜2が形成された半導体基板1の表面に絶縁膜30が形成され、さらにこの上にポリシリコン層4が配線層として積層されるが、配線抵抗を下げるため、ポリシリコン層4上にシリサイド層5を成膜したポリサイド層が形成されている。
【0004】
【発明が解決しようとする課題】
しかし、このポリサイド(ポリシリコン+シリサイド)層の上部に直接絶縁層6を形成し、さらに基板中の不純物の活性化を目的としたRTAや、デバイス構造の平坦化を目的としたBPSG層7のリフローなどによる高温熱処理を行うと、前記絶縁層6とBPSG層7がポリサイド層から剥がれるという不都合が生じることがあった。特に、ポリシリコン中のドーバントがヒ素である場合に、このような剥離の発生が顕著となる。
これにより、製造プロセスにおいて絶縁層6の剥がれが発生すると、デバイスの作り込みが不可能になるという不都合や、ダストの原因になるという問題が発生していた。
【0005】
前記のような剥離が発生する原因として、ポリサイド層4および5と、絶縁層6との界面において、ポリシリコンに注入した不純物が堆積した薄い酸化膜8が存在するために、この薄い酸化膜8と絶縁層6との密着性が劣ることや、高温熱処理によるポリサイドのストレスの変化が考えられている。
【0006】
本発明は、前記のような従来技術における問題点を解決するためなされたもので、半導体集積装置においてシリサイド層上の絶縁層の剥離発生を抑制可能な、絶縁層の形成方法を提供することを目的とする。
【0007】
【課題を解決するための手段】
前記従来技術の課題を解決するため、本発明の請求項1に係るシリサイド層上の絶縁層の形成方法は、半導体集積装置において半導体基板上に形成された第1絶縁膜の一部を開口して設けたコンタクト部に電極として、または前記第1絶縁膜上に電極あるいは配線としてポリシリコンからなる導電層を形成する工程と、
前記導電層の上部にシリサイド層を形成する工程と、
前記導電層および前記シリサイド層をパターニングする工程と、
前記シリサイド層のストレスを解放するアニールを行う工程と、
前記シリサイド層上の酸化膜を除去するケミカルエッチングを行う工程と、
前記シリサイド層および前記第1絶縁膜の上部に第2絶縁層を形成する工程と、
前記第2絶縁層をアニールする工程と
を兼備することにより構成される。
【0008】
前記の構成によれば、シリサイド層のアニールによるシリサイドのストレス変化の抑制および、ケミカルエッチングによる酸化膜の除去により、ポリサイド層と第2絶縁層の接合性が改善される。
【0009】
また、本発明の請求項2に係るシリサイド層上の絶縁層の形成方法は、半導体集積装置において第1絶縁膜上に配線として、または半導体基板上に形成された第1絶縁膜上に電極あるいは配線としてポリシリコンからなる導電層を形成する工程と、
前記導電層に不純物をドーピングする工程と、
前記導電層の上部にシリサイド層を形成する工程と、
前記シリサイド層上の酸化膜を除去するケミカルエッチングを行う工程と、
前記シリサイド層の上部に第2絶縁層を形成する工程と、
前記第2絶縁層および前記導電層および前記シリサイド層をパターニングする工程と、
前記シリサイド層のストレスを解放するアニールを行う工程と、
前記第1絶縁膜および前記第2絶縁層の上部に第3絶縁層を形成する工程と、
前記第3絶縁層をアニールする工程と
を兼備することにより構成される。
【0010】
前記の構成によれば、シリサイド層のアニールによるシリサイドのストレス変化の抑制および、ケミカルエッチングによる酸化膜の除去により、ポリサイド層と第2絶縁層の接合性が改善される。
【0011】
すなわち、請求項1または2の構成では、ポリシリコンからなる、加工が容易な電極/配線材料による導電層と絶縁層との接合性が改善される。
【0012】
あるいは、本発明の請求項3に係るシリサイド層上の絶縁層の形成方法が、請求項1または2の構成につき、不純物がヒ素イオンとする構成の場合は、比較的容易な注入技術による構成についても導電層と絶縁層との接合性改善をなし得る。
【0013】
あるいは、本発明の請求項4に係るシリサイド層上の絶縁層の形成方法が、請求項1または2の構成につき、不純物がボロンイオンとする構成の場合は、比較的容易な注入技術による構成についても導電層と絶縁層との接合性改善をなし得る。
【0014】
あるいは、本発明の請求項5に係るシリサイド層上の絶縁層の形成方法が、請求項1または2の構成につき、シリサイド層をタングステンシリサイドとする構成の場合は、タングステン系のシリサイド層による構成について導電層と絶縁層との接合性改善をなし得る。
【0015】
あるいは、本発明の請求項6に係るシリサイド層上の絶縁層の形成方法が、請求項1または2の構成につき、シリサイド層をチタンシリサイドとする構成の場合は、チタン系のシリサイド層による構成について導電層と絶縁層との接合性改善をなし得る。
【0016】
あるいは、本発明の請求項7に係るシリサイド層上の絶縁層の形成方法が、請求項1または2の構成につき、シリサイド層をコバルトシリサイドとする構成の場合は、コバルト系のシリサイド層による構成について導電層と絶縁層との接合性改善をなし得る。
【0017】
あるいは、本発明の請求項8に係るシリサイド層上の絶縁層の形成方法が、請求項1または2の構成につき、前記ケミカルエッチングをフッ酸によるエッチングとする構成の場合は、残存分の少ない酸化膜除去が可能になる。
【0018】
あるいは、本発明の請求項9に係るシリサイド層上の絶縁層の形成方法が、請求項1または2の構成につき、第2絶縁層を酸化層とする構成の場合は、酸化層による構成について導電層と絶縁層との接合性改善がなされる。
【0019】
あるいは、本発明の請求項10に係るシリサイド層上の絶縁層の形成方法が、請求項1または2の構成につき、第2絶縁層を窒化層とする構成の場合は、窒化層による構成について導電層と絶縁層との接合性改善がなされる。
【0020】
あるいは、本発明の請求項11に係るシリサイド層上の絶縁層の形成方法が、請求項1または2の構成につき、第2絶縁層を酸化層を含む複合層とする構成の場合は、酸化層を含む複合層による構成についても導電層と絶縁層との接合性改善がなされる。
【0021】
あるいは、本発明の請求項12に係るシリサイド層上の絶縁層の形成方法が、請求項1または2の構成につき、第2絶縁層を窒化層を含む複合層とする構成の場合は、窒化層を含む複合層による構成についても導電層と絶縁層との接合性改善が可能になる。
【0022】
あるいは、本発明の請求項13に係るシリサイド層上の絶縁層の形成方法が、請求項1または2の構成につき、第3絶縁層を酸化層とする構成の場合は、酸化層による構成について導電層と絶縁層との接合性改善がなされる。
【0023】
あるいは、本発明の請求項14に係るシリサイド層上の絶縁層の形成方法が、請求項1または2の構成につき、第3絶縁層を窒化層とする構成の場合は、窒化層による構成について導電層と絶縁層との接合性改善がなされる。
【0024】
あるいは、本発明の請求項15に係るシリサイド層上の絶縁層の形成方法が、請求項1または2の構成につき、第3絶縁層を酸化層を含む複合層とする構成の場合は、酸化層を含む複合層による構成についても導電層と絶縁層との接合性改善がなされる。
【0025】
あるいは、本発明の請求項16に係るシリサイド層上の絶縁層の形成方法が、請求項1または2の構成につき、第3絶縁層を窒化層を含む複合層とする構成の場合は、窒化層を含む複合層による構成についても導電層と絶縁層との接合性改善がなされる。
【0026】
あるいは、本発明の請求項17に係るシリサイド層上の絶縁層の形成方法が、請求項1乃至16の構成につき、前記半導体集積装置をバイポーラトランジスタとする構成の場合は、バイポーラトランジスタによる構成について導電層と絶縁層との接合性改善がなされる。
【0027】
あるいは、本発明の請求項18に係るシリサイド層上の絶縁層の形成方法が、請求項1乃至16の構成につき、前記半導体集積装置をMOS型トランジスタとする構成の場合は、MOS型トランジスタによる構成についても導電層と絶縁層との接合性改善がなされる。
【0028】
あるいは、本発明の請求項19に係るシリサイド層上の絶縁層の形成方法が、請求項1乃至16の構成につき、前記半導体集積装置をバイポーラ・アナログ・デジタル共存集積装置とする構成の場合は、バイポーラ・アナログ・デジタル共存集積装置についても導電層と絶縁層との接合性改善がなされる。
【0029】
【発明の実施の形態】
以下、この発明の好適な実施形態を添付図を参照して詳細に説明する。なお、以下に述べる実施形態は、この発明の好適な具現例の一部であり、技術構成上好ましい種々の限定が付されているが、この発明の範囲は、以下の説明において特にこの発明を限定する旨の記載がない限り、これらの形態に限られるものではない。
【0030】
図1は、本発明に係るシリサイド層上の絶縁層の形成方法の一実施形態によるバイポーラトランジスタ集積装置BTの模式断面図である。同図に示されるバイポーラトランジスタの構造は、とりわけベース・エミッタ形成技術に特徴を有するSST(Super Selfーaligned Transistor)と称せられる素子構造で、装置微細化と高速性能の向上が図れるものである。
【0031】
本発明に係るシリサイド層上の絶縁層の形成方法は、半導体基板1中にコレクタ抵抗の低減を目的とした埋め込み層9を形成した後に、エピタキシャルシリコン層3を形成する。その後、周知の方法たとえばLOCOSで素子分離絶縁膜2を形成する。
【0032】
次に、コレクタ引き出し部となるプラグ10をイオン注入によって形成する。
ついで、基板表面全体に第1絶縁膜11を形成し、ベース、エミッタを形成する部分をドライエッチングによって開口する。
【0033】
ベース電極となるポリシリコン層14を、CVD法によって形成する。グラフトベース層はその後の工程の熱処理によるポリシリコン層14からのボロンの拡散によって形成する。
【0034】
その後、酸化膜16をCVD法によって形成する。酸化膜16は、後述するポリシリコン18およびシリサイド層19と絶縁するためのものである。ついで、パターニングによってエミッタコンタクト部を形成する。
【0035】
次に、深いイオン打ち込みによりコレクタ低抵抗層12をエピタキシャルシリコン層3内に形成し、ついで浅いイオン注入によりベース層13を形成させ。
【0036】
こののち、ベース電極14と酸化膜16をパターニングする。
次に、エミッタコンタクト部にサイドウオール17を形成する。
ついで、ポリシリコン18をCVD法で形成し、ついで不純物(例えばヒ素)をイオン注入し、その後シリサイド層19をCVD法によって形成する。シリサイド層19としては、タングステンシリサイド、チタンシリサイド、コバルトシリサイド等が適用可能である。
【0037】
次に、ポリシリコン18、シリサイド層19をパターニングしてエミッタ電極とする。その後、シリサイド層19のストレスを解放するために、アニールを例えば窒素雰囲気中で摂氏800度10分間行う。
【0038】
次に、シリサイド層19上部に生成している薄い酸化膜を、例えばフッ酸によってケミカルエッチングして除去する。
【0039】
次に、第2絶縁層20をCVD法によって形成する。第2絶縁層20は、酸化層あるいは窒化層、ならびに、酸化層あるいは窒化層を含む複合層が適用される。
その後、基板中の不純物を活性化させるために、アニールを例えば窒素雰囲気中で摂氏1050度で10秒間行う。この時エミッタ電極には前記アニール(摂氏800度で10分)と前記ケミカルエッチングを施しているので、第2絶縁層20が剥がれることはない。
【0040】
次に、第3絶縁層21をCVD法によって形成する。第3絶縁層21は、酸化層あるいは窒化層、ならびに、酸化層あるいは窒化層を含む複合層が適用される。
その後アニールを例えば窒素雰囲気中で摂氏900度で10分間行うことによって平坦化を行う。この時エミッタ電極には前記アニール(摂氏800度で10分)と前記ケミカルエッチングを施しているので、第3絶縁層21が剥がれることはない。
このようにして、シリサイド層上の絶縁層の形成工程が完了する。
【0041】
図2にポリシリコン膜とシリサイド層を用いた配線の断面図を示す。
周知の方法で素子分離絶縁膜2を形成する。その後絶縁層22をCVD法によって形成する。
次に配線層となるポリシリコン層23をCVD法で形成し、ついでヒ素をイオン注入し、その後シリサイド層24をCVD法によって形成する。
【0042】
次に、シリサイド層24上部に生成されている薄い酸化膜を、例えばフッ酸によってケミカルエッチングする。
次に、絶縁層25をシリサイド層24上部に形成する。その後絶縁層25、シリサイド層24、ポリシリコン層23をパターニングする。
【0043】
次に、シリサイド層24のストレスを解放するためにアニールを例えば窒素雰囲気中で摂氏800度で10分間行う。
【0044】
次に、絶縁層26をCVD法によって形成する。その後ポリシリコン中の不純物を活性化させるために、アニールを例えば窒素雰囲気中で摂氏1050度で10秒間行う。この時配線層に前記アニール(摂氏800度で10分)と前記ケミカルエッチングを行っているので、絶縁層25は剥がれない。
【0045】
次に、絶縁層27をCVD法によって形成し、その後アニールを例えば窒素雰囲気中で摂氏900度で10分間行うことによって平坦化を行う。この時配線層に前記アニール(摂氏800度で10分)と前記ケミカルエッチングを行っているので、絶縁層25が剥がれることはない。
【0046】
前記の実施形態は、半導体集積装置がバイポーラトランジスタである場合であったが、本発明に係るシリサイド層上の絶縁層の形成方法はこれに限定されず、MOS型トランジスタによる半導体集積装置や、バイポーラ・アナログ・デジタル共存型の半導体集積装置にも適用できる。
【0047】
【発明の効果】
以上詳述したように、本発明に係るシリサイド層上の絶縁層の形成方法は、シリサイド上の酸化膜をケミカルエッチングで取り除くことと、アニールによってシリサイドのストレスを解放することで、シリサイド層上に成膜する絶縁層と密着性の良くない酸化膜の残存を排除し、シリサイド層と絶縁層との接合性を改善することができる。
【0048】
よって、シリサイド層上絶縁層の剥がれをなくすことが可能になり、シリサイド層上に絶縁層を用いた構造でデバイスを作成することができる。
具体的にはMOS型トランジスタのゲート電極や配線、パイポーラトランジスタのエミッタ電極を形成することができ、また、このようにシリサイド層上の絶縁層剥がれをなくすことで、ダスト原因をなくすことができるという効果を奏する。
【図面の簡単な説明】
【図1】本発明に係るシリサイド層上の絶縁層の形成方法の一実施形態による半導体集積装置の模式断面図である。
【図2】本発明に係るシリサイド層上の絶縁層の形成方法の一実施形態による半導体集積装置の模式断面図である。
【図3】従来のシリサイド層直上絶縁層の形成方法による半導体集積装置の模式断面図である。
【符号の説明】
BT…バイポーラトランジスタ集積装置、1…シリコン基板、2…素子分離絶縁膜、3…エピタキシャル層、9…埋込層、10…コレクタ引出層、11…第1絶縁膜、12…コレクタ低抵抗層、13…ベース層、14…ベース電極、15…グラフトベース層、16…酸化膜、17…エミッタコンタクト部サイドウオール、18…ポリシリコン層、19…シリサイド層、20…第2絶縁層、21…第3絶縁層。
Claims (19)
- 半導体集積装置において半導体基板上に形成された第1絶縁膜の一部を開口して設けたコンタクト部に電極として、または前記第1絶縁膜上に電極あるいは配線としてポリシリコンからなる導電層を形成する工程と、
前記導電層に不純物をドーピングする工程と、
前記導電層の上部にシリサイド層を形成する工程と、
前記導電層および前記シリサイド層をパターニングする工程と、
前記シリサイド層のストレスを解放するアニールを行う工程と、
前記シリサイド層上の酸化膜を除去するケミカルエッチングを行う工程と、
前記シリサイド層および前記第1絶縁膜の上部に第2絶縁層を形成する工程と、
前記第2絶縁層をアニールする工程と
を兼備することを特徴とするシリサイド層上の絶縁層の形成方法。 - 半導体集積装置において第1絶縁膜上に配線として、または半導体基板上に形成された第1絶縁膜上に電極あるいは配線としてポリシリコンからなる導電層を形成する工程と、
前記導電層の上部にシリサイド層を形成する工程と、
前記シリサイド層上の酸化膜を除去するケミカルエッチングを行う工程と、
前記シリサイド層の上部に第2絶縁層を形成する工程と、
前記第2絶縁層および前記導電層および前記シリサイド層をパターニングする工程と、
前記シリサイド層のストレスを解放するアニールを行う工程と、
前記第1絶縁膜および前記第2絶縁層の上部に第3絶縁層を形成する工程と、
前記第3絶縁層をアニールする工程と
を兼備することを特徴とするシリサイド層上の絶縁層の形成方法。 - 前記請求項1または2における不純物がヒ素イオンであることを特徴とするシリサイド層上の絶縁層の形成方法。
- 前記請求項1または2における不純物がボロンイオンであることを特徴とするシリサイド層上の絶縁層の形成方法。
- 前記請求項1または2におけるシリサイド層がタングステンシリサイドであることを特徴とするシリサイド層上の絶縁層の形成方法。
- 前記請求項1または2におけるシリサイド層がチタンシリサイドであることを特徴とするシリサイド層上の絶縁層の形成方法。
- 前記請求項1または2におけるシリサイド層がコバルトシリサイドであることを特徴とするシリサイド層上の絶縁層の形成方法。
- 前記請求項1または2におけるケミカルエッチングがフッ酸によるエッチングであることを特徴とするシリサイド層上の絶縁層の形成方法。
- 前記請求項1または2における第2絶縁層が酸化層であることを特徴とするシリサイド層上の絶縁層の形成方法。
- 前記請求項1または2における第2絶縁層が窒化層であることを特徴とするシリサイド層上の絶縁層の形成方法。
- 前記請求項1または2における第2絶縁層が酸化層を含む複合層であることを特徴とするシリサイド層上の絶縁層の形成方法。
- 前記請求項1または2における第2絶縁層が窒化層を含む複合層であることを特徴とするシリサイド層上の絶縁層の形成方法。
- 前記請求項1または2における第3絶縁層が酸化層であることを特徴とするシリサイド層上の絶縁層の形成方法。
- 前記請求項1または2における第3絶縁層が窒化層であることを特徴とするシリサイド層上の絶縁層の形成方法。
- 前記請求項1または2における第3絶縁層が酸化層を含む複合層であることを特徴とするシリサイド層上の絶縁層の形成方法。
- 前記請求項1または2における第3絶縁層が窒化層を含む複合層であることを特徴とするシリサイド層上の絶縁層の形成方法。
- 前記半導体集積装置がバイポーラトランジスタであることを特徴とする請求項1乃至16のいずれか1項に記載のシリサイド層上の絶縁層の形成方法。
- 前記半導体集積装置がMOS型トランジスタであることを特徴とする請求項1乃至16のいずれか1項に記載のシリサイド層上の絶縁層の形成方法。
- 前記半導体集積装置がバイポーラ・アナログ・デジタル共存集積装置であることを特徴とする請求項1乃至16のいずれかに1項記載のシリサイド層上の絶縁層の形成方法。
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