JP3193867B2 - 半導体ウェハ上への電極形成方法 - Google Patents
半導体ウェハ上への電極形成方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体ウェハ上へ
のオーミック電極形成方法に係るものであり、更に述べ
るならば、その表面に絶縁層が形成された半導体ウェハ
上にレジスト層を形成し、該レジスト層の電極形成部分
に開口部を形成した後、該レジスト層をマスクとしてエ
ッチングを行うことにより、上記絶縁層にコンタクトホ
ールを形成し、その後、上記レジスト層を残存させた状
態で電極形成用材料を堆積した後、上記レジスト層を除
去することにより、半導体ウェハ上の所定位置にオーミ
ック電極を形成する方法の改良に関するものである。
のオーミック電極形成方法に係るものであり、更に述べ
るならば、その表面に絶縁層が形成された半導体ウェハ
上にレジスト層を形成し、該レジスト層の電極形成部分
に開口部を形成した後、該レジスト層をマスクとしてエ
ッチングを行うことにより、上記絶縁層にコンタクトホ
ールを形成し、その後、上記レジスト層を残存させた状
態で電極形成用材料を堆積した後、上記レジスト層を除
去することにより、半導体ウェハ上の所定位置にオーミ
ック電極を形成する方法の改良に関するものである。
【０００２】
【従来の技術】例えば、III−Ｖ族化合物半導体ウェハ
中に形成されるバイポーラトランジスタのエミッタ電極
等を、ウェハ上に形成する場合、標準的な電極材料であ
るＴｉ／Ｐｔ／Ａｕでは、Ｔｉが熱的に不安定であり、
III−Ｖ族半導体領域上へ優れたオーミック電極を形成
することが困難であるという問題点があった。このた
め、従来、III−Ｖ族化合物半導体ウェハ上へのオーミ
ック電極の形成には、高融点で熱的に安定な、タングス
テンナイトライド（ＷＮ）やモリブデンナイトライド
（ＭｏＮ）やチタンナイトライド（ＴｉＮ）等の高融点
金属窒化物、或は、タングステンシリサイド（ＷＳｉ）
やモリブデンシリサイド（ＭｏＳｉ）やチタンシリサイ
ド（ＴｉＳｉ）等の高融点金属ケイ化物等が用いられて
いる。
中に形成されるバイポーラトランジスタのエミッタ電極
等を、ウェハ上に形成する場合、標準的な電極材料であ
るＴｉ／Ｐｔ／Ａｕでは、Ｔｉが熱的に不安定であり、
III−Ｖ族半導体領域上へ優れたオーミック電極を形成
することが困難であるという問題点があった。このた
め、従来、III−Ｖ族化合物半導体ウェハ上へのオーミ
ック電極の形成には、高融点で熱的に安定な、タングス
テンナイトライド（ＷＮ）やモリブデンナイトライド
（ＭｏＮ）やチタンナイトライド（ＴｉＮ）等の高融点
金属窒化物、或は、タングステンシリサイド（ＷＳｉ）
やモリブデンシリサイド（ＭｏＳｉ）やチタンシリサイ
ド（ＴｉＳｉ）等の高融点金属ケイ化物等が用いられて
いる。
【０００３】図２は、従来の電極形成方法を示す工程図
である。
である。
【０００４】まず、その表面に絶縁層２２が形成された
III−Ｖ族化合物半導体ウェハ２１上にレジスト層２３
を形成する（図２（ａ））。
III−Ｖ族化合物半導体ウェハ２１上にレジスト層２３
を形成する（図２（ａ））。
【０００５】次いで、該レジスト層２３の電極形成部分
に開口部２４を形成した後、該レジスト層をマスクとし
て絶縁層２２のエッチングを行うことにより、絶縁層２
２にコンタクトホール２５を形成する（図２（ｂ））。
に開口部２４を形成した後、該レジスト層をマスクとし
て絶縁層２２のエッチングを行うことにより、絶縁層２
２にコンタクトホール２５を形成する（図２（ｂ））。
【０００６】その後、上記レジスト層２３を残存させた
状態で電極形成用材料（ＷＮ等）を堆積した後、上記レ
ジスト層２３を剥離することにより、ウェハ２１上の所
定位置に電極２６を形成する（図２（ｃ））。
状態で電極形成用材料（ＷＮ等）を堆積した後、上記レ
ジスト層２３を剥離することにより、ウェハ２１上の所
定位置に電極２６を形成する（図２（ｃ））。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来方法により形成した電極に於いては、しばしばオーミ
ック不良が発生し、コンタクト抵抗値が増大して（通常
のコンタクト抵抗が３×１０-7Ω・ｃｍ2であるのに対
し、１０-4Ω・ｃｍ2オーダに劣化）、歩留まりを低下
させるという問題点があった。
来方法により形成した電極に於いては、しばしばオーミ
ック不良が発生し、コンタクト抵抗値が増大して（通常
のコンタクト抵抗が３×１０-7Ω・ｃｍ2であるのに対
し、１０-4Ω・ｃｍ2オーダに劣化）、歩留まりを低下
させるという問題点があった。
【０００８】本発明者等は、かかる問題点を解決し、優
れたオーミック電極を安定に形成できる方法を得るべ
く、鋭意、実験を重ねた結果、絶縁層上に形成されたレ
ジスト層への電極形成用開口部の形成時に、ダミーの開
口部を形成し、その後、従来と同様の工程を進めること
により、オーミック不良の発生を著しく低減できること
を見い出した。
れたオーミック電極を安定に形成できる方法を得るべ
く、鋭意、実験を重ねた結果、絶縁層上に形成されたレ
ジスト層への電極形成用開口部の形成時に、ダミーの開
口部を形成し、その後、従来と同様の工程を進めること
により、オーミック不良の発生を著しく低減できること
を見い出した。
【０００９】また、上記電極形成用開口部とダミーの開
口部の形成後、電極形成材料の堆積前に、レジスト層が
形成された半導体ウェハを真空中に保持する工程を加え
ることにより、更に、コンタクト抵抗値を低減できるこ
とを見い出した。
口部の形成後、電極形成材料の堆積前に、レジスト層が
形成された半導体ウェハを真空中に保持する工程を加え
ることにより、更に、コンタクト抵抗値を低減できるこ
とを見い出した。
【００１０】本発明は、かかる知見に基づきなされたも
のである。
のである。
【００１１】
【課題を解決するための手段】本発明の半導体ウェハ上
への電極形成方法は、半導体ウェハ上にオーミック電極
を形成する方法であって、その表面に絶縁層が形成され
た半導体ウェハ上にレジスト層を形成し、該レジスト層
の電極形成部分に開口部を形成した後、該レジスト層を
マスクとして、エッチングを行うことにより、上記絶縁
層にコンタクトホールを形成し、その後、上記レジスト
層を残存させた状態で電極形成用材料を堆積した後、上
記レジスト層を除去することにより、半導体ウェハ上の
所定位置にオーミック電極を形成する方法に於いて、上
記レジスト層への電極形成用開口部の形成時にダミーの
開口部を形成する構成としたことを特徴とするものであ
る。
への電極形成方法は、半導体ウェハ上にオーミック電極
を形成する方法であって、その表面に絶縁層が形成され
た半導体ウェハ上にレジスト層を形成し、該レジスト層
の電極形成部分に開口部を形成した後、該レジスト層を
マスクとして、エッチングを行うことにより、上記絶縁
層にコンタクトホールを形成し、その後、上記レジスト
層を残存させた状態で電極形成用材料を堆積した後、上
記レジスト層を除去することにより、半導体ウェハ上の
所定位置にオーミック電極を形成する方法に於いて、上
記レジスト層への電極形成用開口部の形成時にダミーの
開口部を形成する構成としたことを特徴とするものであ
る。
【００１２】また、上記電極形成用開口部の面積（合計
面積）と上記ダミー開口部の面積（合計面積）の合計面
積を、ウェハ面積の０．５％以上としたことを特徴とす
るものである。
面積）と上記ダミー開口部の面積（合計面積）の合計面
積を、ウェハ面積の０．５％以上としたことを特徴とす
るものである。
【００１３】さらに、上記電極形成用開口部及びダミー
開口部の形成後、上記電極形成用材料の堆積前に、レジ
スト層が形成された上記半導体ウェハを所定時間真空中
に保持することを特徴とするものである。
開口部の形成後、上記電極形成用材料の堆積前に、レジ
スト層が形成された上記半導体ウェハを所定時間真空中
に保持することを特徴とするものである。
【００１４】本発明により、良好なオーミック性をもつ
電極を安定に形成できる理由については、以下のように
考えられる。
電極を安定に形成できる理由については、以下のように
考えられる。
【００１５】すなわち、レジスト層（絶縁層）の開口部
面積比率（ウェハ内のレジスト層開口部面積／ウェハ面
積）を０．５％以上と大きくすることで、レジストから
出るガスが絶縁層開口部のウェハ表面に吸着する量が減
少し、また、成膜時に、プラズマ（イオン，ラジカ
ル）、電子等の絶縁層開口部への集中度が低下するた
め、それらの影響を受けにくくなるため、オーミック不
良を起こすことなく、良好なオーミック特性を持つ電極
が安定に形成されるものと考えられる。
面積比率（ウェハ内のレジスト層開口部面積／ウェハ面
積）を０．５％以上と大きくすることで、レジストから
出るガスが絶縁層開口部のウェハ表面に吸着する量が減
少し、また、成膜時に、プラズマ（イオン，ラジカ
ル）、電子等の絶縁層開口部への集中度が低下するた
め、それらの影響を受けにくくなるため、オーミック不
良を起こすことなく、良好なオーミック特性を持つ電極
が安定に形成されるものと考えられる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。
て、図面を参照して説明する。
【００１７】図１は、本発明の一実施形態である電極形
成方法を示す工程図である。
成方法を示す工程図である。
【００１８】本実施形態は、III−Ｖ族化合物半導体ウ
ェハ中に形成されるバイポーラトランジスタのエミッタ
電極の形成に於いて本発明を実施したものである。
ェハ中に形成されるバイポーラトランジスタのエミッタ
電極の形成に於いて本発明を実施したものである。
【００１９】まず、III−Ｖ族化合物半導体ウェハ１
（ＧａＡｓ系、最上層はＩｎＧａＡｓ層）上に絶縁層２
を形成する（図１（ａ））。
（ＧａＡｓ系、最上層はＩｎＧａＡｓ層）上に絶縁層２
を形成する（図１（ａ））。
【００２０】次いで、上記絶縁層２上にレジスト層３を
形成し、該レジスト層３の電極形成部分に開口部４を形
成する。このとき、同時に、電気的接続には全く寄与し
ないダミーの開口部５を形成する。このダミー開口部５
は、グランド部等の余白領域部分に設ける。また、電極
形成用開口部の面積（ウェハ上に設けられる全電極形成
用開口部の合計面積）とダミー開口部の面積（全ダミー
開口部の合計面積）の合計面積が、ウェハ面積の０．５
％以上となるように、ダミー開口部５を形成する。その
後、レジスト層３をマスクとして絶縁層２のエッチング
を行い、コンタクトホール６及びダミーホール７を形成
する（図１（ｂ））。
形成し、該レジスト層３の電極形成部分に開口部４を形
成する。このとき、同時に、電気的接続には全く寄与し
ないダミーの開口部５を形成する。このダミー開口部５
は、グランド部等の余白領域部分に設ける。また、電極
形成用開口部の面積（ウェハ上に設けられる全電極形成
用開口部の合計面積）とダミー開口部の面積（全ダミー
開口部の合計面積）の合計面積が、ウェハ面積の０．５
％以上となるように、ダミー開口部５を形成する。その
後、レジスト層３をマスクとして絶縁層２のエッチング
を行い、コンタクトホール６及びダミーホール７を形成
する（図１（ｂ））。
【００２１】この状態でウェハを６０分間真空中（１×
１０-5Ｐａ）に保持する。
１０-5Ｐａ）に保持する。
【００２２】次いで、図１（ｃ）に示すように、高融点
金属窒化物（例えば、タングステンナイトライド）、或
は、高融点金属ケイ化物（タングステンシリサイド）
を、真空蒸着、スパッタリング、化学気相成長等の方法
により堆積する。これにより、半導体ウェハ１上及びレ
ジスト層３上に、上記材料から成る導体層８が形成され
る。
金属窒化物（例えば、タングステンナイトライド）、或
は、高融点金属ケイ化物（タングステンシリサイド）
を、真空蒸着、スパッタリング、化学気相成長等の方法
により堆積する。これにより、半導体ウェハ１上及びレ
ジスト層３上に、上記材料から成る導体層８が形成され
る。
【００２３】次いで、レジスト剥離液を用いてレジスト
層３を剥離する。これにより、エミッタ電極９及びダミ
ー電極１０が形成される（図１（ｄ））。
層３を剥離する。これにより、エミッタ電極９及びダミ
ー電極１０が形成される（図１（ｄ））。
【００２４】さらに、図１（ｅ）に示すように、メサエ
ッチング工程、電極形成工程を経て、ベース電極１１、
コレクタ電極１２を形成し、バイポーラトランジスタを
形成する。
ッチング工程、電極形成工程を経て、ベース電極１１、
コレクタ電極１２を形成し、バイポーラトランジスタを
形成する。
【００２５】図３は、上記図１の工程に於いて、開口部
面積比率を種々変化させ（真空保持時間は６０分間）、
各場合に於けるコンタクト抵抗のバラツキと不良率とを
示したものである。
面積比率を種々変化させ（真空保持時間は６０分間）、
各場合に於けるコンタクト抵抗のバラツキと不良率とを
示したものである。
【００２６】ＴＬＭ（Transmission Line Model）で
用いた電極寸法は、Ｌ／Ｗ＝２／２０μｍ、スペース幅
は５〜２５μｍである。測定は、同図に示す測定個所に
於いて５０箇所の測定を行った。また、不良率は、コン
タクト抵抗が１×１０-6Ω・ｃｍ2以上であったものの
割合である。
用いた電極寸法は、Ｌ／Ｗ＝２／２０μｍ、スペース幅
は５〜２５μｍである。測定は、同図に示す測定個所に
於いて５０箇所の測定を行った。また、不良率は、コン
タクト抵抗が１×１０-6Ω・ｃｍ2以上であったものの
割合である。
【００２７】図に示すように、ウェハ面内５０箇所を評
価した結果、面積比率が０．１％前後では、不良率９５
％となり、０．３％前後でも不良率９０％であるのに対
し、０．５％を境として急激に不良率が低下し、面積比
率０．５％以上では安定した正常なコンタクト抵抗が得
られている。これにより、開口部面積比率を０．５％以
上としているものである。
価した結果、面積比率が０．１％前後では、不良率９５
％となり、０．３％前後でも不良率９０％であるのに対
し、０．５％を境として急激に不良率が低下し、面積比
率０．５％以上では安定した正常なコンタクト抵抗が得
られている。これにより、開口部面積比率を０．５％以
上としているものである。
【００２８】図４は、上記図１の工程に於いて、開口部
面積比率を０．５％として、真空保持時間（真空度：１
×１０-5Ｐａ）を順次増加させた場合のコンタクト抵抗
値の変化を示したものである。
面積比率を０．５％として、真空保持時間（真空度：１
×１０-5Ｐａ）を順次増加させた場合のコンタクト抵抗
値の変化を示したものである。
【００２９】図に示すように、真空保持の工程を設けな
い場合に於いても比較的満足できるコンタクト抵抗値が
得られるが、真空保持時間の増大に従って更にコンタク
ト抵抗値を低下させることができる。これは、真空中保
持によってレジスト中のガスが放出されるためである。
なお、真空度は１×１０-4Ｐａ程度以上であればよい。
い場合に於いても比較的満足できるコンタクト抵抗値が
得られるが、真空保持時間の増大に従って更にコンタク
ト抵抗値を低下させることができる。これは、真空中保
持によってレジスト中のガスが放出されるためである。
なお、真空度は１×１０-4Ｐａ程度以上であればよい。
【００３０】上記実施形態に於いては、エミッタ電極の
形成に於いて、本発明を実施しているが、本発明は、ベ
ース電極あるいはコレクタ電極の形成に於いても、同様
に実施できるものであることは言うまでもない。また、
バイポーラトランジスタの電極形成だけではなく、ＭＯ
Ｓトランジスタ等、他の素子の電極形成に於いても有効
に実施することができるものである。さらに、III−Ｖ
族化合物半導体ウェハ上への電極形成に限定されるもの
ではなく、Ｓｉ等のIV族半導体ウェハ、あるいはII−VI
族化合物半導体ウェハ上への電極形成に於いても同様に
効果的に実施することができるものである。
形成に於いて、本発明を実施しているが、本発明は、ベ
ース電極あるいはコレクタ電極の形成に於いても、同様
に実施できるものであることは言うまでもない。また、
バイポーラトランジスタの電極形成だけではなく、ＭＯ
Ｓトランジスタ等、他の素子の電極形成に於いても有効
に実施することができるものである。さらに、III−Ｖ
族化合物半導体ウェハ上への電極形成に限定されるもの
ではなく、Ｓｉ等のIV族半導体ウェハ、あるいはII−VI
族化合物半導体ウェハ上への電極形成に於いても同様に
効果的に実施することができるものである。
【００３１】
【発明の効果】以上詳細に説明したように、本発明の電
極形成方法によれば、良好なオーミック性をもつ電極を
安定に形成することができるものである。
極形成方法によれば、良好なオーミック性をもつ電極を
安定に形成することができるものである。
【図１】本発明の一実施形態である電極形成方法を示す
工程図である。
工程図である。
【図２】従来の電極形成方法を示す工程図である。
【図３】コンタクト抵抗と開口部の面積比率との関係を
示す図である。
示す図である。
【図４】コンタクト抵抗と真空保持時間との関係を示す
図である。
図である。
１ III−Ｖ族化合物半導体ウェハ ２ 絶縁層 ３ レジスト層 ４ 電極形成用開口部 ５ ダミー開口部 ６ コンタクトホール ７ ダミーホール ８ 導体層 ９ エミッタ電極 １０ ダミー電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/43 H01L 29/47 H01L 29/872
Claims (4)
- 【請求項１】 その表面に絶縁層が形成された半導体ウ
ェハ上にレジスト層を形成し、該レジスト層の電極形成
部分に開口部を形成した後、該レジスト層をマスクとし
てエッチングを行うことにより、上記絶縁層にコンタク
トホールを形成し、その後、上記レジスト層を残存させ
た状態で電極形成用材料を堆積した後、上記レジスト層
を除去することにより、半導体ウェハ上の所定位置にオ
ーミック電極を形成する方法であって、上記レジスト層
への電極形成用開口部の形成時にダミーの開口部を形成
する、半導体ウェハ上への電極形成方法に於いて、 上記電極形成用開口部の面積と上記ダミー開口部の面積
の合計面積が、ウェハ面積の０．５％以上であることを
特徴とする、 半導体ウェハ上への電極形成方法。 - 【請求項２】 その表面に絶縁層が形成された半導体ウ
ェハ上にレジスト層を形成し、該レジスト層の電極形成
部分に開口部を形成した後、該レジスト層をマスクとし
てエッチングを行うことにより、上記絶縁層にコンタク
トホールを形成し、その後、上記レジスト層を残存させ
た状態で電極形成用材料を堆積した後、上記レジスト層
を除去することにより、半導体ウェハ上の所定位置にオ
ーミック電極を形成する方法であって、上記レジスト層
への電極形成用開口部の形成時にダミーの開口部を形成
する、半導体ウェハ上への電極形成方法に於いて、 上記電極形成用開口部及びダミー開口部の形成後、上記
電極形成用材料の堆積前に、レジスト層が形成された上
記半導体ウェハを所定時間真空中に保持することを特徴
とする、半導体ウェハ上への電極形成方法。 - 【請求項３】 上記電極形成用開口部及びダミー開口部
の形成後、上記電極形成用材料の堆積前に、レジスト層
が形成された上記半導体ウェハを所定時間真空中に保持
することを特徴とする、請求項１に記載の、半導体ウェ
ハ上への電極形成方法。 - 【請求項４】 上記半導体ウェハがＩＩＩ−Ｖ族化合物
半導体ウェハであり、上記電極形成用材料がタングステ
ンナイトライドであることを特徴とする、請求項１、２
または３に記載の、半導体ウェハ上への電極形成方法。
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|---|---|---|---|
| JP07002896A JP3193867B2 (ja) | 1996-03-26 | 1996-03-26 | 半導体ウェハ上への電極形成方法 |
| US08/748,624 US5882995A (en) | 1996-03-26 | 1996-11-13 | Method of forming ohmic electrodes on semiconductor wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07002896A JP3193867B2 (ja) | 1996-03-26 | 1996-03-26 | 半導体ウェハ上への電極形成方法 |
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|---|---|
| JPH09260305A JPH09260305A (ja) | 1997-10-03 |
| JP3193867B2 true JP3193867B2 (ja) | 2001-07-30 |
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ID=13419742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07002896A Expired - Fee Related JP3193867B2 (ja) | 1996-03-26 | 1996-03-26 | 半導体ウェハ上への電極形成方法 |
Country Status (2)
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| JP (1) | JP3193867B2 (ja) |
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-
1996
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- 1996-11-13 US US08/748,624 patent/US5882995A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09260305A (ja) | 1997-10-03 |
| US5882995A (en) | 1999-03-16 |
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