JPH079893B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH079893B2 JPH079893B2 JP59220019A JP22001984A JPH079893B2 JP H079893 B2 JPH079893 B2 JP H079893B2 JP 59220019 A JP59220019 A JP 59220019A JP 22001984 A JP22001984 A JP 22001984A JP H079893 B2 JPH079893 B2 JP H079893B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置の製造方法、詳しくは、半導体集
積回路の製造工程において、金属をイオン注入した領域
に、CVD法により選択的に金属膜を形成する方法であ
り、微細化，高集積化を必要とする超LSIの配線でのコ
ンタクトの形成方法に関するものである。
積回路の製造工程において、金属をイオン注入した領域
に、CVD法により選択的に金属膜を形成する方法であ
り、微細化，高集積化を必要とする超LSIの配線でのコ
ンタクトの形成方法に関するものである。
従来例の構成とその問題点 半導体集積回路の製造工程において、シリコン基板上に
形成した拡散層と配線との接続穴であるコンタクトホー
ル部に、CVD法によりタングステン（Ｗ）膜を選択的に
形成し、配線の平坦化を行う従来の例を第１図（ａ）〜
（ｃ）に示し、以下説明を行う。
形成した拡散層と配線との接続穴であるコンタクトホー
ル部に、CVD法によりタングステン（Ｗ）膜を選択的に
形成し、配線の平坦化を行う従来の例を第１図（ａ）〜
（ｃ）に示し、以下説明を行う。
まず、第１図（ａ）に示すように、シリコン基板１に拡
散層２を形成した後、シリコン基板１上にCVD法により
層間絶縁膜３を形成する。つぎに感光性膜４のパターン
を用い、層間絶縁膜３にコンタクトホール５を、ドライ
エッチング法により形成し、その後感光性膜４を除去す
る。つぎに、ソースガスとしてフッ化タングステン（WF
6），水素（H2）を用い、CVD法により、第１図（ｂ）に
示すようにコンタクトホール５にＷ膜６を選択的に形成
する。続いて、Ｗ膜６の形成は、第１図（ｃ）に示すよ
うに、コンタクトホール５がＷで埋まるまで連続して行
う。最後に、配線用のAl膜７をスパッタ法により形成し
た後、パターンニングを行い、配線を形成する。
散層２を形成した後、シリコン基板１上にCVD法により
層間絶縁膜３を形成する。つぎに感光性膜４のパターン
を用い、層間絶縁膜３にコンタクトホール５を、ドライ
エッチング法により形成し、その後感光性膜４を除去す
る。つぎに、ソースガスとしてフッ化タングステン（WF
6），水素（H2）を用い、CVD法により、第１図（ｂ）に
示すようにコンタクトホール５にＷ膜６を選択的に形成
する。続いて、Ｗ膜６の形成は、第１図（ｃ）に示すよ
うに、コンタクトホール５がＷで埋まるまで連続して行
う。最後に、配線用のAl膜７をスパッタ法により形成し
た後、パターンニングを行い、配線を形成する。
しかしながら、上記方法により、コンタクトホール部へ
Ｗ膜をCVD法を用い選択的に形成した場合、Ｗ膜の成長
の初期において、第１図（ｂ）に示すように、シリコン
基板が侵食される。この侵食は、コンタクトホールの端
部でも生じ、その結果、層間絶縁膜の下部に進行し、空
孔が生じる。さらに、連続してＷ膜の形成を行うと侵食
により拡散層とシリコン基板が短絡してしまう恐れがあ
る。また、この侵食により形成された空孔は、Ｗ膜をコ
ンタクトホールが埋まるまで形成しても消滅せず、デバ
イスの信頼性において問題が生じる。
Ｗ膜をCVD法を用い選択的に形成した場合、Ｗ膜の成長
の初期において、第１図（ｂ）に示すように、シリコン
基板が侵食される。この侵食は、コンタクトホールの端
部でも生じ、その結果、層間絶縁膜の下部に進行し、空
孔が生じる。さらに、連続してＷ膜の形成を行うと侵食
により拡散層とシリコン基板が短絡してしまう恐れがあ
る。また、この侵食により形成された空孔は、Ｗ膜をコ
ンタクトホールが埋まるまで形成しても消滅せず、デバ
イスの信頼性において問題が生じる。
先に述べた侵食は、Ｗ膜の形成反応が下記の２つの式に
より進行することに起因している。
より進行することに起因している。
2WF6＋3Si→2W＋3SiF4↑ ……（１） WF6＋3H2→Ｗ＋6HF↑ ……（２） シリコン基板上にＷ膜を選択的に形成する場合、反応初
期において、（１）の反応が生じるため、シリコンが侵
食される。その後、シリコン基板上にＷ膜が150Å程度
以上形成されるとＷ膜自体が触媒となり（２）の反応が
主に生じ、Ｗ膜上にＷ膜が選択的に形成される。
期において、（１）の反応が生じるため、シリコンが侵
食される。その後、シリコン基板上にＷ膜が150Å程度
以上形成されるとＷ膜自体が触媒となり（２）の反応が
主に生じ、Ｗ膜上にＷ膜が選択的に形成される。
発明の目的 本発明は、上記問題点を解決するものであり、微細化，
高集積化を要する超LSIにおいて、有効な半導体装置の
製造方法を提供する。
高集積化を要する超LSIにおいて、有効な半導体装置の
製造方法を提供する。
発明の構成 本発明は、要約するに、半導体基板上の絶縁膜に接続穴
を形成し、この接続穴を通じて所定の金属をイオン注入
して半導体と化合物を形成し、この化合物形成面にタン
グステン膜を選択的に形成する工程をそなえたもので、
これにより、コンタクトホール部にＷ膜を、自已整合的
に形成し、さらにコンタクトホールをＷ膜で埋めること
により、配線の平坦化が可能である。
を形成し、この接続穴を通じて所定の金属をイオン注入
して半導体と化合物を形成し、この化合物形成面にタン
グステン膜を選択的に形成する工程をそなえたもので、
これにより、コンタクトホール部にＷ膜を、自已整合的
に形成し、さらにコンタクトホールをＷ膜で埋めること
により、配線の平坦化が可能である。
実施例の説明 以下本発明の実施例を用いて、本発明を具体的に詳述す
る。第２図（ａ）〜（ｃ）に、本発明の実施に際し、シ
リコンとの化合物を形成する金属としてＷを用いた場合
の工程順断面図である。
る。第２図（ａ）〜（ｃ）に、本発明の実施に際し、シ
リコンとの化合物を形成する金属としてＷを用いた場合
の工程順断面図である。
まず、第２図（ａ）に示すように、シリコン基板１に拡
散層２を形成した後、CVD法により、層間絶縁膜３を形
成する。続いて、感光性膜４を塗布し、フォトマスクに
より感光性膜４にコンタクトホール形成のためのパター
ンを転写する。つぎにドライエッチング法により、層間
絶縁膜３をエッチングし、コンタクトホール５を形成す
る。その後、Ｗを加速電圧20kvで、１×1016cm2‐2個注
入し、感光性膜４を除去した後、900℃10分のアニール
を行い、第２図（ｂ）に示すように、Ｗを注入したコン
タクトホールの底部にＷのシリサイド層８を形成する。
つぎに、CVD法により、反応ガスとしてWF6，H2を用い、
反応圧力0.5Torr、反応温度400℃の条件下でＷ膜６を、
Ｗのシリサイド増８すなわちコンタクトホールの底部の
みに形成させ、コンタクトホールがＷ膜６で埋まるま
で、Ｗ膜の形成を連続的に行う。この場合、コンタクト
ホールの底部のＷのシリサイド層が存在するためＷ形成
の反応式は、 WF6＋3H2→Ｗ＋6HF↑ であり、シリコンの侵食は生じない。なお、Ｗのシリサ
イド層８は、ＷをMo,Ti,Ta,Ptのいずれかと置き換えて
も同様の効果が得られ、これらの金属はＷ形成の際の触
媒作用を果す。最後に、第２図（ｃ）に示すように、ア
ルミニウムAl膜７をスパッタ法により形成し、パターン
ニング後、450℃のN2とH2の混合ガス中でシンターし
て、Ｗ膜６を介して、拡散層２とAl膜７との接続を行
う。
散層２を形成した後、CVD法により、層間絶縁膜３を形
成する。続いて、感光性膜４を塗布し、フォトマスクに
より感光性膜４にコンタクトホール形成のためのパター
ンを転写する。つぎにドライエッチング法により、層間
絶縁膜３をエッチングし、コンタクトホール５を形成す
る。その後、Ｗを加速電圧20kvで、１×1016cm2‐2個注
入し、感光性膜４を除去した後、900℃10分のアニール
を行い、第２図（ｂ）に示すように、Ｗを注入したコン
タクトホールの底部にＷのシリサイド層８を形成する。
つぎに、CVD法により、反応ガスとしてWF6，H2を用い、
反応圧力0.5Torr、反応温度400℃の条件下でＷ膜６を、
Ｗのシリサイド増８すなわちコンタクトホールの底部の
みに形成させ、コンタクトホールがＷ膜６で埋まるま
で、Ｗ膜の形成を連続的に行う。この場合、コンタクト
ホールの底部のＷのシリサイド層が存在するためＷ形成
の反応式は、 WF6＋3H2→Ｗ＋6HF↑ であり、シリコンの侵食は生じない。なお、Ｗのシリサ
イド層８は、ＷをMo,Ti,Ta,Ptのいずれかと置き換えて
も同様の効果が得られ、これらの金属はＷ形成の際の触
媒作用を果す。最後に、第２図（ｃ）に示すように、ア
ルミニウムAl膜７をスパッタ法により形成し、パターン
ニング後、450℃のN2とH2の混合ガス中でシンターし
て、Ｗ膜６を介して、拡散層２とAl膜７との接続を行
う。
発明の効果 本発明によれば、シリコン基板上に形成した拡散層とAl
配線とを結ぶコンタクトホール部に、Ｗ膜をCVD法によ
り自已整合的に形成し、さらに、Ｗ膜でコンタクトホー
ル部を埋めるため、Al配線の平坦化が可能であり、微細
化，高集積化を必要とする超LSIのプロセスへの適用に
極めて有効である。
配線とを結ぶコンタクトホール部に、Ｗ膜をCVD法によ
り自已整合的に形成し、さらに、Ｗ膜でコンタクトホー
ル部を埋めるため、Al配線の平坦化が可能であり、微細
化，高集積化を必要とする超LSIのプロセスへの適用に
極めて有効である。
第１図（ａ）〜（ｃ）は、従来例の工程順断面図、第２
図（ａ）〜（ｃ）は、本発明実施例の工程順断面図であ
る。 １……シリコン基板、２……拡散層、３……層間絶縁
膜、４……感光性膜、５……コンタクトホール、６……
Ｗ膜、７……Al膜、８……Ｗのシリサイド層。
図（ａ）〜（ｃ）は、本発明実施例の工程順断面図であ
る。 １……シリコン基板、２……拡散層、３……層間絶縁
膜、４……感光性膜、５……コンタクトホール、６……
Ｗ膜、７……Al膜、８……Ｗのシリサイド層。
Claims (2)
- 【請求項１】シリコン基板に拡散層を形成する工程、前
記シリコン基板上に絶縁膜を形成する工程、前記拡散層
上の前記絶縁膜をエッチングしコンタクトホールを形成
する工程、前記コンタクトホールに前記拡散層と化合物
を形成する金属イオンを注入しアニールする工程、前記
コンタクトホールがほぼ埋まるまでタングステン膜を形
成する工程、前記タングステン膜に接する配線膜を形成
する工程、とからなることを特徴とする半導体装置の製
造方法。 - 【請求項２】金属が、W,Mo,Ti,Ta,Ptの群から選ばれる
特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220019A JPH079893B2 (ja) | 1984-10-18 | 1984-10-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59220019A JPH079893B2 (ja) | 1984-10-18 | 1984-10-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6197825A JPS6197825A (ja) | 1986-05-16 |
| JPH079893B2 true JPH079893B2 (ja) | 1995-02-01 |
Family
ID=16744655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59220019A Expired - Lifetime JPH079893B2 (ja) | 1984-10-18 | 1984-10-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079893B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5221853A (en) * | 1989-01-06 | 1993-06-22 | International Business Machines Corporation | MOSFET with a refractory metal film, a silicide film and a nitride film formed on and in contact with a source, drain and gate region |
| JPH02198144A (ja) * | 1989-01-27 | 1990-08-06 | Takehide Shirato | Ｃ―ｍｏｓ半導体装置 |
| JP3413876B2 (ja) * | 1992-07-08 | 2003-06-09 | セイコーエプソン株式会社 | 半導体装置 |
| US5510295A (en) * | 1993-10-29 | 1996-04-23 | International Business Machines Corporation | Method for lowering the phase transformation temperature of a metal silicide |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5141957A (en) * | 1974-10-07 | 1976-04-08 | Nippon Electric Co | Handotaisochino denkyokukeiseihoho |
-
1984
- 1984-10-18 JP JP59220019A patent/JPH079893B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6197825A (ja) | 1986-05-16 |
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