KR900008387B1 - 반도체장치 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000000034 method Methods 0.000 title claims description 35
- 239000004020 conductor Substances 0.000 claims abstract description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 14
- 229910052751 metal Inorganic materials 0.000 claims abstract description 13
- 239000002184 metal Substances 0.000 claims abstract description 13
- 239000000463 material Substances 0.000 claims abstract description 11
- 238000006243 chemical reaction Methods 0.000 claims abstract description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 55
- 239000010703 silicon Substances 0.000 claims description 55
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 54
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical group [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 24
- 229910052721 tungsten Inorganic materials 0.000 claims description 24
- 239000010937 tungsten Substances 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 22
- 229910052782 aluminium Inorganic materials 0.000 claims description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 9
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 6
- 150000002736 metal compounds Chemical class 0.000 claims description 5
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 claims description 4
- 238000000151 deposition Methods 0.000 abstract description 4
- 235000012054 meals Nutrition 0.000 abstract 1
- 239000000945 filler Substances 0.000 description 19
- 238000005229 chemical vapour deposition Methods 0.000 description 16
- 239000007789 gas Substances 0.000 description 14
- 235000012431 wafers Nutrition 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 239000012159 carrier gas Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 229920001296 polysiloxane Polymers 0.000 description 3
- 239000003870 refractory metal Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- IIGJROFZMAKYMN-UHFFFAOYSA-N [C].FC(F)(F)F Chemical compound [C].FC(F)(F)F IIGJROFZMAKYMN-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- LNDHQUDDOUZKQV-UHFFFAOYSA-J molybdenum tetrafluoride Chemical compound F[Mo](F)(F)F LNDHQUDDOUZKQV-UHFFFAOYSA-J 0.000 description 1
- QKCGXXHCELUCKW-UHFFFAOYSA-N n-[4-[4-(dinaphthalen-2-ylamino)phenyl]phenyl]-n-naphthalen-2-ylnaphthalen-2-amine Chemical compound C1=CC=CC2=CC(N(C=3C=CC(=CC=3)C=3C=CC(=CC=3)N(C=3C=C4C=CC=CC4=CC=3)C=3C=C4C=CC=CC4=CC=3)C3=CC4=CC=CC=C4C=C3)=CC=C21 QKCGXXHCELUCKW-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000002294 plasma sputter deposition Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract
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Description
제1a 및 1b도는 본 발명 방법에 따른 여러 제조단계에 있어서 반도체 장치의 부분단면도.
제2a 및 2b도는 본 발명 방법에 따른 여러 제조단계에 있어서 다이나믹 랜덤 억세스메모리(RAM) 집적회로에 대한 1트랜지스터 셀의 부분단면도.
제3a 및 3d도는 본 발명 방법에 따른 여러 제조단계에 있어서 다층 상호 접속구조를 갖는 반도체장치의 부분단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 반도체기판 2 : 절연층
3 : 도우핑영역 4 : 실리콘충전제
6 : 도체선 41 : 반도체기판
42 : 제1절연층 43 : 제1도체선
44 : 제2절연층 45 : 접촉호울
46A : 다결정 실리콘층 46B : 실리콘충전제
본 발명은 반도체장치의 제조에 관한 것이다. 특히 절연층내에 형성된 접촉호울을 통하여 도체선과 실리콘기판의 도우프영역(또는 다른 하부도체선) 사이의 상호접속구조를 형성하는 방법에 관한 것이다.
IC와 같은 반도체장치의 밀도 또는 접적도가 증가되었고 이에 따라 전극과 접촉하는 반도체기판의 면적은 종래에서보다 더 작아졌으며 및/또는 도체의 다층구조가 채택되어왔다. 전자의 경우는 창(즉, 접촉호울)이 반도체기판위에 형성된 절연층내에 형성되며, 후자의 경우에는 접촉호울이 상부 및 하부 도체선 사이에 형성된 절연층내에 형성된다.
양자 모두의 경우에 접촉호울이 더욱 작게 만들어지므로 호울 깊이대 개구폭의비는 더 작게되어 호울의 측면은 더욱 더 가파르게 된다. 도체중(예를들어 일반적으로 사용되는 알루미늄층)이 절연층위에 형성되어 그 결과 그것이 반도체층 또는 하부도체선과 접속하게 될때 브레이크다운 또는 접촉호울 주변에 매우 얇은 부분을 형성하거나 접촉호울 내부에 깊은 크랙이 발생하는 등의 스텝 커버결함(step coverage defe
cts)이 발생한다.
이 스텝커버결함이 발생하는 것을 방지하기 위하여는 단지 접촉 호울만이 실리콘(이 경우에 실리콘은 어떤 전도도를 제공하도록 도우프됨)으로 채워져서 절연층 및 채워진 실리콘에 평평한 표면을 얻을 수 있게 한다. 그후 예를들어 알루미늄같은 도체층이 평면위에 형성되면 어떤 스텝커버결함도 발생하지 않는다. 단지 실리콘만으로 접촉호울을 채우는 것은 (1) 선택적인 에피택셜 실리콘 성장방법 또는 (2) 전표면에 다결정 실리콘의 진공증착단계 및 접촉호울내를 제외한 절연층 상부부분을 선택적으로 에칭하는 단계로 구성되는 방법에 의해 수행된다.
첫번째 방법은 예를들어 엔. 엔도(N.Endo)등에 의한 IEEE Int. Electron Devices Meeting, Tech.Dig., pp.31-32(1983)에 "분리기법을 사용한 CMOS기술"(CMOS Technology Using Isolation Technique) 및 에이치.제이.호스(H.J.Voss)와 에이치, 쾨트텐(H.K
rten)에 의한 IEEE Int, Electron Devices Meeting, Tech.Dig., pp. 35-38(1982)에 "선택적인 저압력 실리콘 에피택시에 의한 장치분리기술(Device Isolation Technology by Selective Low-Pressure Silicon Epitaxy)"이 밝혀졌다.
두번째 방법에 있어서, 다결정실리콘은 종래의 화학진공증착(CVD)법에 의해 형성되며 이는 MOSFET의 실리콘 게이트용 재료, 도전성 라인등으로 사용된다.
이와같은 단결정 또는 다결정실리콘은 4 내지 6×1O-4ohmㆍcm의 저항율로 도우핑된다. 접촉호울의 크기, 즉 채워진 실리콘의 단면적은 더 작아지게 되므로 그결과 접촉호울내에 채워진 실리콘의 저항은 증가된다. 이 저항의 증가는 신호전송의 지연시간을 증가시키게 된다.
텅스텐(W), 몰리브덴(Mo)등과 같은 내화금속은 1차수 이상 도우프된 실리콘의 저항율보다 더 낮기 때문에 실리콘 대신에 내화금속을 사용하는 것은 신호의 지연시간을 감소시킬 수 있다. CVD법에 의해 접촉호울을 텅스텐으로 채우는 플래너공정은, 예를들어 티.모리아(T.Moriya)등에 의한 IEEE Int, Electron Devices Meeting, Tech. Dig., pp.550-553(1983)에 "플래너 금속화공정-트리레벨 알루미늄 상호접속에 대한 응용(A Planar Metallization Process-its Application to Tri-Level Aluminum Interconnection)"으로 밝혀졌다.
그러나 이 경우에 텅스텐의 증착율이 낮아서(추후 설명하는 방법에서 약 4.7nm/min) 접촉호울을 채우는 증착시간이 길며 텅스텐이 SiO2의 절연층위에 증착될수도 있는 단점이 발생한다. 더우기 본 발명자들은 약1.0㎛의 두께를 갖는 절연층에 접촉호울을 형성하고 CVD법에 의해 텅스텐으로 접촉호울을 선택적으로 채울때 좋은 재현성을 얻는 것이 어렵다는 것을 발견하였다.
본 발명의 목적은 더 짧은 기간에 내화금속을 접촉호울에 채우며 종래와 비교하여 더 좋은 재현성을 가진 방법을 제공하는 것이다.
본 발명의 다른 목적은 스텝 커버결함이 발생되지 않고 도체층을 형성하는 방법을 제공하는 것이다.
본 발명의 상기한 것 및 다른 목적은 도전성 부분(즉, 반도체기판 또는 하부도체선)을 노출시키기 위하여 절연층내에 접촉호울(즉, 창 또는 관통호울)을 형성하는 단계 ; 반도체 재료로 접촉호울을 채우는 단계 ; 금속화합물을 반도체 재료와 반응시킴에 의해 채워진 반도체 재료를 금속으로 치환하는 단계 ; 및 접촉호울내의 금속 및 절연층위에 도체선 즉, 상호접속)을 형성하는 단계로 구성되는 반도체장치를 제조하는 방법을 제공함에 의해 얻어진다.
접촉호울내에 형성된 반도체재료는 단결정, 다결정 또는 아모르퍼스 상태의 실리콘이다.
바람직하게는 접촉호울내의 실리콘을 300℃ 내지 350℃의 온도에서 6불화 텅스텐(WF6)개스를 실리콘과 반응시킴에 의해 텅스텐으로 치환되는 것이 좋다.
본 발명은 첨부도면을 참고로 한 다음의 바람직한 실시예의 설명에 의해 더욱 명확하게 될 것이다. 제1a도를 참고로 하면 예를들어 인실리콘유리(PSG)의 절연층(2)이 CVD법에 의해 반도체기판(1), 즉 실리콘웨이퍼위에 형성된다. 절연층(2)은 반도체기판(1)을 열산화시킴에 의해 형성되는 이산화실리콘(SiO2)으로 이루어질수도 있다. 절연층(2)은 반도체기판(1)의 도우피영역(3) 부분이 노출되는 창(즉, 접촉호울)을 형성하기 위하여 적합한 석판인쇄법에 의해 선택적으로 에칭된다. 그후 창은 적당한 종래 방법에 의해 형성되는 실리콘충전제로 채워져 절연층(2)과 실리콘충전제(4)의 표면이 실질적으로 평평하도록 형성된다.
단결정실리콘, 다결정실리콘 또는 아르모퍼스 실리콘과 같은 실리콘충전제(4)를 만드는 것은 가능하다. 단결정실리콘으로 창을 채우기 위하여 실리콘은 900℃ 내지 1000℃의 온도에서 감압한 SiH2Cl2(또는SiHCl3)-H2-HCl시스템 개스에 기판(1)을 노출시킴에 의해서 접촉호울내의 반도체기판(1)의 노출된 표면위에 선택적인 에피택셜성장을 시킨다. 다결정실리콘으로 창을 채우기 위하여는 다결정 실리콘층이 감압CVD법에 의해 창내에 및 절연층(즉 전노출된 표면)위에 형성되며, 평평한 표면을 갖는 레지스트층이 실리콘층위에 형성되며 그후 레지스트층 및 실리콘층이 실질적으로 동일한 에칭속도로 양층을 에칭시킬수 있는 건조에칭방법에 의해 에칭되어 단지 창내에만 실리콘층 부분을 남긴다.
아모르퍼스 실리콘으로 창을 채우기 위하여는 SiH4개스 글로우 방전 분해법에 의해 노출된 전표면위에 아모르퍼스실리콘이 형성되며 사용된 방법과 유사한 방법으로 단지 창내에만 아모르퍼스 실리콘층의 일부분이 남는다.
실리콘충전제(4)를 갖는 반도체기판(1)이 CVD장치내에 설치되며 300℃내지 350℃의 온도에서 가열된다. 캐리어개스(예를들어 N2또는 Ar)를 동반한 WF6개스가 CVD장치로 도입된다. 따라서 충전제(4)인 실리콘은 다음 반응에 따라 텅스텐으로 치환된다.
WF6+3/2Si→W+3/2SiF4↑
바람직하게는 감압하에서 CVD장치의 내부압력을 유지하는 것이 좋다. 대기압으로 내부압력을 유지하는 것도 가능하다. 아모르퍼스 실리콘을 글로우방전 분리법에 의해 형성할 경우 다음 반응에서 텅스텐의 치환을 가속시키는 수소를 포함한다.
6H +WF6→W +6HF ↑
따라서 제1b도에 도시된 바와같이 텅스텐 충전제(5)가 얻어진다. 다음에 알루미늄 도체선(즉, 금속 상호접속)이 텅스텐충전제(5) 및 절연층(2) 위에 형성되며 이와같은 방법으로 도체선(6)이 텅스텐충전제(5)를 통하여 도우프영역(3)과 전기적으로 접속된다.
제2a 및 2b도에 표시된 바와같이 다이나믹 램 집적회로내의 1트랜지스터셀의 접촉전극은 본 발명 방법에 따라서 형성된다. 1콘덴서 1트랜지스터 셀의 종래 제조방법에 따르면 실리콘기판(21)은 선택적으로 산화되어 피일드산화층(두꺼운 SiO2층) (22)을 형성하며 그후 얇게 산화되어 게이트 산화층(얇은 SiO2층)(23)을 형성한다. 다결정실리콘의 콘덴서전극(24)은 게이트산화층(23)위에 형성된다. 그후 예를들어 PSG의 제1절연층(25)이 형성되어 콘덴서전극(24)을 덮는다. 다결정실리콘의 전달게이트전극(26)은 게이트산화층(23)및 제1절연층(25)위에 형성된다. PSG의 제2절연층(27)은CVD법에 의해 전표면위에 형성된다.
종래의 석판인쇄기법(즉, 사진에칭법)에 의해 제2절연층(27)과 게이트 산화층(23)의 선택에칭에 의해 창(즉, 접촉호울)이 형성되며, 그 결과 실리콘기판(21)내에 비트선으로 동작하는 도우프영역(28)이 창에 노출된다.
본 발명에 따르면 창은 실리콘충전제(29)로 채워진다. 이 경우에 충전제(29)를 포함하는 실리콘층을 형성하기 전에 석판인쇄기법에 사용되는 레지스트층(표시되지 않음)이 제2절연층(27)위에 남겨진다. 다결정 또는 단결정실리콘층이 플라즈마 CVD법 또는 스퍼터링법에 의해 레지스트층위에 및 창내에 형성된다. 레지스트층이 적당한 용매로 제거될 때 레지스트층위의 실리콘층 부분 또한 소위 리프트-오프 방법(lift-off method)에 의해 제거된다.
실리콘충전제(29)를 가진 기판(21)은 WF6개스 및 캐리어개스에 노출되는 동안 300℃부터 350℃사이의 온도에서 가열되어 실리콘은 텅스텐으로 치환된다. 따라서 텅스텐충전제(30)(제2b)도가 얻어진다. 끝으로 예를들어 알루미늄의 도체선(금속 상호접속)(31)이 종래의 방법에 의해 제2절연층(27) 및 텅스텐충전제(30)위에 형성된다.
제3a 내지 3d도에 표시된 바와같이 본 발명 방법은 반도체장치의 다층 상호접속구조에 적용할 수 있다.
제3a도에 표시된 바와같이 예를들어 SiO2의 제1절연층(42)이 반도체 기판(41), 즉 실리콘웨이퍼위에 형성된다. 제1(하부) 도체선(43), 트즉 약 1㎛두께를 가진 알루미늄층이 제1절연층(42)위에 형성된다. 도체선(43)은 적당한 위치(표시되지 않음)에서 절연층(44)내의 접촉호울을 통하여 기판(41)과 접속된다. 그후 PSG의 제2절연층(44)이 CVD법에 의해 도체선(43)에 의해 덮여지지 않은 제1절연층(42) 및 제1도체선(43)위에 형성된다. 제2절연층(44)은 종래의 석판인쇄기법에 의해 선택적으로 에칭되어 접촉호울(45)을 형성한다.
제3b도에 표시된 바와같이 우선 산화에 의해 알루미늄 제1도체선(43)의 노출된 표면위에 전체적으로 형성된 알루미늄(Al2O3)는 예를들어 3불화질소(NF3)의 부식개스를 사용하는 플라즈마 에칭법에 의해 제거되며 그후 다결정 실리콘층(46A)이 모노실란(SiH4)개스를 사용하는 플라즈마 CVD법에 의해 제1절연층(44)위에 접촉호울내에 형성된다. CVD에 대한 조건은 예를들어 30W의 RF전력(13.56MHz), 1토르(Torr)의 개시전의 최소감압, 10cc/min의 SiH4및 100 내지 200℃의 기판온도이다. 증착된 실리콘층(46A)는 약 1㎛의 두께를 갖는다.
스퍼터링법에 의해서도 아모르퍼스 실리콘의 실리콘층(44)을 형성하는 것이 가능하다. 이 경우에 상기한 알루미나는 아모르퍼스실리콘의 증착전에 스퍼터-에칭법에 의해 제거된다. 그후 전 표면위에 레지스트층(47)이 가하여져서 접촉호울위에 홈을 채워 그위에 평평한 면을 얻는다. 레지스트층(47) 및 실리콘층(46A)은 사용된 레지스트의 에칭속도가 실리콘의 속도와 거의 동일하게 되는 적당히 건조된 에칭방법에 의해 동시에 에칭된다.
결과적으로 실리콘충전제(46B)(제3c도)는 접촉호울에 남아 있으며 제3c도에 표시된 바와같이 제2절연층(44)위의 실리콘층을 제거된다.
이와같은 건조에칭은, 예를들어 200W의 RF전력(13.56MHz), 0.3토르의 부식개스를 도입하기 전에 최소의 감압, 4불화탄소(CF4) 및 산소(O2)의 10 : 1비율의 혼합개스 조건하에서 수행되는 플라즈마 에칭방법이다.
다음에 실리콘 충전제(46B)는 1 : 20의 비율로 WF6개스와 희석개스인 질소(N2)와의 혼합개스를 0.2토르로 감압시킨 후 CVD장치로 흘려 상기한 기판을 노출시킴에 의해 텅스텐으로 치환된다. 희석개스로서 헬륨(He) 또는 아르곤(Ar)을 사용하는 것도 가능하다. 결국 텅스텐충전제(47)(제3d도)가 얻어진다.
끝으로 예를들어 알루미늄의 제2도체선(48)이 텅스텐충전제(47) 및 제2절연층(48)위에 형성된다.
예
1㎛의 두께를 갖는 PSG층을 CVD법에 의해 실리콘 웨이퍼위에 형성하였다. 약1.5㎛
의 직경을 갖는 접촉호울 또는 창을 형성하도록 PSG층을 선택적으로 에칭시켰다. 그후 다음 조건하에서 단지 접촉호울내에 단결정 실리콘을 선택적으로 성장시켰다:
웨이퍼온도 : 950℃
압력 : 50토르
SiH2Cl2의 유속 : 200cc/min
H2의 유속 : 50l/min
다음에 얻어진 실리콘웨이퍼를 CVD장치내에 설치하여 접촉호울내의 실리콘을 다음 조건하에서 텅스텐으로 치환하였다:
CVD장치내의 진공 : 0.2토르
웨이퍼온도 : 325℃
WF6의 유속 : 30cc/min
캐리어개스(N2)의 유속 : 400cc/min
처리시간 : 20min
결과적으로 실리콘으로 호함하는 텅스텐이 접촉호울내에 얻어지며 텅스텐은 약 4×10-5ohmㆍcm의 저항율을 가졌다. 이렇게 얻어진 텅스텐 및 PSG층은 거의 평평한 표면을 형성하였다. 스텝커버결함의 발생없이 접촉호울 및 PSG층내의 텅스텐위에 알루미늄 도체선을 형성하였다.
본 발명의 정신을 벗어나지 않고 당분야의 숙련자에 의해 많은 변화가 가능하며 상기한 실시예에 제한되지 않음은 명백하다. 예를들어 WF6개스 대신에 4불화몰리브덴(MoF4)을 사용하는 것도 가능하다. 이 경우는 접촉호울내의 실리콘이 몰리브덴으로 치환된다.
Claims (10)
- 도전성부분(3)위에 절연층(2)을 형성하는 단계 ; 상기 도전성부분을 노출시키도록 상기 절연층(2)내에 창을 형성하는 단계 ; 상기 창내에 반도체 재료(4)를 형성하는 단계 ; 상기 반도체 재료(4)와 개스상의 금속화합물을 반응시킴에 의해 상기 반도체 재료를 금속(5)으로 치환하는 단계 ; 및 창내의 상기 금속(5)및 절연층(2)위에 도체선(6)을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체장치 제조방법.
- 제1항에 있어서, 상기 반도체재료(4)는 실리콘이며, 상기 개스상의 금속화합물은 6불화텅스텐(WF6)개스인 것을 특징으로 하는 반도체장치 제조방법.
- 제2항에 있어서, 상기 반응온도는 300℃ 내지 350℃인 것을 특징으로 하는 반도체장치 제조방법.
- 반도체 기판(21)위에 절연층(27)을 형성하는 단계 ; 상기 기판(21)의 일부릍 노출시키기 위하여 상기절연층(26)내에 창을 형성하는 단계 ; 상기 창내에 실리콘층(29)을 형성하는 단계 ; 개스상의 금속화합물과 상기 실리콘을 반응시킴에 의해 상기 실리콘층(29)을 금속(30)과 치환하는 단계 ; 및 창내의 상기 금속(30)및 상기 절연층(27)위에 도체선(37)을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체장치 제조방법.
- 제4항에 있어서, 상기 실리콘층(30)은 단결정실리콘, 다결정실리콘 및 아모르퍼스 실리콘으로 구성되는 그룹으로부터 선택된 하나인 것을 특징으로 하는 반도체장치 제조방법.
- 제4항에 있어서, 상기 실리콘층(30)은 300℃ 내지 350℃의 온도에서 6불화텅스텐(WF6)개스와 실리콘을 반응시킴에 의해 텅스텐으로 치환되는 것을 특징으로 하는 반도체장치 제조방법.
- 반도체 기판(41)위에 제1도체선(43)을 형성하는 단계 ; 상기 제1도체선(43)위에 연층(44)을 형성하는 단계 ; 상기 제1도체선(43)의 일부를 노출시키기 위하여 상기 절연층내에 접촉호울(45)을 형성하는 단계 ; 개스상의 금속화합물과 상기 실리콘을 반응시킴에 의해 상기 실리콘층(46B)을 금속으로 치환하는 단계 ; 및 접촉호울(45)내의 상기 금속(47) 및 상기 절연층(44)위에 제2도체선(48)을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체장치 제조방법.
- 제7항에 있어서, 상기 실리콘은 다결정 실리콘 및 아모르퍼스 실리콘으로 이루어지는 그룹으로부터 선택된 하나인 것을 특징으로 하는 반도체 장치 제조방법.
- 제7항에 있어서, 상기 실리콘은 300℃ 내지 350℃의 온도에서 6불화텅스텐(WF6)개스와 실리콘을 반응시킴에 의해 텅스텐으로 치환되는 것을 특징으로 하는 반도체장치 제조방법.
- 제7항에 있어서, 상기 제1및 제2도체선(43, 48)은 알루미늄으로 이루어지는 것을 특징으로하는 반도체장치 제조방법.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59112219A JPS6110233A (ja) | 1984-06-02 | 1984-06-02 | 半導体装置の製造方法 |
| JP59-112219 | 1984-06-02 | ||
| JP59135444A JPS6122651A (ja) | 1984-06-29 | 1984-06-29 | 半導体装置の製造方法 |
| JP59-135444 | 1984-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR860000710A KR860000710A (ko) | 1986-01-30 |
| KR900008387B1 true KR900008387B1 (ko) | 1990-11-17 |
Family
ID=26451441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019850003833A KR900008387B1 (ko) | 1984-06-02 | 1985-06-01 | 반도체장치 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4906593A (ko) |
| EP (1) | EP0164976B1 (ko) |
| KR (1) | KR900008387B1 (ko) |
| DE (1) | DE3580192D1 (ko) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS62126632A (ja) * | 1985-11-27 | 1987-06-08 | Toshiba Corp | 半導体装置の製造方法 |
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-
1985
- 1985-05-31 EP EP85303878A patent/EP0164976B1/en not_active Expired - Lifetime
- 1985-05-31 DE DE8585303878T patent/DE3580192D1/de not_active Expired - Fee Related
- 1985-06-01 KR KR1019850003833A patent/KR900008387B1/ko not_active IP Right Cessation
-
1988
- 1988-03-04 US US07/166,832 patent/US4906593A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3580192D1 (de) | 1990-11-29 |
| US4906593A (en) | 1990-03-06 |
| EP0164976A2 (en) | 1985-12-18 |
| KR860000710A (ko) | 1986-01-30 |
| EP0164976A3 (en) | 1987-09-02 |
| EP0164976B1 (en) | 1990-10-24 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 19951110 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |