JPS6235539A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6235539A JPS6235539A JP17476685A JP17476685A JPS6235539A JP S6235539 A JPS6235539 A JP S6235539A JP 17476685 A JP17476685 A JP 17476685A JP 17476685 A JP17476685 A JP 17476685A JP S6235539 A JPS6235539 A JP S6235539A
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- JP
- Japan
- Prior art keywords
- hole
- substrate
- semiconductor region
- aluminum
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
電子伝導型半導体領域上の絶縁層に形成したコンタクト
ホールをアルミニウムで穴埋めする際に、シリコン基板
との接合部にタングステンの薄膜を形成して接触抵抗不
良を防止する処理方法。
ホールをアルミニウムで穴埋めする際に、シリコン基板
との接合部にタングステンの薄膜を形成して接触抵抗不
良を防止する処理方法。
本発明は接触抵抗不良の発生を防いだコンタクトホール
の穴埋め方法に関する。
の穴埋め方法に関する。
ＩＣ，ＬＳＩなど集積化された半導体装置の製造におい
ては半導体基板に不純物イオンの熱拡散やイオン注入な
どの方法で導電型の異なる半導体領域を作り、これらの
領域を用いて半導体デバイスが形成されている。
ては半導体基板に不純物イオンの熱拡散やイオン注入な
どの方法で導電型の異なる半導体領域を作り、これらの
領域を用いて半導体デバイスが形成されている。
ここで集積回路の製造法としては導伝型の異なる半導体
領域を含む半導体基板（以下略して基板）の上に絶縁層
を形成し、この絶縁層の上に配線パターンを形成すると
共に絶縁層を半導体領域に達するまで穴開けしてコンタ
クトホールを作り、このコンタクトホールを通じて配線
パターンと回路接続するこ、とにより各種の半導体デバ
イスが作られている。
領域を含む半導体基板（以下略して基板）の上に絶縁層
を形成し、この絶縁層の上に配線パターンを形成すると
共に絶縁層を半導体領域に達するまで穴開けしてコンタ
クトホールを作り、このコンタクトホールを通じて配線
パターンと回路接続するこ、とにより各種の半導体デバ
イスが作られている。
ここで基板材料としてはシリコン（Ｓｔ）で代表される
単体半導体とガリウム砒素（ＧａＡｓ）やインジウム燐
（Ｉｎ Ｐ）などの化合物半導体とがあるが、Ｓｉが最
も多く使用されており、直径が５インチ或いは６インチ
の高純度単結晶が育成されており、これを厚さ約５００
ＩＪｍにスライスし、研磨、洗滌などの表面処理を行
ったものが基板として用いられている。
単体半導体とガリウム砒素（ＧａＡｓ）やインジウム燐
（Ｉｎ Ｐ）などの化合物半導体とがあるが、Ｓｉが最
も多く使用されており、直径が５インチ或いは６インチ
の高純度単結晶が育成されており、これを厚さ約５００
ＩＪｍにスライスし、研磨、洗滌などの表面処理を行
ったものが基板として用いられている。
また配線パターンを形成する材料としては金（ＡｕＬ
アルミニウム（Ａｌ）などが使用されているが、価格の
点などからＡＩが使用されることが多い。
アルミニウム（Ａｌ）などが使用されているが、価格の
点などからＡＩが使用されることが多い。
本発明は基板としてＳｉを用い配線材料としてＡ１を用
いてなる集積回路においてコンタクトホールでの接触不
良を防ぐ製法に関するものである。
いてなる集積回路においてコンタクトホールでの接触不
良を防ぐ製法に関するものである。
第３図は従来のコンタクトホールの穴埋め法を説明する
断面図であって、基板１には高濃度の電子伝導型（以下
略してｎ ＋ ）の半導体領域２が作られており、基板
１の上に形成された絶８ｉ層３を半導体５Ｍ域２に達す
るまで選択エツチングしてコンタクトホール４を作り、
これをＡＩの選択成長法により穴埋めした後、絶縁層３
の上に真空蒸着法。
断面図であって、基板１には高濃度の電子伝導型（以下
略してｎ ＋ ）の半導体領域２が作られており、基板
１の上に形成された絶８ｉ層３を半導体５Ｍ域２に達す
るまで選択エツチングしてコンタクトホール４を作り、
これをＡＩの選択成長法により穴埋めした後、絶縁層３
の上に真空蒸着法。
スパッタ法などによりＡ１層５を形成し、これに写真食
刻技術（ホトリソグラフィ或いは電子線リソグラフィ）
を用いて微細な配線パターンが作られている。
刻技術（ホトリソグラフィ或いは電子線リソグラフィ）
を用いて微細な配線パターンが作られている。
ここで絶縁層３の厚さが約１μｍと厚い場合について従
来のコンタクトホールの形成法と穴埋め法を説明すると
次のようになる。
来のコンタクトホールの形成法と穴埋め法を説明すると
次のようになる。
表面処理の終わった基板１を少量の水蒸気を含む酸素（
０２）気流中で約１０００℃の温度で熱処理することに
より約６０００人の二酸化硅素（ＳｉＯｚ ）層を作り
、次に基板１を化学気相成長装置（ＣＶＤ装置）に置き
、モノシラン（ＳｉＨａ ）と０□或いは亜酸化窒素（
Ｎ ｚ ｏ）とのガスを供給してＣＶＤ反応を起こさせ
、基板１の上にＳｉＯ２よりなる厚さ約１μｍの絶縁層
３を形成する。
０２）気流中で約１０００℃の温度で熱処理することに
より約６０００人の二酸化硅素（ＳｉＯｚ ）層を作り
、次に基板１を化学気相成長装置（ＣＶＤ装置）に置き
、モノシラン（ＳｉＨａ ）と０□或いは亜酸化窒素（
Ｎ ｚ ｏ）とのガスを供給してＣＶＤ反応を起こさせ
、基板１の上にＳｉＯ２よりなる厚さ約１μｍの絶縁層
３を形成する。
ここで絶縁層３の形成を二段階に行う理由は熱処理だけ
での１μｍの成長は非能率的であることによる。
での１μｍの成長は非能率的であることによる。
次にリアクティブイオンエツチング（略称ＲＩＥ）装置
に基板１を設置し、反応ガスとして四弗化炭素（ＣＦ４
）を用い、レジストを窓開けした絶縁層３のコンタク
トホール形成位置を基板１に達するまで選択的にドライ
エツチングしてコンタクトホール４を形成している。
に基板１を設置し、反応ガスとして四弗化炭素（ＣＦ４
）を用い、レジストを窓開けした絶縁層３のコンタク
トホール形成位置を基板１に達するまで選択的にドライ
エツチングしてコンタクトホール４を形成している。
次に基板１をＣＶＤ装置に移し、これを約２００℃に加
熱しながらトリメチルアルミニウム（Ａｔ（ＣＨコ）３
〕或いはトリイソブチルアルミニウム（ＡＩ（Ｃａ Ｉ
Ｉ ｓ ） ３ ）を反応ガスとして供給することによ
りコンタクトホール４の底の半導体領域２の上、にのみ
選択的にＡ１を成長させて穴埋めを行い、穴埋め終了の
後、この基板１の絶縁層３の上にスパッタ法などでＡ１
１ｉ ５を形成することにより第３図に示すような断面
構造が作られている。
熱しながらトリメチルアルミニウム（Ａｔ（ＣＨコ）３
〕或いはトリイソブチルアルミニウム（ＡＩ（Ｃａ Ｉ
Ｉ ｓ ） ３ ）を反応ガスとして供給することによ
りコンタクトホール４の底の半導体領域２の上、にのみ
選択的にＡ１を成長させて穴埋めを行い、穴埋め終了の
後、この基板１の絶縁層３の上にスパッタ法などでＡ１
１ｉ ５を形成することにより第３図に示すような断面
構造が作られている。
然し、このようにして穴埋めが行われたコンタクトホー
ル４の底部においてはＡＩがｎ＋の半導体領域と接して
いるためにＡＩ原子とＳｉ原子とが相互に拡散して破線
で示すｐ＋の半導体領域６が生じ易く、この場合はｐｎ
接合ができるために接合部は高抵抗の状態となり、つい
には接触不良の状態となり易い。
ル４の底部においてはＡＩがｎ＋の半導体領域と接して
いるためにＡＩ原子とＳｉ原子とが相互に拡散して破線
で示すｐ＋の半導体領域６が生じ易く、この場合はｐｎ
接合ができるために接合部は高抵抗の状態となり、つい
には接触不良の状態となり易い。
そのためコンタクトホール４の穴埋め工程においては収
率が悪く、この改良が必要であった。
率が悪く、この改良が必要であった。
以上記したようにｎ＋半半導体領土上形成されているコ
ンタクトホールをＡＩで穴埋めを行う場合にはＡＩとＳ
ｉ両原子の相互拡散によってｐ中手導体領域ができ易く
、これが接触不良の原因となっている。
ンタクトホールをＡＩで穴埋めを行う場合にはＡＩとＳ
ｉ両原子の相互拡散によってｐ中手導体領域ができ易く
、これが接触不良の原因となっている。
そこで、この現象を如何にして無くするかが問題である
。
。
本発明はコンタクトホール４がｎ＋＋導体領域２と接す
る境界部にタングステン（Ｗ）よりなる電導性の薄い堰
層を形成し、これによりＡＩ原子とＳｉ原子との相互拡
散を遮断することにより、接触不良を無くするものであ
る。
る境界部にタングステン（Ｗ）よりなる電導性の薄い堰
層を形成し、これによりＡＩ原子とＳｉ原子との相互拡
散を遮断することにより、接触不良を無くするものであ
る。
この場合、Ｗの抵抗率は５．４８ Ｘ １０−６Ωｃｍ
とＡ１の２．６２ Ｘ １０−’ΩｃｌＩ＋と較べて高
いが、半導体領域の抵抗率に較べて無視することができ
る。
とＡ１の２．６２ Ｘ １０−’ΩｃｌＩ＋と較べて高
いが、半導体領域の抵抗率に較べて無視することができ
る。
第１図は本発明を適用して穴埋めを行ったコンタクトホ
ール部の断面図であり、また第２図（Ａ）〜（Ｃ）は穴
埋め工程の断面図である。
ール部の断面図であり、また第２図（Ａ）〜（Ｃ）は穴
埋め工程の断面図である。
すなわち第２図（Ａ）は絶縁層３に穴開けしてｎ＋の半
導体領域２に達するコンタクトホール４を形成した状態
を示しているが、このコンタクトホール４の穴埋めに先
立ってｎ＋半導体領域２と接するコンタクトホール４の
底部にＷの薄膜７を形成する。
導体領域２に達するコンタクトホール４を形成した状態
を示しているが、このコンタクトホール４の穴埋めに先
立ってｎ＋半導体領域２と接するコンタクトホール４の
底部にＷの薄膜７を形成する。
その方法はコンタクトホール４の形成が終わった基板１
をＣＶＤ装置にセットし、充分に排気した後、Ｈ２をキ
ャリアとして六弗化タングステン（ＷＦｓ）を供給し、
真空度をｌ ｔｏｒｒに保ちながら基板１を約３００℃
に加熱すると、 ２ＷＦ６＋３Ｓｉ→３ＳｉＦ ４ ＋ ２Ｗの反応によ
ってコンタクトホール４の底部の半導体領域２の上にの
み選択的にＷが成長する。
をＣＶＤ装置にセットし、充分に排気した後、Ｈ２をキ
ャリアとして六弗化タングステン（ＷＦｓ）を供給し、
真空度をｌ ｔｏｒｒに保ちながら基板１を約３００℃
に加熱すると、 ２ＷＦ６＋３Ｓｉ→３ＳｉＦ ４ ＋ ２Ｗの反応によ
ってコンタクトホール４の底部の半導体領域２の上にの
み選択的にＷが成長する。
この実施例の場合、１０分間のＣＶＤ処理により３００
〜４００人のＷ膜を作ることができた。
〜４００人のＷ膜を作ることができた。
第２図（Ｂ）はこのようにして形成されたＷ薄膜７を示
している。
している。
次に基板１をＣＶＤ装置に移し、これを約２００℃に加
熱しながらトリメチルアルミニウム（Ａｌ（ＣＨ３）３
〕或いはトリイソブチルアルミニウム（Ａｌ（Ｃ４Ｈ９
）３）を反応ガスとし、キャリアガスとしてはアルゴン
（Ａｒ）を、また分解促進ガスとして水素（Ｈ２）を供
給すると、 ＡＩ（ＣＨ３） コ ＋Ｈ２→Ａ１＋ＣＨ４或いは ＡＩ（Ｃａ Ｈｓ ） コ ＋Ｈ２→Ａｌ＋ＣＩ
（４の反応によりＡＩがコンタクトホール４の底のＷ３
膜７の上にのみ選択的にＡ１８の成長し穴埋めが行われ
る。
熱しながらトリメチルアルミニウム（Ａｌ（ＣＨ３）３
〕或いはトリイソブチルアルミニウム（Ａｌ（Ｃ４Ｈ９
）３）を反応ガスとし、キャリアガスとしてはアルゴン
（Ａｒ）を、また分解促進ガスとして水素（Ｈ２）を供
給すると、 ＡＩ（ＣＨ３） コ ＋Ｈ２→Ａ１＋ＣＨ４或いは ＡＩ（Ｃａ Ｈｓ ） コ ＋Ｈ２→Ａｌ＋ＣＩ
（４の反応によりＡＩがコンタクトホール４の底のＷ３
膜７の上にのみ選択的にＡ１８の成長し穴埋めが行われ
る。
この理由は水素の還元雰囲気中ではＷは還元されて金属
面が露出しているので、Ｓｔｏ ２よりなる絶縁層３の
上よりも、成長が行われ易いことによる。
面が露出しているので、Ｓｔｏ ２よりなる絶縁層３の
上よりも、成長が行われ易いことによる。
このようにして第２図（Ｃ）に示すようにコンタクトホ
ール４のみがＡｔによって埋められる。
ール４のみがＡｔによって埋められる。
次に絶縁層３の上にスパッタ法などでＡｌｊｉｉ ５を
形成することにより第１図に示すような断面構造が作ら
れている。
形成することにより第１図に示すような断面構造が作ら
れている。
このようにしてコンタクトホール４の穴埋めを行うと導
通は完全となり、従来は穴埋め工程における不良率は約
２０％であったが、本発明の実施により２〜３％にまで
減少することができた。
通は完全となり、従来は穴埋め工程における不良率は約
２０％であったが、本発明の実施により２〜３％にまで
減少することができた。
以上記したようにＷの薄膜をコンタクトホールの接触部
に形成してＡＩ原子とＳｉ原子との相互拡散を阻止する
本発明の実施により、コンタクトホールの穴埋め工程に
おける収率を大幅に改良することが可能となる。
に形成してＡＩ原子とＳｉ原子との相互拡散を阻止する
本発明の実施により、コンタクトホールの穴埋め工程に
おける収率を大幅に改良することが可能となる。
第１図は本発明を実施したコンタクトホール部の断面図
、 第２図（Ａ）〜（Ｃ）は本発明に係るコンタクトホール
の穴埋め工程の断面図、 第３図は従来のコンタクトホール部の断面図、である。 図において、 １は基板 ２．６は半導体領域、３は絶縁
層、 ４はコンタクトホール、５はＡ１層、
７はＷ薄膜、８はＡｔ。 である。 図 ＼ｇ 当
、 第２図（Ａ）〜（Ｃ）は本発明に係るコンタクトホール
の穴埋め工程の断面図、 第３図は従来のコンタクトホール部の断面図、である。 図において、 １は基板 ２．６は半導体領域、３は絶縁
層、 ４はコンタクトホール、５はＡ１層、
７はＷ薄膜、８はＡｔ。 である。 図 ＼ｇ 当
Claims (1)
- 電子伝導型の半導体領域（２）をもつシリコン基板（１
）の上に形成した絶縁層（３）を選択エッチングしてコ
ンタクトホール（４）を作り、該コンタクトホール（４
）にアルミニウムを成長させて穴埋めを行うに当たり、
該コンタクトホール（４）の半導体領域（２）の上に予
めタングステン薄膜（７）を形成した後、アルミニウム
の成長を行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17476685A JPS6235539A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17476685A JPS6235539A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6235539A true JPS6235539A (ja) | 1987-02-16 |
Family
ID=15984298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17476685A Pending JPS6235539A (ja) | 1985-08-08 | 1985-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235539A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62105422A (ja) * | 1985-11-01 | 1987-05-15 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6333569A (ja) * | 1986-07-25 | 1988-02-13 | Nippon Telegr & Teleph Corp <Ntt> | 金属薄膜の製造方法 |
| JPS6448447A (en) * | 1987-08-19 | 1989-02-22 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| KR100451497B1 (ko) * | 1998-12-28 | 2004-12-09 | 주식회사 하이닉스반도체 | 반도체장치의배선형성방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58153351A (ja) * | 1982-03-08 | 1983-09-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS6046024A (ja) * | 1983-08-24 | 1985-03-12 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-08-08 JP JP17476685A patent/JPS6235539A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58153351A (ja) * | 1982-03-08 | 1983-09-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS6046024A (ja) * | 1983-08-24 | 1985-03-12 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62105422A (ja) * | 1985-11-01 | 1987-05-15 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS6333569A (ja) * | 1986-07-25 | 1988-02-13 | Nippon Telegr & Teleph Corp <Ntt> | 金属薄膜の製造方法 |
| JPS6448447A (en) * | 1987-08-19 | 1989-02-22 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| KR100451497B1 (ko) * | 1998-12-28 | 2004-12-09 | 주식회사 하이닉스반도체 | 반도체장치의배선형성방법 |
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