JPH04233230A - 半導体基板上の隔置されたシリコン領域の相互接続方法 - Google Patents
半導体基板上の隔置されたシリコン領域の相互接続方法Info
- Publication number
- JPH04233230A JPH04233230A JP3094895A JP9489591A JPH04233230A JP H04233230 A JPH04233230 A JP H04233230A JP 3094895 A JP3094895 A JP 3094895A JP 9489591 A JP9489591 A JP 9489591A JP H04233230 A JPH04233230 A JP H04233230A
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- region
- polysilicon
- regions
- exposed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 83
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 83
- 239000010703 silicon Substances 0.000 title claims abstract description 83
- 238000000034 method Methods 0.000 title claims abstract description 40
- 239000000758 substrate Substances 0.000 title claims description 19
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000000463 material Substances 0.000 claims abstract description 39
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 16
- 239000004020 conductor Substances 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 43
- 229920005591 polysilicon Polymers 0.000 claims description 43
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 26
- 239000010936 titanium Substances 0.000 claims description 19
- 229910052719 titanium Inorganic materials 0.000 claims description 19
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 18
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 17
- 229910052721 tungsten Inorganic materials 0.000 claims description 17
- 239000010937 tungsten Substances 0.000 claims description 17
- 235000012239 silicon dioxide Nutrition 0.000 claims description 13
- 239000000377 silicon dioxide Substances 0.000 claims description 13
- 239000003870 refractory metal Substances 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 8
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 7
- 230000004888 barrier function Effects 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 150000001875 compounds Chemical class 0.000 claims 2
- 239000012212 insulator Substances 0.000 claims 2
- 230000009466 transformation Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 8
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical group [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000004132 cross linking Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 239000005046 Chlorosilane Substances 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910003915 SiCl2H2 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 235000011114 ammonium hydroxide Nutrition 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- KOPOQZFJUQMUML-UHFFFAOYSA-N chlorosilane Chemical compound Cl[SiH3] KOPOQZFJUQMUML-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000001659 ion-beam spectroscopy Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 150000003608 titanium Chemical class 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に集積回
路用の異なるポリシリコン・ゾーンを相互接続するため
の方法及び構造に関する。
路用の異なるポリシリコン・ゾーンを相互接続するため
の方法及び構造に関する。
【０００２】
【従来の技術】半導体基板上に集積回路を作成する際、
ドープされた各ゾーンまたはその他の異なる領域、半導
体基板上に形成される諸デバイスの配線または電極を選
択的に相互接続することがしばしば必要となる。たとえ
ば、ＦＥＴ技術では、ゲート電極をソース／ドレイン拡
散領域に選択的に接続し、異なるゲート電極同士を接続
し、または異なるソース／ドレイン領域同士を接続する
ことがしばしば必要である。各種デバイスを形成する際
に、相互接続したい領域だけを選択的に接続するような
相互接続を設け、電気的に絶縁しなければならない領域
の接続を防止することが必要である。それには、加工中
に、そのような領域が絶対に相互接続されないことを保
証する段階または技術が必要となる。
ドープされた各ゾーンまたはその他の異なる領域、半導
体基板上に形成される諸デバイスの配線または電極を選
択的に相互接続することがしばしば必要となる。たとえ
ば、ＦＥＴ技術では、ゲート電極をソース／ドレイン拡
散領域に選択的に接続し、異なるゲート電極同士を接続
し、または異なるソース／ドレイン領域同士を接続する
ことがしばしば必要である。各種デバイスを形成する際
に、相互接続したい領域だけを選択的に接続するような
相互接続を設け、電気的に絶縁しなければならない領域
の接続を防止することが必要である。それには、加工中
に、そのような領域が絶対に相互接続されないことを保
証する段階または技術が必要となる。
【０００３】各種のゾーンまたは領域間の相互接続は、
きわめて高い電導度（すなわち、きわめて低い抵抗）を
有する材料で行うことが望ましい。すなわち、このよう
な相互接続は、最小量の材料を使用して所望の相互接続
が行えるように、きわめて低い抵抗率を有する材料を使
用して実行すべきであり、しかも、このような材料を使
用する場合も、希望しない領域への短絡を生じず、また
相互接続線内部または各種の領域への相互接続線同士の
接続部に高抵抗の開口部または領域を生じずに、確実に
相互接続を行わなければならない。
きわめて高い電導度（すなわち、きわめて低い抵抗）を
有する材料で行うことが望ましい。すなわち、このよう
な相互接続は、最小量の材料を使用して所望の相互接続
が行えるように、きわめて低い抵抗率を有する材料を使
用して実行すべきであり、しかも、このような材料を使
用する場合も、希望しない領域への短絡を生じず、また
相互接続線内部または各種の領域への相互接続線同士の
接続部に高抵抗の開口部または領域を生じずに、確実に
相互接続を行わなければならない。
【０００４】このようなタイプの相互接続については、
これまでにいくつかの従来技術の提案があり、これらの
提案の１つは、Ｗｏｎｇ等の論文“ＨＰＳＡＣ−Ａ
Ｓｉｌｉｃｉｄｅｄ Ａｍｏｒｐｈｏｕｓ−Ｓｉｌｉ
ｃｏｎ Ｃｏｎｔａｃｔ ａｎｄＩｎｔｅｒｃｏｎ
ｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ＶＬ
ＳＩ”，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏ
ｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．
ＥＤ−３４，Ｎｏ．３，Ｍａｒｃｈ １９８７，ｐｐ
．５８７−５９２に示されるような各種のケイ化物の使
用である。また、タングステンを使用する関連技術が、
Ｖ．Ｖ．Ｌｅｅ等の論文“Ａ Ｓｅｌｅｃｔｉｖｅ
ＣＶＤ Ｔｕｎｇｓｔｅｎ Ｌｏｃａｌ Ｉｎ
ｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｙ”，Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，Ｎｉｃｈｏｌ Ｄ
ｉｇｅｓｔ，１９８８，ｐｐ．４５０−４５３に開示さ
れている。さらに、米国特許出願第１３５９５３号、及
び論文“Ｍｕｌｔｉ−Ｐｕｒｐｏｓｅ Ｔｒｅｎｃｈ
ｆｏｒ ａ ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅ
ｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ （ＣＭＯ
Ｓ），Ｓｉｘ Ｄｅｖｉｃｅ Ｓｔａｔｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ （Ｓ
ＲＡＭ）Ｃｅｌｌ”，ＩＢＭ Ｔｅｃｈｎｉｃａｌ
Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ，Ｖｏｌ
．３２，Ｎｏ．９Ａ，ｐｐ．４３３−４３４は、ドープ
された隔置領域相互間の相互接続のためのストラップ、
またはポリシリコン領域をドープされた領域に接続する
ためのストラップとしてケイ化物の使用を開示している
。米国特許第４７１４９５１号、第４３７４７００号、
第４８７３２０４号、第４４６２１４９号、第４４６３
４９１号、及び欧州特許第００４６３７１号は、様々な
構成におけるケイ化物の使用を開示している。さらに、
米国特許第４７４５０８１号は、トレンチ分離領域との
一種の相互接続技術基板接触を示している。Ｔ．Ｅ．Ｔ
ａｎｇ等の論文“Ｔｉｔａｎｉｕｍ Ｎｉｔｒｉｄｅ
ＬｏｃａｌＩｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈ
ｎｏｌｏｇｙ ｆｏｒ ＶＬＳＩ”，ＩＥＥＥ
Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ，Ｖｏｌ．Ｅｄ．３４，Ｎｏ．３，
Ｍａｒｃｈ １９８７，ｐｐ．６８２−６８７，及び
４４ｔｈ Ａｎｎｕａｌ Ｄｅｖｉｃｅ Ｒｅｓ
ｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ，Ｊｕｎｅ ２
３−２５，１９８６報告書は、ともにデバイス相互接続
のためのＴｉＮ技術を開示している。
これまでにいくつかの従来技術の提案があり、これらの
提案の１つは、Ｗｏｎｇ等の論文“ＨＰＳＡＣ−Ａ
Ｓｉｌｉｃｉｄｅｄ Ａｍｏｒｐｈｏｕｓ−Ｓｉｌｉ
ｃｏｎ Ｃｏｎｔａｃｔ ａｎｄＩｎｔｅｒｃｏｎ
ｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ＶＬ
ＳＩ”，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏ
ｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．
ＥＤ−３４，Ｎｏ．３，Ｍａｒｃｈ １９８７，ｐｐ
．５８７−５９２に示されるような各種のケイ化物の使
用である。また、タングステンを使用する関連技術が、
Ｖ．Ｖ．Ｌｅｅ等の論文“Ａ Ｓｅｌｅｃｔｉｖｅ
ＣＶＤ Ｔｕｎｇｓｔｅｎ Ｌｏｃａｌ Ｉｎ
ｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｙ”，Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，Ｎｉｃｈｏｌ Ｄ
ｉｇｅｓｔ，１９８８，ｐｐ．４５０−４５３に開示さ
れている。さらに、米国特許出願第１３５９５３号、及
び論文“Ｍｕｌｔｉ−Ｐｕｒｐｏｓｅ Ｔｒｅｎｃｈ
ｆｏｒ ａ ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅ
ｔａｌ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ （ＣＭＯ
Ｓ），Ｓｉｘ Ｄｅｖｉｃｅ Ｓｔａｔｉｃ Ｒ
ａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ （Ｓ
ＲＡＭ）Ｃｅｌｌ”，ＩＢＭ Ｔｅｃｈｎｉｃａｌ
Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ，Ｖｏｌ
．３２，Ｎｏ．９Ａ，ｐｐ．４３３−４３４は、ドープ
された隔置領域相互間の相互接続のためのストラップ、
またはポリシリコン領域をドープされた領域に接続する
ためのストラップとしてケイ化物の使用を開示している
。米国特許第４７１４９５１号、第４３７４７００号、
第４８７３２０４号、第４４６２１４９号、第４４６３
４９１号、及び欧州特許第００４６３７１号は、様々な
構成におけるケイ化物の使用を開示している。さらに、
米国特許第４７４５０８１号は、トレンチ分離領域との
一種の相互接続技術基板接触を示している。Ｔ．Ｅ．Ｔ
ａｎｇ等の論文“Ｔｉｔａｎｉｕｍ Ｎｉｔｒｉｄｅ
ＬｏｃａｌＩｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈ
ｎｏｌｏｇｙ ｆｏｒ ＶＬＳＩ”，ＩＥＥＥ
Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ，Ｖｏｌ．Ｅｄ．３４，Ｎｏ．３，
Ｍａｒｃｈ １９８７，ｐｐ．６８２−６８７，及び
４４ｔｈ Ａｎｎｕａｌ Ｄｅｖｉｃｅ Ｒｅｓ
ｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ，Ｊｕｎｅ ２
３−２５，１９８６報告書は、ともにデバイス相互接続
のためのＴｉＮ技術を開示している。
【０００５】
【発明が解決しようとする課題】本発明の目的は、集積
回路内の隔置された領域相互間に相互接続を形成する方
法、及びその結果得られる相互接続構造を提供すること
である。
回路内の隔置された領域相互間に相互接続を形成する方
法、及びその結果得られる相互接続構造を提供すること
である。
【０００６】
【課題を解決するための手段】本発明によれば、本方法
は、接続すべきドープされたシリコン領域上にエッチン
グ・ストップ材の層を付着または成長させることを含む
。エッチング・ストップ材上にシリコンの層を付着し、
次にこのシリコン層を選択的にエッチングして、接続す
べきドープされたシリコン領域でエッチング・ストップ
材を露出させる。次に、接続すべき位置からエッチング
・ストップ材を除去する。この後、高導電性材料、また
はケイ化物への変換によって高導電性をもつようにする
ことのできる材料を、露出されたドープされたシリコン
位置上、及び残余の付着されたシリコン上に成長させる
。この工程により、所望の隔置されたドープされたシリ
コン領域が選択的に接続され、同時に接続された領域か
ら分離すべきドープされた領域への好ましくない、また
は意図しない接続が防止される。この技術の１つの実施
例では、高導電性材料はその場で形成されるケイ化物で
あり、別の実施例では、高導電性材料はタングステンな
どの耐熱性金属である。
は、接続すべきドープされたシリコン領域上にエッチン
グ・ストップ材の層を付着または成長させることを含む
。エッチング・ストップ材上にシリコンの層を付着し、
次にこのシリコン層を選択的にエッチングして、接続す
べきドープされたシリコン領域でエッチング・ストップ
材を露出させる。次に、接続すべき位置からエッチング
・ストップ材を除去する。この後、高導電性材料、また
はケイ化物への変換によって高導電性をもつようにする
ことのできる材料を、露出されたドープされたシリコン
位置上、及び残余の付着されたシリコン上に成長させる
。この工程により、所望の隔置されたドープされたシリ
コン領域が選択的に接続され、同時に接続された領域か
ら分離すべきドープされた領域への好ましくない、また
は意図しない接続が防止される。この技術の１つの実施
例では、高導電性材料はその場で形成されるケイ化物で
あり、別の実施例では、高導電性材料はタングステンな
どの耐熱性金属である。
【０００７】
【実施例】図面を参照すると、まず図１ないし図５には
、集積回路を形成するために本発明を実施する際に利用
される、（すべての実施例に共通な）各種の初期段階が
示されている。これらの段階を図示するに当たって、単
結晶シリコン・ウェーハの一部分が示されているが、こ
の図はきわめて概略的かつ図式的であり、本発明の発明
たる態様を図示するために単純化されている。
、集積回路を形成するために本発明を実施する際に利用
される、（すべての実施例に共通な）各種の初期段階が
示されている。これらの段階を図示するに当たって、単
結晶シリコン・ウェーハの一部分が示されているが、こ
の図はきわめて概略的かつ図式的であり、本発明の発明
たる態様を図示するために単純化されている。
【０００８】図１を参照すると、単結晶シリコン基板１
０が示されており、通常のドープされた領域１２がその
中に形成されている。領域１２は、使用する技術に応じ
て“Ｐ”型ドーピングか“Ｎ”型ドーピングのいずれか
である。事実、“Ｐ”型ドーピング及び“Ｎ”型ドーピ
ングはともに同じ基板内で使用することができ、ドーパ
ントの種類は本発明にとって重要ではない。リセス酸化
物（ＲＯＸ）の領域１４が示されている。これは、シリ
コン基板１０上に成長させた二酸化シリコン材料である
。ドープされたポリシリコンのゲート電極１６が、二酸
化シリコンなどの誘電体のパッド１７上に支持されてい
る。通常、ゲート電極１６は、その周りに二酸化シリコ
ンまたはその他の誘電体で形成された絶縁側壁１８をも
つ。ドープされたポリシリコン材料の第２のパッド２０
がリセス酸化物１４上に示されている。通常、このパッ
ド２０は、別のゲートの延長部分であり、図示された位
置で、リセス酸化物１４の上面に支持されたそれ自体の
相互接続線として使用される。ドープされたポリシリコ
ン・パッド２０はまた、誘電体側壁２２で取り囲まれて
いる。この場合も、側壁２２は成長させた二酸化シリコ
ンから形成することが好ましい。集積回路を形成するた
めのシリコン基板からこの時点までのウェーハの処理は
通常通りであり、当業者には周知である。
０が示されており、通常のドープされた領域１２がその
中に形成されている。領域１２は、使用する技術に応じ
て“Ｐ”型ドーピングか“Ｎ”型ドーピングのいずれか
である。事実、“Ｐ”型ドーピング及び“Ｎ”型ドーピ
ングはともに同じ基板内で使用することができ、ドーパ
ントの種類は本発明にとって重要ではない。リセス酸化
物（ＲＯＸ）の領域１４が示されている。これは、シリ
コン基板１０上に成長させた二酸化シリコン材料である
。ドープされたポリシリコンのゲート電極１６が、二酸
化シリコンなどの誘電体のパッド１７上に支持されてい
る。通常、ゲート電極１６は、その周りに二酸化シリコ
ンまたはその他の誘電体で形成された絶縁側壁１８をも
つ。ドープされたポリシリコン材料の第２のパッド２０
がリセス酸化物１４上に示されている。通常、このパッ
ド２０は、別のゲートの延長部分であり、図示された位
置で、リセス酸化物１４の上面に支持されたそれ自体の
相互接続線として使用される。ドープされたポリシリコ
ン・パッド２０はまた、誘電体側壁２２で取り囲まれて
いる。この場合も、側壁２２は成長させた二酸化シリコ
ンから形成することが好ましい。集積回路を形成するた
めのシリコン基板からこの時点までのウェーハの処理は
通常通りであり、当業者には周知である。
【０００９】エッチング・ストップ材の層２４を、露出
したドープされたシリコン領域全体の上に設ける。好ま
しい実施例では、これは、二酸化シリコンであり、ドー
プされたシリコンの各種領域の露出表面上に形成される
。他のエッチング・ストップ材を使用することもできる
が、二酸化シリコンが通常使用されるこの目的に好都合
な材料である。二酸化シリコンのエッチング・ストップ
層２４は、低圧化学蒸着（ＬＰＶＣＤ）、または約７５
０℃以上の温度での酸素雰囲気中での通常の酸化処理に
よって形成することができる。しかしながら、すでに指
摘したように、窒化シリコンなどの他のエッチング・ス
トップ材を通常の方法で付着し使用することもできる。
したドープされたシリコン領域全体の上に設ける。好ま
しい実施例では、これは、二酸化シリコンであり、ドー
プされたシリコンの各種領域の露出表面上に形成される
。他のエッチング・ストップ材を使用することもできる
が、二酸化シリコンが通常使用されるこの目的に好都合
な材料である。二酸化シリコンのエッチング・ストップ
層２４は、低圧化学蒸着（ＬＰＶＣＤ）、または約７５
０℃以上の温度での酸素雰囲気中での通常の酸化処理に
よって形成することができる。しかしながら、すでに指
摘したように、窒化シリコンなどの他のエッチング・ス
トップ材を通常の方法で付着し使用することもできる。
【００１０】ポリシリコンの層２６を、図３に示すよう
にウェーハ構造の全表面上に付着する。これは、真性ポ
リシリコンと呼ばれ、好ましい技法は、シラン（ＳｉＨ
４）を使用し、ＬＰＣＶＤ Ｓｉ付着によって厚さ約
１０００オングストロームの膜を形成するものである。
にウェーハ構造の全表面上に付着する。これは、真性ポ
リシリコンと呼ばれ、好ましい技法は、シラン（ＳｉＨ
４）を使用し、ＬＰＣＶＤ Ｓｉ付着によって厚さ約
１０００オングストロームの膜を形成するものである。
【００１１】図３に示すようにポリシリコン層２６を付
着した後、標準のフォトレジスト・フォトリソグラフィ
技術に従ってポリシリコン２６をパターン付けし、エッ
チングすると、接続すべき下のドープされたシリコン領
域を覆うエッチング・ストップ材２４の領域、例えば拡
散ゾーン１２のソース／ドレイン領域になる部分、及び
パッド２０のすでに指摘したようなゲートの延長部分に
なる部分が露出されて、図４の構造をもたらす。フォト
レジスト技法及びエッチング技法は、一般的なものであ
り、当技術分野で周知である。フォトレジストは、ポジ
ティブなものでもネガティブなものでもよく、イメージ
通りに露光され現像されるとパターンを下のポリシリコ
ンに転写する。このポリシリコンは、乾式または湿式の
化学環境でエッチングできる。シリコン／酸化物に対す
る十分な選択性をもつ通常のドライ・エッチング・ガス
はＮＦ３である。この時点で、本発明の重要な特徴の１
つはエッチング・ストップ層２４を形成することであり
、その結果、ポリシリコン層２６のパターン付け及びエ
ッチングの際に、基板１０の下側ドープ領域１２は保護
され、ポリシリコン２６のパターン付けに使用されるエ
ッチング処理によって影響を受けないことに留意された
い。ポリシリコン２６のエッチング後、図５に示すよう
にエッチング・ストップ層２４の露出した部分を除去し
、ドープされたシリコン領域１２の一部分への開口部３
０、及び下側のドープされたポリシリコン・パッド２０
の一部分への開口部３２を設ける。酸化物エッチング・
ストップ層を等方的に除去するために、緩衝フッ化水素
酸（ＢＨＦ）を使用する。すでに指摘したように、図５
の構造に至る諸段階、及び図５の構造は、ゲート電極を
ソース／ドレイン領域に接続するための本発明のすべて
の実施例に共通である。様々な実施例は、異なる最終構
造を提供するそれぞれの実施例の以後の段階の基礎とし
て図５に示された構造を利用する。
着した後、標準のフォトレジスト・フォトリソグラフィ
技術に従ってポリシリコン２６をパターン付けし、エッ
チングすると、接続すべき下のドープされたシリコン領
域を覆うエッチング・ストップ材２４の領域、例えば拡
散ゾーン１２のソース／ドレイン領域になる部分、及び
パッド２０のすでに指摘したようなゲートの延長部分に
なる部分が露出されて、図４の構造をもたらす。フォト
レジスト技法及びエッチング技法は、一般的なものであ
り、当技術分野で周知である。フォトレジストは、ポジ
ティブなものでもネガティブなものでもよく、イメージ
通りに露光され現像されるとパターンを下のポリシリコ
ンに転写する。このポリシリコンは、乾式または湿式の
化学環境でエッチングできる。シリコン／酸化物に対す
る十分な選択性をもつ通常のドライ・エッチング・ガス
はＮＦ３である。この時点で、本発明の重要な特徴の１
つはエッチング・ストップ層２４を形成することであり
、その結果、ポリシリコン層２６のパターン付け及びエ
ッチングの際に、基板１０の下側ドープ領域１２は保護
され、ポリシリコン２６のパターン付けに使用されるエ
ッチング処理によって影響を受けないことに留意された
い。ポリシリコン２６のエッチング後、図５に示すよう
にエッチング・ストップ層２４の露出した部分を除去し
、ドープされたシリコン領域１２の一部分への開口部３
０、及び下側のドープされたポリシリコン・パッド２０
の一部分への開口部３２を設ける。酸化物エッチング・
ストップ層を等方的に除去するために、緩衝フッ化水素
酸（ＢＨＦ）を使用する。すでに指摘したように、図５
の構造に至る諸段階、及び図５の構造は、ゲート電極を
ソース／ドレイン領域に接続するための本発明のすべて
の実施例に共通である。様々な実施例は、異なる最終構
造を提供するそれぞれの実施例の以後の段階の基礎とし
て図５に示された構造を利用する。
【００１２】図６を参照すると、ドープされたシリコン
のソース／ドレイン領域１２とポリシリコン領域２０の
間の相互接続を形成する１つの実施例が示されている。 この実施例では、図５の構造を出発構造として使用して
、露出したシリコン表面全体上にタングステンの層を選
択的に成長させる。すなわち、シリコン層２６、露出し
たパッド２０の表面、及び露出したパッド１６の表面全
体上にタングステンの層を成長させる。この層は参照番
号３４によって示されている。タングステンの選択的成
長という用語は、タングステンがポリシリコンまたはド
ープされたシリコン基板上だけで成長し、酸化物上では
成長しないことを意味することに留意されたい。したが
って、パッド１６の周りの酸化物側壁バリヤ１８は、タ
ングステンがパッド１６上で成長する場合でも、絶縁機
能を提供することによって、パッド１６からソース／ド
レイン領域１２またはパッド２０への相互接続を防止し
、同時にパッド２０からソース／ドレイン領域１２への
接続を可能にする。タングステンは、ＬＰＣＶＤ反応器
内で２５０〜５００℃の範囲の温度で六フッ化タングス
テン（ＷＦ６）の水素（Ｈ２）またはシラン（ＳｉＨ４
）還元によってシリコン基板上に選択的に成長させるこ
とができる。この選択性の故に、パッド１６上のタング
ステン３４は、ドープされたシリコンのソース／ドレイ
ン領域１２を覆うタングステン３４と接続またはブリッ
ジを形成しない。タングステンは、そのいくつかの性質
の故に、この相互接続用として好ましい材料である。こ
のような性質の１つとして、高い導電率、すなわち低い
抵抗率があり、そのためにＶＬＳＩ半導体技術で必要と
される極めて小さい線幅を使用して良好な電気的相互接
続を実現することができる。また、タングステンは、シ
リコン上に選択的に成長または付着し、二酸化シリコン
上には成長または付着しないという特性を有するので、
接続する必要のない露出したシリコン領域の分離を実現
することができる。
のソース／ドレイン領域１２とポリシリコン領域２０の
間の相互接続を形成する１つの実施例が示されている。 この実施例では、図５の構造を出発構造として使用して
、露出したシリコン表面全体上にタングステンの層を選
択的に成長させる。すなわち、シリコン層２６、露出し
たパッド２０の表面、及び露出したパッド１６の表面全
体上にタングステンの層を成長させる。この層は参照番
号３４によって示されている。タングステンの選択的成
長という用語は、タングステンがポリシリコンまたはド
ープされたシリコン基板上だけで成長し、酸化物上では
成長しないことを意味することに留意されたい。したが
って、パッド１６の周りの酸化物側壁バリヤ１８は、タ
ングステンがパッド１６上で成長する場合でも、絶縁機
能を提供することによって、パッド１６からソース／ド
レイン領域１２またはパッド２０への相互接続を防止し
、同時にパッド２０からソース／ドレイン領域１２への
接続を可能にする。タングステンは、ＬＰＣＶＤ反応器
内で２５０〜５００℃の範囲の温度で六フッ化タングス
テン（ＷＦ６）の水素（Ｈ２）またはシラン（ＳｉＨ４
）還元によってシリコン基板上に選択的に成長させるこ
とができる。この選択性の故に、パッド１６上のタング
ステン３４は、ドープされたシリコンのソース／ドレイ
ン領域１２を覆うタングステン３４と接続またはブリッ
ジを形成しない。タングステンは、そのいくつかの性質
の故に、この相互接続用として好ましい材料である。こ
のような性質の１つとして、高い導電率、すなわち低い
抵抗率があり、そのためにＶＬＳＩ半導体技術で必要と
される極めて小さい線幅を使用して良好な電気的相互接
続を実現することができる。また、タングステンは、シ
リコン上に選択的に成長または付着し、二酸化シリコン
上には成長または付着しないという特性を有するので、
接続する必要のない露出したシリコン領域の分離を実現
することができる。
【００１３】図７は、本発明のこの実施例で得られる構
造を示す図６と類似の図である。この場合は、図６に示
したようにゲート電極１６をソース／ドレイン領域１２
に接続するのではなく、ＲＯＸ１４の両側にある２つの
ドープされたシリコン・ソース／ドレイン領域１２を接
続する。また、２つのゲート領域同士、または他の任意
の２つのポリシリコン領域同士を接続するのにも類似の
処理段階が使用できることを理解されたい。
造を示す図６と類似の図である。この場合は、図６に示
したようにゲート電極１６をソース／ドレイン領域１２
に接続するのではなく、ＲＯＸ１４の両側にある２つの
ドープされたシリコン・ソース／ドレイン領域１２を接
続する。また、２つのゲート領域同士、または他の任意
の２つのポリシリコン領域同士を接続するのにも類似の
処理段階が使用できることを理解されたい。
【００１４】図８ないし図１０を参照すると、本発明の
別の実施例によるパッド２０と領域１２の一部分との相
互接続が示されている。この実施例は、接続のためにケ
イ化物を用いた技術を使用する。図８に示すように、チ
タンの層３６を、基板全体上にスパッタ（またはその他
の手段によって付着）する。したがって、ポリシリコン
層２６、及びパッド１６及び２０の露出部分上にも付着
が行われる。チタンの付着は従来通りであり、以下の過
程に従って達成できる。すなわち、チタンは、チタン・
ターゲット及びアルゴン・イオン・ビームを使用して２
−１２ミリトルの圧力でスパッタ付着する。つぎに、図
８に示したチタンを付着させた構造を加熱して、ケイ化
チタン３８を形成する。このケイ化物形成のための加熱
は、窒素雰囲気中で約６５０〜７００℃の温度でのアニ
ーリングによって行う。ケイ化チタン３８の形成後、ケ
イ化物にならなかったチタンを除去する。これは、シリ
コンと接触していなかったチタン、たとえば側壁スペー
サ１８上のチタン、リセス酸化物層１４上のチタン、ケ
イ化物形成中にチタン金属として残ったまたは窒化チタ
ンに変換されたチタンである。このチタンまたは窒化チ
タン３６は、約６５℃で約５〜１０分、Ｈｕａｎｇ
Ａ試薬（Ｈ２Ｏ２：ＮＨ４ＯＨ：Ｈ２Ｏ）中で湿式エッ
チングなどの通常の方法で除去できる。得られた構造を
、図１０に示す。
別の実施例によるパッド２０と領域１２の一部分との相
互接続が示されている。この実施例は、接続のためにケ
イ化物を用いた技術を使用する。図８に示すように、チ
タンの層３６を、基板全体上にスパッタ（またはその他
の手段によって付着）する。したがって、ポリシリコン
層２６、及びパッド１６及び２０の露出部分上にも付着
が行われる。チタンの付着は従来通りであり、以下の過
程に従って達成できる。すなわち、チタンは、チタン・
ターゲット及びアルゴン・イオン・ビームを使用して２
−１２ミリトルの圧力でスパッタ付着する。つぎに、図
８に示したチタンを付着させた構造を加熱して、ケイ化
チタン３８を形成する。このケイ化物形成のための加熱
は、窒素雰囲気中で約６５０〜７００℃の温度でのアニ
ーリングによって行う。ケイ化チタン３８の形成後、ケ
イ化物にならなかったチタンを除去する。これは、シリ
コンと接触していなかったチタン、たとえば側壁スペー
サ１８上のチタン、リセス酸化物層１４上のチタン、ケ
イ化物形成中にチタン金属として残ったまたは窒化チタ
ンに変換されたチタンである。このチタンまたは窒化チ
タン３６は、約６５℃で約５〜１０分、Ｈｕａｎｇ
Ａ試薬（Ｈ２Ｏ２：ＮＨ４ＯＨ：Ｈ２Ｏ）中で湿式エッ
チングなどの通常の方法で除去できる。得られた構造を
、図１０に示す。
【００１５】図１１は、本発明の別の実施例で得られる
構造を示している。この場合は、リセス酸化物によって
分離された２つのドープされたシリコン領域を接続する
。各段階は、得られる構造が図１１に示した構造である
場合と同じである。
構造を示している。この場合は、リセス酸化物によって
分離された２つのドープされたシリコン領域を接続する
。各段階は、得られる構造が図１１に示した構造である
場合と同じである。
【００１６】この工程で形成されたケイ化チタンは、き
わめて高い導電率（すなわち低い抵抗率）を有し、図１
０に示すようにソース／ドレイン層１２とパッド２０の
間で良好な相互接続を実現する。しかしながら、この方
法にはいくつかの特徴があり、そのため場合によっては
前述の方法または以下に説明する方法より好ましくない
。たとえば、シリコン２６上、特にドープされたシリコ
ン層１２上のチタン３６はケイ化物を形成する。このケ
イ化物は、形成されたとき、シリコン中に沈下する傾向
があり、したがってエッチング・ストップ層２４と基板
１０の表面及びパッド２０の表面との間にかなり急な段
を生ずる。したがって、この段階では、良好な電気的接
触を確実に行うためにケイ化物によって良好な架橋が行
われるように注意する必要がある。
わめて高い導電率（すなわち低い抵抗率）を有し、図１
０に示すようにソース／ドレイン層１２とパッド２０の
間で良好な相互接続を実現する。しかしながら、この方
法にはいくつかの特徴があり、そのため場合によっては
前述の方法または以下に説明する方法より好ましくない
。たとえば、シリコン２６上、特にドープされたシリコ
ン層１２上のチタン３６はケイ化物を形成する。このケ
イ化物は、形成されたとき、シリコン中に沈下する傾向
があり、したがってエッチング・ストップ層２４と基板
１０の表面及びパッド２０の表面との間にかなり急な段
を生ずる。したがって、この段階では、良好な電気的接
触を確実に行うためにケイ化物によって良好な架橋が行
われるように注意する必要がある。
【００１７】本発明のもう１つの実施例が、図１２ない
し図１５に示されている。この実施例でも、出発構造は
、図５に示した構造である。この構造の上面に、真性シ
リコンの層４０を選択的に付着させる。この真性シリコ
ンの層４０は、図１２のように、露出したすべてのシリ
コン表面上、すなわちシリコン２６の表面上、露出した
ドープされたソース／ドレイン領域１２の表面上、ゲー
ト電極１６の表面上、及び露出したパッド２０の表面上
に付着または成長する。これは、予め洗浄したシリコン
表面上にシリコンの選択的エピタキシャル成長（ＳＥＧ
）を行うことによって達成される。ＳＥＧは、ＬＰＣＶ
Ｄ反応器内でジクロロシラン（ＳｉＣｌ２Ｈ２）または
その他のクロロシラン・ガス及びＨＣｌガスを使用して
約８００〜９５０℃の温度で行う。この後、チタンの層
４２を、図８ないし図１０に示した実施例に関して説明
したのと類似の方法で付着させる。次に、基板全体を加
熱してチタン４２を下にあるシリコン４０と反応させ、
図１４に示すようなケイ化チタン４４を形成させる。
し図１５に示されている。この実施例でも、出発構造は
、図５に示した構造である。この構造の上面に、真性シ
リコンの層４０を選択的に付着させる。この真性シリコ
ンの層４０は、図１２のように、露出したすべてのシリ
コン表面上、すなわちシリコン２６の表面上、露出した
ドープされたソース／ドレイン領域１２の表面上、ゲー
ト電極１６の表面上、及び露出したパッド２０の表面上
に付着または成長する。これは、予め洗浄したシリコン
表面上にシリコンの選択的エピタキシャル成長（ＳＥＧ
）を行うことによって達成される。ＳＥＧは、ＬＰＣＶ
Ｄ反応器内でジクロロシラン（ＳｉＣｌ２Ｈ２）または
その他のクロロシラン・ガス及びＨＣｌガスを使用して
約８００〜９５０℃の温度で行う。この後、チタンの層
４２を、図８ないし図１０に示した実施例に関して説明
したのと類似の方法で付着させる。次に、基板全体を加
熱してチタン４２を下にあるシリコン４０と反応させ、
図１４に示すようなケイ化チタン４４を形成させる。
【００１８】図８ないし図１０に示した方法に勝るこの
方法の利点は、エッチング・ストップ材２４を「ステッ
プ」架橋するための反応性材料を提供できるシリコンの
追加層があり、したがってこのステップを介して良好な
接続が保証されることである。この場合も、図１０に関
して説明したように、図１４に示す残りの未反応チタン
４２は前述のように除去され、図１５に示した構造が得
られる。
方法の利点は、エッチング・ストップ材２４を「ステッ
プ」架橋するための反応性材料を提供できるシリコンの
追加層があり、したがってこのステップを介して良好な
接続が保証されることである。この場合も、図１０に関
して説明したように、図１４に示す残りの未反応チタン
４２は前述のように除去され、図１５に示した構造が得
られる。
【００１９】図１６は、リセス酸化物１４によって分離
されたソース／ドレイン領域１２を接続するために、図
１２ないし図１５に示した技法を使用して得られる構造
を示す。
されたソース／ドレイン領域１２を接続するために、図
１２ないし図１５に示した技法を使用して得られる構造
を示す。
【００２０】
【発明の効果】本発明は、集積回路内の隔置された領域
相互間に相互接続を形成する方法、及びその結果得られ
る相互接続構造を提供することができる。
相互間に相互接続を形成する方法、及びその結果得られ
る相互接続構造を提供することができる。
【図１】本発明のすべての実施例に共通な各種の段階を
示す概略図である。
示す概略図である。
【図２】本発明のすべての実施例に共通な各種の段階を
示す概略図である。
示す概略図である。
【図３】本発明のすべての実施例に共通な各種の段階を
示す概略図である。
示す概略図である。
【図４】本発明のすべての実施例に共通な各種の段階を
示す概略図である。
示す概略図である。
【図５】本発明のすべての実施例に共通な各種の段階を
示す概略図である。
示す概略図である。
【図６】本発明の１実施例に従って相互接続を形成する
ための、図５に示した段階の次の段階を示す図である。
ための、図５に示した段階の次の段階を示す図である。
【図７】拡散領域とゲート領域の間ではなく、２つの拡
散領域の間に相互接続を形成するために図６の実施例を
利用して得られる構造を示す図である。
散領域の間に相互接続を形成するために図６の実施例を
利用して得られる構造を示す図である。
【図８】本発明の別の実施例であり、図５の構造を得る
ために使用した段階に続く一連の段階のうちの１段階を
示す図である。
ために使用した段階に続く一連の段階のうちの１段階を
示す図である。
【図９】本発明の別の実施例であり、図５の構造を得る
ために使用した段階に続く一連の段階のうちの１段階を
示す図である。
ために使用した段階に続く一連の段階のうちの１段階を
示す図である。
【図１０】本発明の別の実施例であり、図５の構造を得
るために使用した段階に続く一連の段階のうちの１段階
を示す図である。
るために使用した段階に続く一連の段階のうちの１段階
を示す図である。
【図１１】拡散領域とゲート領域ではなく、２つの拡散
領域を接続するために図８ないし図１０の実施例を利用
して得られる構造を示す図である。
領域を接続するために図８ないし図１０の実施例を利用
して得られる構造を示す図である。
【図１２】図５の構造を形成するために使用した段階の
後で本発明の別の実施例を実施するための一連の段階の
うちの１段階を示す図である。
後で本発明の別の実施例を実施するための一連の段階の
うちの１段階を示す図である。
【図１３】図５の構造を形成するために使用した段階の
後で本発明の別の実施例を実施するための一連の段階の
うちの１段階を示す図である。
後で本発明の別の実施例を実施するための一連の段階の
うちの１段階を示す図である。
【図１４】図５の構造を形成するために使用した段階の
後で本発明の別の実施例を実施するための一連の段階の
うちの１段階を示す図である。
後で本発明の別の実施例を実施するための一連の段階の
うちの１段階を示す図である。
【図１５】図５の構造を形成するために使用した段階の
後で本発明の別の実施例を実施するための一連の段階の
うちの１段階を示す図である。
後で本発明の別の実施例を実施するための一連の段階の
うちの１段階を示す図である。
【図１６】仕上がり構造がデバイスの拡散領域とゲート
領域ではなく、２つの拡散領域を接続する、図１２ない
し図１５に類似の実施例で得られる構造を示す図である
。
領域ではなく、２つの拡散領域を接続する、図１２ない
し図１５に類似の実施例で得られる構造を示す図である
。
１０ 単結晶シリコン基板
１２ ドープ・シリコン領域（ソース・ドレイン領域
）１４ リセス酸化物領域 １６ ゲート電極 １７ ポリシリコン・パッド １８ 絶縁側壁 ２０ ポリシリコン・パッド ２２ 絶縁側壁 ２４ エッチング・ストップ材層 ２６ ポリシリコン層 ３４ タングステン層 ３６ チタン層 ３８ ケイ化チタン層 ４０ 真性シリコン層 ４２ チタン層 ４４ ケイ化チタン層
）１４ リセス酸化物領域 １６ ゲート電極 １７ ポリシリコン・パッド １８ 絶縁側壁 ２０ ポリシリコン・パッド ２２ 絶縁側壁 ２４ エッチング・ストップ材層 ２６ ポリシリコン層 ３４ タングステン層 ３６ チタン層 ３８ ケイ化チタン層 ４０ 真性シリコン層 ４２ チタン層 ４４ ケイ化チタン層
Claims (23)
- 【請求項１】半導体基板上の隔置されたシリコン領域相
互間に相互接続を形成する方法において、接続すべき領
域を含む基板上にエッチング・ストップ材の層を形成す
る段階と、前記エッチング・ストップ材上にポリシリコ
ンの層を設ける段階と、前記ポリシリコンを選択的にエ
ッチングして接続すべきシリコン領域でエッチング・ス
トップ材を露出させる段階と、接続すべきシリコン領域
から露出したエッチング・ストップ材を除去する段階と
、前記の露出したシリコン領域と残りのポリシリコンを
相互接続する高導電性材料を形成する段階とを含む方法
。 - 【請求項２】前記露出したシリコン領域上及び前記ポリ
シリコン上に形成される前記高導電性材料がタングステ
ンである請求項１に記載の方法。 - 【請求項３】前記露出したシリコン領域上及び前記ポリ
シリコン上の材料が、まず真性シリコンを選択的に成長
または付着させ、該選択的に成長または付着された真性
シリコンを次に耐熱性金属ケイ化物に変換することによ
って形成される、請求項１に記載の方法。 - 【請求項４】さらに前記選択的に成長または付着された
真性シリコンをケイ化チタンに変換する段階を含む請求
項３に記載の方法。 - 【請求項５】前記露出したシリコン領域上及び前記ポリ
シリコン上に形成される材料が、前記シリコン領域上及
びポリシリコン上に耐熱性金属を付着させ、前記耐熱性
金属からケイ化物に変換することによって形成される、
請求項１に記載の方法。 - 【請求項６】前記耐熱性金属がチタンである、請求項５
に記載の方法。 - 【請求項７】エッチング・ストップ材が二酸化シリコン
である、請求項１に記載の方法。 - 【請求項８】前記相互接続された領域から絶縁された少
なくとも１つのドープされたシリコンまたはポリシリコ
ン領域が存在する請求項１に記載の方法。 - 【請求項９】前記絶縁された領域が側壁絶縁体を有する
ポリシリコン領域である請求項８に記載の方法。 - 【請求項１０】前記側壁絶縁体が二酸化シリコンである
、請求項９に記載の方法。 - 【請求項１１】半導体基板上の隔置された第１シリコン
領域と第２シリコン領域の間に相互接続を形成し、第３
シリコン領域を分離させる方法において、前記第３シリ
コン領域の周りに分離バリヤを形成する段階と、接続す
べき前記第１シリコン領域と前記第２シリコン領域、及
び前記第３シリコン領域を含む基板上にエッチング・ス
トップ材の層を形成する段階と、前記エッチング・スト
ップ材上にポリシリコンの層を設ける段階と、前記ポリ
シリコンを選択的にエッチングして前記第３シリコン領
域でエッチング・ストップ材を露出させる段階と、第３
シリコン領域から露出したエッチング・ストップ材を除
去する段階と、前記の露出した第１シリコン領域、第２
シリコン領域、及び残りのポリシリコンを相互接続する
高導電性材料を形成し、前記分離バリヤを維持して前記
の露出した孤立前記第３領域上の高導電性材料と前記第
１領域と第２領域を接続する高導電性材料との接続を防
止しながら、前記第３領域上にも高導電性材料を形成す
る段階とを含む方法。 - 【請求項１２】前記露出したシリコン領域上及び前記ポ
リシリコン上に形成される前記高導電性材料がタングス
テンである、請求項１１に記載の方法。 - 【請求項１３】前記露出したシリコン領域上及び前記ポ
リシリコン上の前記高導電性材料が、まず真性シリコン
を選択的に成長または付着させ、該選択的に成長または
付着された真性シリコンを次に耐熱性金属ケイ化物に変
換することによって形成される、請求項１１に記載の方
法。 - 【請求項１４】さらに前記真性の選択的に成長または付
着されたシリコンをケイ化チタンに変換する段階を含む
請求項１１に記載の方法。 - 【請求項１５】前記露出したシリコン領域及び前記ポリ
シリコン上に形成される材料が、前記シリコン領域及び
ポリシリコン上に耐熱性金属を付着させ、前記耐熱性金
属からケイ化物を形成することによって形成される、請
求項１１に記載の方法。 - 【請求項１６】前記耐熱性金属がチタンである、請求項
１５に記載の方法。 - 【請求項１７】前記エッチング・ストップ材が二酸化シ
リコンである、請求項１１に記載の方法。 - 【請求項１８】前記第３領域がポリシリコン領域であり
、前記分離バリヤが二酸化シリコンである請求項１７に
記載の方法。 - 【請求項１９】隔置されたシリコン領域同士を分離する
絶縁手段、及び前記隔置されたシリコン領域同士を相互
接続する接続手段を備えた、前記隔置されたシリコン領
域を有する集積回路において、前記接続手段が前記絶縁
手段上にあり、前記の隔置された各領域と接触し、前記
接続手段が ａ）耐熱性金属ケイ化物の層と、 ｂ）前記絶縁手段上のポリシリコン及び前記ポリシリコ
ン層上の耐熱性金属の層からなる二重層とからなる群か
ら選択された材料であり、前記接続手段が前記の隔置さ
れた各シリコン領域と接触する集積回路。 - 【請求項２０】さらに、その周りに分離バリヤ手段を有
し、前記接続手段と同じ材料が上に付着された第３シリ
コン領域を有することを特徴とする、請求項１９に記載
の集積回路。 - 【請求項２１】前記第３領域がポリシリコンであり、前
記分離バリヤが二酸化シリコンである、請求項２０に記
載の集積回路。 - 【請求項２２】前記接続手段が、前記耐熱性金属と前記
シリコン領域上に形成されたポリシリコンとの重なった
層から形成されたケイ化物である、請求項１９に記載の
集積回路。 - 【請求項２３】前記材料がタングステンである、請求項
１９に記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US54590990A | 1990-06-28 | 1990-06-28 | |
| US545909 | 1990-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04233230A true JPH04233230A (ja) | 1992-08-21 |
| JP2757927B2 JP2757927B2 (ja) | 1998-05-25 |
Family
ID=24178023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3094895A Expired - Fee Related JP2757927B2 (ja) | 1990-06-28 | 1991-04-02 | 半導体基板上の隔置されたシリコン領域の相互接続方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5453400A (ja) |
| EP (1) | EP0463458B1 (ja) |
| JP (1) | JP2757927B2 (ja) |
| CA (1) | CA2043172C (ja) |
| DE (1) | DE69123884T2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4339919C2 (de) * | 1993-11-23 | 1999-03-04 | Siemens Ag | Herstellverfahren für eine aus Silizid bestehende Anschlußfläche für ein Siliziumgebiet |
| CN1049070C (zh) * | 1994-06-08 | 2000-02-02 | 现代电子产业株式会社 | 半导体器件及其制造方法 |
| US5554549A (en) * | 1995-07-03 | 1996-09-10 | Taiwan Semiconductor Manufacturing Company Ltd. | Salicide process for FETs |
| US5629235A (en) * | 1995-07-05 | 1997-05-13 | Winbond Electronics Corporation | Method for forming damage-free buried contact |
| WO1997006560A1 (en) * | 1995-08-03 | 1997-02-20 | Micron Technology, Inc. | Low cost local interconnect process |
| US5869391A (en) | 1996-08-20 | 1999-02-09 | Micron Technology, Inc. | Semiconductor method of making electrical connection between an electrically conductive line and a node location, and integrated circuitry |
| US5956585A (en) * | 1997-02-19 | 1999-09-21 | Winbond Electronics Corporation | Method of forming a self-aligned damage-free buried contact |
| US6114235A (en) * | 1997-09-05 | 2000-09-05 | Advanced Micro Devices, Inc. | Multipurpose cap layer dielectric |
| US5920796A (en) * | 1997-09-05 | 1999-07-06 | Advanced Micro Devices, Inc. | In-situ etch of BARC layer during formation of local interconnects |
| US6060328A (en) | 1997-09-05 | 2000-05-09 | Advanced Micro Devices, Inc. | Methods and arrangements for determining an endpoint for an in-situ local interconnect etching process |
| US6153933A (en) * | 1997-09-05 | 2000-11-28 | Advanced Micro Devices, Inc. | Elimination of residual materials in a multiple-layer interconnect structure |
| US6060404A (en) * | 1997-09-05 | 2000-05-09 | Advanced Micro Devices, Inc. | In-situ deposition of stop layer and dielectric layer during formation of local interconnects |
| DE19822749A1 (de) | 1998-05-20 | 1999-12-02 | Siemens Ag | Verfahren zur Erzeugung metallhaltiger Schichten |
| US6335294B1 (en) | 1999-04-22 | 2002-01-01 | International Business Machines Corporation | Wet cleans for cobalt disilicide processing |
| US6372668B2 (en) | 2000-01-18 | 2002-04-16 | Advanced Micro Devices, Inc. | Method of forming silicon oxynitride films |
| US6468899B1 (en) * | 2001-06-27 | 2002-10-22 | Agere Systems Guardian Corp. | Contactless local interconnect process utilizing self-aligned silicide |
| FR2828766B1 (fr) * | 2001-08-16 | 2004-01-16 | St Microelectronics Sa | Circuit integre comprenant des elements actifs et au moins un element passif, notamment des cellules memoire dram et procede de fabrication |
| US6559043B1 (en) * | 2002-01-11 | 2003-05-06 | Taiwan Semiconductor Manufacturing Company | Method for electrical interconnection employing salicide bridge |
| EP2450945B1 (en) * | 2010-11-08 | 2013-05-29 | Imec | Method for producing a floating gate memory structure |
| CN103730468B (zh) * | 2012-10-16 | 2017-12-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法、sram存储单元、sram存储器 |
| US9634006B2 (en) | 2014-02-28 | 2017-04-25 | International Business Machines Corporation | Third type of metal gate stack for CMOS devices |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59965A (ja) * | 1982-06-25 | 1984-01-06 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS60134466A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH027531A (ja) * | 1988-06-27 | 1990-01-11 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4102733A (en) * | 1977-04-29 | 1978-07-25 | International Business Machines Corporation | Two and three mask process for IGFET fabrication |
| JPS5748246A (en) * | 1980-08-13 | 1982-03-19 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS57192079A (en) * | 1981-05-22 | 1982-11-26 | Hitachi Ltd | Semiconductor device |
| US4476482A (en) * | 1981-05-29 | 1984-10-09 | Texas Instruments Incorporated | Silicide contacts for CMOS devices |
| US4374700A (en) * | 1981-05-29 | 1983-02-22 | Texas Instruments Incorporated | Method of manufacturing silicide contacts for CMOS devices |
| JPS584924A (ja) * | 1981-07-01 | 1983-01-12 | Hitachi Ltd | 半導体装置の電極形成方法 |
| DE3132809A1 (de) * | 1981-08-19 | 1983-03-10 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von integrierten mos-feldeffekttransistoren, insbesondere von komplementaeren mos-feldeffekttransistorenschaltungen mit einer aus metallsiliziden bestehenden zusaetzlichen leiterbahnebene |
| JPS58100451A (ja) * | 1981-12-10 | 1983-06-15 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| EP0085777A3 (en) * | 1982-02-01 | 1985-01-23 | Texas Instruments Incorporated | Fabrication of devices including selective formation of titanium disilicide by direct reaction |
| JPS58175846A (ja) * | 1982-04-08 | 1983-10-15 | Toshiba Corp | 半導体装置の製造方法 |
| US4463491A (en) * | 1982-04-23 | 1984-08-07 | Gte Laboratories Incorporated | Method of fabricating a monolithic integrated circuit structure |
| JPS59100520A (ja) * | 1982-11-30 | 1984-06-09 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS59175726A (ja) * | 1983-03-25 | 1984-10-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0638496B2 (ja) * | 1983-06-27 | 1994-05-18 | 日本電気株式会社 | 半導体装置 |
| FR2555365B1 (fr) * | 1983-11-22 | 1986-08-29 | Efcis | Procede de fabrication de circuit integre avec connexions de siliciure de tantale et circuit integre realise selon ce procede |
| US4519126A (en) * | 1983-12-12 | 1985-05-28 | Rca Corporation | Method of fabricating high speed CMOS devices |
| JPS60130155A (ja) * | 1983-12-17 | 1985-07-11 | Toshiba Corp | 半導体装置 |
| US4873204A (en) * | 1984-06-15 | 1989-10-10 | Hewlett-Packard Company | Method for making silicide interconnection structures for integrated circuit devices |
| FR2578272B1 (fr) * | 1985-03-01 | 1987-05-22 | Centre Nat Rech Scient | Procede de formation sur un substrat d'une couche de siliciure de tungstene, utilisable notamment pour la realisation de couches d'interconnexion des circuits integres. |
| JPS6220374A (ja) * | 1985-07-19 | 1987-01-28 | Hitachi Ltd | 半導体集積回路装置 |
| US4745081A (en) * | 1985-10-31 | 1988-05-17 | International Business Machines Corporation | Method of trench filling |
| JPS63227045A (ja) * | 1987-03-17 | 1988-09-21 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型半導体装置およびその製造方法 |
| JPS63313855A (ja) * | 1987-06-17 | 1988-12-21 | Seiko Epson Corp | 半導体装置 |
| JPS6415753A (en) * | 1987-07-10 | 1989-01-19 | Mitsui Toatsu Chemicals | Electrophotographic dry toner |
| JPS6457523A (en) * | 1987-08-26 | 1989-03-03 | Mitsubishi Metal Corp | Manufacture of working member for superconducting ceramics |
| US4873205A (en) * | 1987-12-21 | 1989-10-10 | International Business Machines Corporation | Method for providing silicide bridge contact between silicon regions separated by a thin dielectric |
| JPH01281755A (ja) * | 1988-05-07 | 1989-11-13 | Seiko Epson Corp | 半導体装置 |
| WO1989011732A1 (en) * | 1988-05-24 | 1989-11-30 | Micron Technology, Inc. | Tisi2 local interconnects |
| US5418179A (en) * | 1988-05-31 | 1995-05-23 | Yamaha Corporation | Process of fabricating complementary inverter circuit having multi-level interconnection |
| JPH039524A (ja) * | 1989-06-07 | 1991-01-17 | Fujitsu Ltd | 半導体装置 |
| US5294822A (en) * | 1989-07-10 | 1994-03-15 | Texas Instruments Incorporated | Polycide local interconnect method and structure |
| US5223456A (en) * | 1990-05-02 | 1993-06-29 | Quality Semiconductor Inc. | High density local interconnect in an integrated circit using metal silicide |
| US5124280A (en) * | 1991-01-31 | 1992-06-23 | Sgs-Thomson Microelectronics, Inc. | Local interconnect for integrated circuits |
-
1991
- 1991-04-02 JP JP3094895A patent/JP2757927B2/ja not_active Expired - Fee Related
- 1991-05-24 CA CA002043172A patent/CA2043172C/en not_active Expired - Fee Related
- 1991-06-11 DE DE69123884T patent/DE69123884T2/de not_active Expired - Fee Related
- 1991-06-11 EP EP91109554A patent/EP0463458B1/en not_active Expired - Lifetime
-
1993
- 1993-01-19 US US08/006,662 patent/US5453400A/en not_active Expired - Fee Related
-
1996
- 1996-08-26 US US08/702,863 patent/US5672901A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59965A (ja) * | 1982-06-25 | 1984-01-06 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS60134466A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH027531A (ja) * | 1988-06-27 | 1990-01-11 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2043172A1 (en) | 1991-12-29 |
| JP2757927B2 (ja) | 1998-05-25 |
| DE69123884D1 (de) | 1997-02-13 |
| CA2043172C (en) | 1996-04-09 |
| EP0463458A1 (en) | 1992-01-02 |
| US5453400A (en) | 1995-09-26 |
| DE69123884T2 (de) | 1997-07-17 |
| EP0463458B1 (en) | 1997-01-02 |
| US5672901A (en) | 1997-09-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04233230A (ja) | 半導体基板上の隔置されたシリコン領域の相互接続方法 | |
| EP0264692B1 (en) | Method of forming a bridge contact | |
| US4276557A (en) | Integrated semiconductor circuit structure and method for making it | |
| US6020254A (en) | Method of fabricating semiconductor devices with contact holes | |
| US4332839A (en) | Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide | |
| US6372643B1 (en) | Method for forming a selective contact and local interconnect in situ and semiconductor devices carrying the same | |
| US6541859B1 (en) | Methods and structures for silver interconnections in integrated circuits | |
| KR900008387B1 (ko) | 반도체장치 제조방법 | |
| EP0077813B1 (en) | Low resistivity composite metallization for semiconductor devices and method therefor | |
| KR0164441B1 (ko) | 멀티 레벨 상호 접속 구조를 가진 반도체 장치 | |
| JPS5826184B2 (ja) | ゼツエンゲ−トデンカイコウカトランジスタノ セイゾウホウホウ | |
| US5366928A (en) | Method of manufacturing a semiconductor device, in which a metal conductor track is provided on a surface of a semiconductor body | |
| USRE32207E (en) | Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide | |
| JPH0831932A (ja) | 半導体集積回路装置の製造方法 | |
| JP3337825B2 (ja) | 内部配線を有する半導体装置およびその製造方法 | |
| US7858518B2 (en) | Method for forming a selective contact and local interconnect in situ | |
| US6127270A (en) | Methods of forming refractory metal silicide components and methods of restricting silicon surface migration of a silicon structure | |
| US6177345B1 (en) | Method of silicide film formation onto a semiconductor substrate | |
| JPH0756866B2 (ja) | 半導体集積回路装置の製造方法 | |
| KR100431309B1 (ko) | 반도체디바이스의금속배선형성방법 | |
| JP2543192B2 (ja) | 半導体装置およびその製造方法 | |
| US6953749B2 (en) | Methods of forming refractory metal silicide components and methods of restricting silicon surface migration of a silicon structure | |
| JP3082934B2 (ja) | 単結晶アルミニウムを用いた半導体装置及びその製造方法 | |
| KR100200307B1 (ko) | 반도체 소자의 콘택 형성방법 | |
| JPS6047445A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |