JP3082934B2 - 単結晶アルミニウムを用いた半導体装置及びその製造方法 - Google Patents
単結晶アルミニウムを用いた半導体装置及びその製造方法Info
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Description
【発明の詳細な説明】 〔従来分野〕 IC、LSI、VLSI等の半導体装置に関し、特に各半導体
素子間を電気的に接続する配線の改良された半導体装置
に関するものである。
素子間を電気的に接続する配線の改良された半導体装置
に関するものである。
従来半導体装置に用いられていた配線材料即ち、スパ
ツタリング法により形成したAl配線や、トリメチルアル
ミニウム（TMA）を用いたCVD法により形成したAl配線
は、多結晶材料であるので、グレインの粒界が生じてい
た。
ツタリング法により形成したAl配線や、トリメチルアル
ミニウム（TMA）を用いたCVD法により形成したAl配線
は、多結晶材料であるので、グレインの粒界が生じてい
た。
従ってエレクトロマイグレーシヨンに弱く電流を流す
と自由電子がAl原子に衝突、これを移動させボイド（欠
落）を生じさせていた。
と自由電子がAl原子に衝突、これを移動させボイド（欠
落）を生じさせていた。
このような従来例を第７図に示す。
900はＰ型単結Si基板、901はＮ型エピタキシヤル層、
902は熱酸化膜、903はスパツタリング法で形成されパタ
ーニングされたAl配線、904はボイドである。
902は熱酸化膜、903はスパツタリング法で形成されパタ
ーニングされたAl配線、904はボイドである。
本発明は上述した技術課題に鑑みなされたものであ
り、信頼性に優れた低抵抗の半導体装置を提供すること
を目的とする。
り、信頼性に優れた低抵抗の半導体装置を提供すること
を目的とする。
本発明の別の目的は制御性、再現性に優れた半導体装
置の製造方法を提供することにある。
置の製造方法を提供することにある。
本発明の他の目的は微細ながらに信号遅延やクロスト
ークのない半導体装置及びその製造方法を提供すること
にある。
ークのない半導体装置及びその製造方法を提供すること
にある。
本発明の目的は、第１導電型の第１半導体領域と該第
１半導体領域の主面側の少なくとも一部に設けられた該
第１導電型とは異なる第２導電型の第２半導体領域と該
第２半導体領域の少なくとも一部の上に設けられ素子間
を接続する為の配線と該配線の設けられた部分以外を覆
うように設けられた絶縁膜とを有し、該配線がAlを主成
分とする単結晶材料で形成されていることを特徴とする
半導体装置により達成される。
１半導体領域の主面側の少なくとも一部に設けられた該
第１導電型とは異なる第２導電型の第２半導体領域と該
第２半導体領域の少なくとも一部の上に設けられ素子間
を接続する為の配線と該配線の設けられた部分以外を覆
うように設けられた絶縁膜とを有し、該配線がAlを主成
分とする単結晶材料で形成されていることを特徴とする
半導体装置により達成される。
又、本発明の目的は、第１導電型の半導体基体の主面
側に該第１導電型とは異なる第２導電型の半導体領域を
設け、該主面上に絶縁膜を形成し、該絶縁膜に素子間を
接続する為の配線パターンの一部を構成する該半導体領
域が露出する露出部分を形成し、該露出部分に化学気相
堆積法によりAlを主成分とする金属膜を形成する半導体
装置の製造方法において、前記化学気相堆積法はアルキ
ルアルミニウムハイドライドと水素とを利用し、該露出
部分に選択的に該金属膜を形成することを特徴とする半
導体装置の製造方法により達成される。
側に該第１導電型とは異なる第２導電型の半導体領域を
設け、該主面上に絶縁膜を形成し、該絶縁膜に素子間を
接続する為の配線パターンの一部を構成する該半導体領
域が露出する露出部分を形成し、該露出部分に化学気相
堆積法によりAlを主成分とする金属膜を形成する半導体
装置の製造方法において、前記化学気相堆積法はアルキ
ルアルミニウムハイドライドと水素とを利用し、該露出
部分に選択的に該金属膜を形成することを特徴とする半
導体装置の製造方法により達成される。
本発明によれば単結晶Alを配線の主要部として用いる
ことにより平坦性、導電率、マイグレーシヨン耐性等に
優れた配線となる。
ことにより平坦性、導電率、マイグレーシヨン耐性等に
優れた配線となる。
又、本発明によれば、優れた選択性をもち且つ単結晶
成長可能な堆積法となるので大がかりな装置を必要とし
ないで微細加工が容易になる。
成長可能な堆積法となるので大がかりな装置を必要とし
ないで微細加工が容易になる。
〔実施例１〕 第１図は本発明による半導体装置の配線部を示す模式
的断面図である。300はＰ型Si基板、301は第１導電型の
第１半導体領域としてのＮ型のエピタキシヤル層、302
はイオン注入、拡散により形成した第２導電型の第２半
導体領域としてのＰ型半導体層、303はアルキルアルミ
ニウムハイドライドのガスと反応ガスとしての水素ガス
とを用いて形成した単結晶Al膜をフオトリソグラフイー
によりパターニングして形成した単結晶Al配線である。
この単結晶Al配線はトランジスタ、ダイオード、抵抗
器、容易素子等を互いに接線するものである。
的断面図である。300はＰ型Si基板、301は第１導電型の
第１半導体領域としてのＮ型のエピタキシヤル層、302
はイオン注入、拡散により形成した第２導電型の第２半
導体領域としてのＰ型半導体層、303はアルキルアルミ
ニウムハイドライドのガスと反応ガスとしての水素ガス
とを用いて形成した単結晶Al膜をフオトリソグラフイー
によりパターニングして形成した単結晶Al配線である。
この単結晶Al配線はトランジスタ、ダイオード、抵抗
器、容易素子等を互いに接線するものである。
第２図は上記構成を半導体素子間或は半導体素子と外
部端子との間の配線等比較的長い部分の配線に適用した
場合の配線の長手方向の断面図である。
部端子との間の配線等比較的長い部分の配線に適用した
場合の配線の長手方向の断面図である。
ここで305は酸化シリコン膜、304は第２のAl配線であ
る。303が単結晶Al配線である。303としては電圧3.5V〜
5.0V程度の印加がある電源ラインやクロツクパルス信号
を伝達するクロツクラインとして用いて好適である。不
図示の半導体素子を互いに接続するAl配線303は単結晶
であるので低抵抗であり、マイグレーシヨン耐性に優
れ、ヒロツクの発生もほとんどない。
る。303が単結晶Al配線である。303としては電圧3.5V〜
5.0V程度の印加がある電源ラインやクロツクパルス信号
を伝達するクロツクラインとして用いて好適である。不
図示の半導体素子を互いに接続するAl配線303は単結晶
であるので低抵抗であり、マイグレーシヨン耐性に優
れ、ヒロツクの発生もほとんどない。
又、1.0μｍ巾以下特に0.5mμ以下であっても配線に
必要な特性を保ったまま形成できる。
必要な特性を保ったまま形成できる。
具体的には、300mA程度の電流が流れる場合には50〜1
00μｍ巾の配線で十分であり、従来は1mAあたり１μｍ
といわれていた配線巾の1/3以下に設計可能となる。
又、この時の配線の層厚は6000〜8000Åが好ましい。
尚、第１図では絶縁層およびその上を覆う保護層を省略
してある。
00μｍ巾の配線で十分であり、従来は1mAあたり１μｍ
といわれていた配線巾の1/3以下に設計可能となる。
又、この時の配線の層厚は6000〜8000Åが好ましい。
尚、第１図では絶縁層およびその上を覆う保護層を省略
してある。
〈成膜方法〉 次に、本発明に好適なAl又はAlを主成分とする金属の
成膜方法（Al−CVD法）について以下に説明する。
成膜方法（Al−CVD法）について以下に説明する。
この方法は、例えばアスペクト比が１以上の微細且つ
深い開孔（コンタクトホール、スルーホール）内への金
属材料を埋め込みに適した方法であり、また選択性に優
れた方法である。
深い開孔（コンタクトホール、スルーホール）内への金
属材料を埋め込みに適した方法であり、また選択性に優
れた方法である。
そしてこの方法により形成された金属膜は単結晶Alが
形成される様に極めて結晶性に優れ、炭素等の含有もほ
とんどない。
形成される様に極めて結晶性に優れ、炭素等の含有もほ
とんどない。
同様に、この金属は、2.7乃至3.4μΩcmの低い抵抗率
をもち、85乃至95％の高い反射率を有し、１μｍ以上の
ヒロツク密度が１乃至100cm-2程の表面性に優れたもの
となる。
をもち、85乃至95％の高い反射率を有し、１μｍ以上の
ヒロツク密度が１乃至100cm-2程の表面性に優れたもの
となる。
また、シリコンと界面におけるアロイスパイクの発生
確率についても、0.15μｍの半導体接合の破壊確率をと
ってみればほぼ０に等しくなる。
確率についても、0.15μｍの半導体接合の破壊確率をと
ってみればほぼ０に等しくなる。
その方法とは、アルキルアルミニウムハイドライドの
ガスと水素ガスとを用いて、電子供与性の基体上に表面
反応により堆積膜を形成するものである。特に、原料ガ
スとしてモノメチルアルミニウムハイドライド（MMAH）
またはジメチルアルミニウムハイドライド（DMAH）を用
い、反応ガスとしてH2ガスを用い、これらの混合ガスの
下で基体表面を加熱すれば良質のAl膜を堆積することが
出来る。
ガスと水素ガスとを用いて、電子供与性の基体上に表面
反応により堆積膜を形成するものである。特に、原料ガ
スとしてモノメチルアルミニウムハイドライド（MMAH）
またはジメチルアルミニウムハイドライド（DMAH）を用
い、反応ガスとしてH2ガスを用い、これらの混合ガスの
下で基体表面を加熱すれば良質のAl膜を堆積することが
出来る。
ここで、Al選択堆積の際には直接加熱または間接加熱
により基体の表面温度をアルキルアルミニウムハイドラ
イドの分解温度以上450℃未満に保持することが好まし
く、より好ましくは260℃以上440℃以下がよい。
により基体の表面温度をアルキルアルミニウムハイドラ
イドの分解温度以上450℃未満に保持することが好まし
く、より好ましくは260℃以上440℃以下がよい。
基体を上記温度範囲になるべく加熱する方法としては
直接加熱と間接加熱とがあるが、特に直接加熱により基
体を上記温度に保持すれば高堆積速度で良質のAl膜を形
成することができる。例えば、Al膜形成時の基体表面温
度をより好ましい温度範囲である260℃〜440℃とした
時、3000Å〜5000Å／分という抵抗加熱の場合よりも高
い堆積速度で良質な膜が得られるのである。このような
直接加熱（加熱手段からのエネルギーが直接基体に伝達
されて基体自体を加熱する）の方法としては、例えば、
ハロゲンランプ、キセノンランプ等によるランプ加熱が
あげられる。また、間接加熱の方法としては抵抗加熱が
あり、堆積膜を形成すべき基体を支持するための堆積膜
形成用の空間に配設された基体支持部材に設けられた発
熱体等を用いて行うことが出来る。
直接加熱と間接加熱とがあるが、特に直接加熱により基
体を上記温度に保持すれば高堆積速度で良質のAl膜を形
成することができる。例えば、Al膜形成時の基体表面温
度をより好ましい温度範囲である260℃〜440℃とした
時、3000Å〜5000Å／分という抵抗加熱の場合よりも高
い堆積速度で良質な膜が得られるのである。このような
直接加熱（加熱手段からのエネルギーが直接基体に伝達
されて基体自体を加熱する）の方法としては、例えば、
ハロゲンランプ、キセノンランプ等によるランプ加熱が
あげられる。また、間接加熱の方法としては抵抗加熱が
あり、堆積膜を形成すべき基体を支持するための堆積膜
形成用の空間に配設された基体支持部材に設けられた発
熱体等を用いて行うことが出来る。
この方法により電子供与性の表面部分と非電子供与性
の表面部分とが共存する基体にCVD法を適用すれば電子
供与性の基体表面部分にのみ良好な選択性のもとにAlの
単結晶が形成される。
の表面部分とが共存する基体にCVD法を適用すれば電子
供与性の基体表面部分にのみ良好な選択性のもとにAlの
単結晶が形成される。
電子供与性の材料とは、基体中に自由電子が存在して
いるか、もしくは自由電子を意図的に生成せしめたかし
たもので、基体表面上に付着した原料ガス分子との電子
授受により化学反応が促進される表面を有する材料をい
う。例えば一般に金属や半導体がこれに相当する。ま
た、金属もしくは半導体表面に薄い酸化膜が存在してい
るものも基体と付着原料分子間で電子授受により化学反
応が生じ得るため、本発明の電子供与性材料に含まれ
る。
いるか、もしくは自由電子を意図的に生成せしめたかし
たもので、基体表面上に付着した原料ガス分子との電子
授受により化学反応が促進される表面を有する材料をい
う。例えば一般に金属や半導体がこれに相当する。ま
た、金属もしくは半導体表面に薄い酸化膜が存在してい
るものも基体と付着原料分子間で電子授受により化学反
応が生じ得るため、本発明の電子供与性材料に含まれ
る。
電子供与性材料の具体例としては、例えば、III族元
素としてのGa、In、Al等とＶ族元素としてのＰ、As、Ｎ
等とを組み合わせて成る二元系もしくは三元系もしくは
それ以上の多元系のIII−Ｖ族化合物半導体、または、
単結晶シリコン非晶質シリコンなどの半導体材料。ある
いは以下に示す金属、合金、シリサイド等であり、例え
ば、タングステン、モリブデン、タンタル、銅、チタ
ン、アルミニウム、チタンアルミニウム、チタンナイト
ライド、アルミニウムシリコン銅、アルミニウムパラジ
ウム、タングステンシリサイド、チタンシリサイド、ア
ルミニウムシリサイド、モリブデンシリサイドタンタル
シリサイド等が挙げられる。
素としてのGa、In、Al等とＶ族元素としてのＰ、As、Ｎ
等とを組み合わせて成る二元系もしくは三元系もしくは
それ以上の多元系のIII−Ｖ族化合物半導体、または、
単結晶シリコン非晶質シリコンなどの半導体材料。ある
いは以下に示す金属、合金、シリサイド等であり、例え
ば、タングステン、モリブデン、タンタル、銅、チタ
ン、アルミニウム、チタンアルミニウム、チタンナイト
ライド、アルミニウムシリコン銅、アルミニウムパラジ
ウム、タングステンシリサイド、チタンシリサイド、ア
ルミニウムシリサイド、モリブデンシリサイドタンタル
シリサイド等が挙げられる。
これに対して、Alあるいは、Al−Siが選択的に堆積し
ない表面を形成する材料、即ち非電子供与性材料として
は、熱酸化、CVD等により形成された酸化シリコン、BS
G、PSG、PBSG等のガラスまたは酸化膜、熱窒化膜や、プ
ラズマCVD法、減圧CVD法、ECR−CVD法などにより形成さ
れたシリコン窒化膜等が挙げられる。
ない表面を形成する材料、即ち非電子供与性材料として
は、熱酸化、CVD等により形成された酸化シリコン、BS
G、PSG、PBSG等のガラスまたは酸化膜、熱窒化膜や、プ
ラズマCVD法、減圧CVD法、ECR−CVD法などにより形成さ
れたシリコン窒化膜等が挙げられる。
このAl−CVD法によれば以下のようなAlを主成分とす
る金属膜をも選択的に堆積でき、その膜質も優れた特性
を示すのである。
る金属膜をも選択的に堆積でき、その膜質も優れた特性
を示すのである。
たとえば、アルキルアルミニウムハイドライドのガス
と水素とに加えて、 SiH4、Si2H6、Si3H8、Si（CH3）４、SiCl4、SiH2C
l2、SiHCl3等のSi原子を含むガスや、 TiCl4、TiBr4、Ti（CH3）４等のTi原子を含むガス
や、 ビスアセチルアセトナト銅Cu（C5H7O2）２、ビスジピ
バロイルメタナイト銅Cu（C11H19O2）２、ビスヘキサフ
ルオロアセチルアセトナト銅Cu（C5HF6O2）２等のCu原
子を含むガスを 適宜組み合わせて導入して混合ガスと雰囲気として、
例えばAl−Si、Al−Ti、Al−Cu、Al−Si−Ti、Al−Si−
Cu等の導電材料を選択的に堆積させて電極を性してもよ
い。
と水素とに加えて、 SiH4、Si2H6、Si3H8、Si（CH3）４、SiCl4、SiH2C
l2、SiHCl3等のSi原子を含むガスや、 TiCl4、TiBr4、Ti（CH3）４等のTi原子を含むガス
や、 ビスアセチルアセトナト銅Cu（C5H7O2）２、ビスジピ
バロイルメタナイト銅Cu（C11H19O2）２、ビスヘキサフ
ルオロアセチルアセトナト銅Cu（C5HF6O2）２等のCu原
子を含むガスを 適宜組み合わせて導入して混合ガスと雰囲気として、
例えばAl−Si、Al−Ti、Al−Cu、Al−Si−Ti、Al−Si−
Cu等の導電材料を選択的に堆積させて電極を性してもよ
い。
又、CVD法やスパツタリング法により導電性の膜を形
成しパターニングして所望の配線形状を有する下引層を
形成した後、Al−CVD法を用いて選択的にAlやAlを主成
分とする金属膜を該下引層上に堆積させて配線を形成し
ても良い。
成しパターニングして所望の配線形状を有する下引層を
形成した後、Al−CVD法を用いて選択的にAlやAlを主成
分とする金属膜を該下引層上に堆積させて配線を形成し
ても良い。
さらには、Al−CVD法を利用して絶縁膜上に形成する
ことも出来る。そのためには、絶縁膜に表面改質工程を
施し実質的に電子供与性の表面部分を形成することであ
る。このような表面改質工程としては、プラズマによる
ダメージを絶縁膜に付与することや、電子、イオン等の
エネルギービームを照射することである。この時に所望
の配線形状にビームによる描画を行えば、選択堆積によ
りその描画された配線形状の電子供与性部分にのみ堆積
するので、パターニングなしで自己整合的に配線を形成
することが可能となる。
ことも出来る。そのためには、絶縁膜に表面改質工程を
施し実質的に電子供与性の表面部分を形成することであ
る。このような表面改質工程としては、プラズマによる
ダメージを絶縁膜に付与することや、電子、イオン等の
エネルギービームを照射することである。この時に所望
の配線形状にビームによる描画を行えば、選択堆積によ
りその描画された配線形状の電子供与性部分にのみ堆積
するので、パターニングなしで自己整合的に配線を形成
することが可能となる。
〔実施例２〕 第３図は本発明による配線部の上面図である。
413、433、453は半導体素子の電極に接続される例え
ば電源5Vの印加されるフイールド配線でありAl単結晶よ
り形成される。423、443はフイールド配線間に設けられ
たシールド配線であり例えばブランド電位等の一定電位
に保持されるよう構成されている。415は酸化シリコン
からなる絶縁膜、414、434、454は半導体素子とフイー
ルド配線とのコンタクト用の第２のAl配線であり絶縁膜
415の上を介して接続される。同様に424、444はシール
ド配線用の第２のAl配線である。
ば電源5Vの印加されるフイールド配線でありAl単結晶よ
り形成される。423、443はフイールド配線間に設けられ
たシールド配線であり例えばブランド電位等の一定電位
に保持されるよう構成されている。415は酸化シリコン
からなる絶縁膜、414、434、454は半導体素子とフイー
ルド配線とのコンタクト用の第２のAl配線であり絶縁膜
415の上を介して接続される。同様に424、444はシール
ド配線用の第２のAl配線である。
この図では不図示であるがAlのフイールド配線413、4
23、433、453上には酸化シリコンからなる絶縁層が設け
られている。
23、433、453上には酸化シリコンからなる絶縁層が設け
られている。
第４図（Ａ）は第３図のAA′線による断面図、 第４図（Ｂ）はBB′線による断面図、 第４図（Ｃ）はCC′線による断面図である。
ここでフイールド配線とシールド配線との間隔は６μ
ｍ程度となり、従来の多結晶Alによるシールド線のない
場合のフイールド配線の占有面積に比較してもやはり1/
3程度になる。もちろんシールド配線のみ線巾をフイー
ルド配線より小さくすればより一層微細なものとなる。
ｍ程度となり、従来の多結晶Alによるシールド線のない
場合のフイールド配線の占有面積に比較してもやはり1/
3程度になる。もちろんシールド配線のみ線巾をフイー
ルド配線より小さくすればより一層微細なものとなる。
〔実施例３〕 基板上のエピタキシヤル成長によりｎ型半導体のエピ
層501を形成する。MOSトランジスタMT、拡散抵抗DR、フ
イールド配線FWを形成すべき領域にＰ型半導体領域50
2、512、522を形成すべくＢをイオン注入拡散する。熱
酸化によりSiO2層を形成、その上に窒化シリコン膜を形
成する。素子分離領域を形成すべきところの窒化シリコ
ンを除去し選択酸化法によりフイールド酸化膜525を形
成する。
層501を形成する。MOSトランジスタMT、拡散抵抗DR、フ
イールド配線FWを形成すべき領域にＰ型半導体領域50
2、512、522を形成すべくＢをイオン注入拡散する。熱
酸化によりSiO2層を形成、その上に窒化シリコン膜を形
成する。素子分離領域を形成すべきところの窒化シリコ
ンを除去し選択酸化法によりフイールド酸化膜525を形
成する。
窒化シリコン除去、Ｐ層502、512、522を露出させ薄
い熱酸化膜を形成した後、多結晶シリコン膜堆積しパタ
ーニングしてMOSトランジスタMTのゲート電極507を形成
する。セルフアラインでP+又はAS+をイオン注入しアニ
ールする。こうして素子としてのMOSトランジスタMTの
ソース・ドレイン領域を形成する。
い熱酸化膜を形成した後、多結晶シリコン膜堆積しパタ
ーニングしてMOSトランジスタMTのゲート電極507を形成
する。セルフアラインでP+又はAS+をイオン注入しアニ
ールする。こうして素子としてのMOSトランジスタMTの
ソース・ドレイン領域を形成する。
次にBPSG膜をCVD法で形成しリフローして表面平坦化
処理する。
処理する。
以上のものにフオトリソグラフイーでパターニングし
MOSトランジスタのソース・ドレイン領域のコンタクト
ホールCT1、CT2、及び素子としての拡散抵抗DRのコンタ
クトホールCT3、CT4を形成、更にはフイールド配線FWの
部分のＰ層を露出させる。（以上第５（Ａ）図） 次にDMAHとH2ガスをCVDチヤンバー内に流し、圧力を
1.5Torrに保持、ランプ加熱により270℃にＰ層表面温度
を保持する。そうすると半導体層が露出している部分即
ちコンタクトホールとＰ層502上に選択的にAlを堆積さ
せることができ、素子の電極と配線とを同時に形成する
ことができる。（以上第５図（Ｂ）） 次にPSG膜をCDV法により堆積させる。（第５図
（Ｃ）） そしてパターニングしてコンタクトホール形成する。
（第５図（Ｄ）） 更にスパツタリングで多結晶Alを堆積しパターニング
し第２のAl配線514、524、534、544を形成する。（第５
図（Ｅ）） ここでは配線部FWを小さく図示されているが実際には
フイールド絶縁膜のサイズに比べてかなり長いものであ
る。
MOSトランジスタのソース・ドレイン領域のコンタクト
ホールCT1、CT2、及び素子としての拡散抵抗DRのコンタ
クトホールCT3、CT4を形成、更にはフイールド配線FWの
部分のＰ層を露出させる。（以上第５（Ａ）図） 次にDMAHとH2ガスをCVDチヤンバー内に流し、圧力を
1.5Torrに保持、ランプ加熱により270℃にＰ層表面温度
を保持する。そうすると半導体層が露出している部分即
ちコンタクトホールとＰ層502上に選択的にAlを堆積さ
せることができ、素子の電極と配線とを同時に形成する
ことができる。（以上第５図（Ｂ）） 次にPSG膜をCDV法により堆積させる。（第５図
（Ｃ）） そしてパターニングしてコンタクトホール形成する。
（第５図（Ｄ）） 更にスパツタリングで多結晶Alを堆積しパターニング
し第２のAl配線514、524、534、544を形成する。（第５
図（Ｅ）） ここでは配線部FWを小さく図示されているが実際には
フイールド絶縁膜のサイズに比べてかなり長いものであ
る。
〔実施例４〕 実施例１と同様にして基板上のエピタキシヤル成長に
よりｎ型半導体のエピ層601を形成する。MOSトランジス
タMT、フイールド配線FWを形成すべき領域に熱酸化によ
りSiO2層を形成、その上に窒化シリコン膜を形成する。
素子分離領域を形成すべきところの窒化シリコンを除去
しLOCOS法によりフイールド酸化膜525を形成する。
よりｎ型半導体のエピ層601を形成する。MOSトランジス
タMT、フイールド配線FWを形成すべき領域に熱酸化によ
りSiO2層を形成、その上に窒化シリコン膜を形成する。
素子分離領域を形成すべきところの窒化シリコンを除去
しLOCOS法によりフイールド酸化膜525を形成する。
窒化シリコン除去、薄い熱酸化膜を形成した後、多結
晶シリコン膜堆積しパターニングしてMOSトランジスタM
Tのゲート電極607を形成、セルフアラインでP+又はAS+
をイオン注入しアニールする。こうしてMOSトランジス
タMTのソース・ドレイン領域を形成した。
晶シリコン膜堆積しパターニングしてMOSトランジスタM
Tのゲート電極607を形成、セルフアラインでP+又はAS+
をイオン注入しアニールする。こうしてMOSトランジス
タMTのソース・ドレイン領域を形成した。
次にBPSG膜をCVD法で形成しリフローして表面平坦化
処理する。
処理する。
以上のものにフオトリソグラフイーでパターニングし
MOSトランジスタのソース・ドレイン領域のコンタクト
ホールCT11、CT12、及びフイールド配線FWのコンタクト
ホールCT13を形成しSiを露出させる。
MOSトランジスタのソース・ドレイン領域のコンタクト
ホールCT11、CT12、及びフイールド配線FWのコンタクト
ホールCT13を形成しSiを露出させる。
次に、フイールド配線FWを形成すべき領域をレジスト
にてカバーし、フイールド配線FWを形成すべき領域にB+
のイオン注入を行なう。（第６図（Ａ）） 次にレジストを除去した後に、熱処理を行ない、前記
注入イオンの活性化を行ないＰ型領域602を形成した。
にてカバーし、フイールド配線FWを形成すべき領域にB+
のイオン注入を行なう。（第６図（Ａ）） 次にレジストを除去した後に、熱処理を行ない、前記
注入イオンの活性化を行ないＰ型領域602を形成した。
次に、DMAHとH2ガスをCVDチヤンバー内に流し、圧力
を1.5Torrに保持、ランプ加熱により270℃に基体表面温
度を保持する。そうすると半導体層が露出している部分
即ちコンタクトホールとＰ層602上に同時に選択的にAl
を堆積させる。（以上第６図（Ｂ）） 次にPSG膜をCVD法により堆積させる。そしてパターニ
ングしてコンタクトホール部を開孔し、次にスパツタリ
ングでAlを堆積しパターニングして第２のAl配線614、6
24、634、を形成する。（第６図（Ｃ））以上、実施例
３、４では電極と配線とを同時に形成できより一層平坦
なデバイスとなる。
を1.5Torrに保持、ランプ加熱により270℃に基体表面温
度を保持する。そうすると半導体層が露出している部分
即ちコンタクトホールとＰ層602上に同時に選択的にAl
を堆積させる。（以上第６図（Ｂ）） 次にPSG膜をCVD法により堆積させる。そしてパターニ
ングしてコンタクトホール部を開孔し、次にスパツタリ
ングでAlを堆積しパターニングして第２のAl配線614、6
24、634、を形成する。（第６図（Ｃ））以上、実施例
３、４では電極と配線とを同時に形成できより一層平坦
なデバイスとなる。
本発明によれば占有面積が小さく且つ信頼性の高い優
れた半導体装置を低コストで提供できる。
れた半導体装置を低コストで提供できる。
第１図は本発明による配線部を示す模式的斜視図、 第２図は本発明による配線部を示す模式的断面図、 第３図は本発明による配線部を示す模式的平面図、 第４図は第３図に示す配線部のAA′線、BB′線、CC′線
による模式的断面図、 第５図は本発明による半導体装置の製造方法を説明する
為の模式的断面図、 第６図は本発明による半導体装置の製造方法を説明する
為の模式的断面図、 第７図は従来の配線部を示す模式的斜視図である。 301、411、501、601……第１半導体領域 302、412、502、602……第２半導体領域 303、413、433、453、503、603……単結晶配線
による模式的断面図、 第５図は本発明による半導体装置の製造方法を説明する
為の模式的断面図、 第６図は本発明による半導体装置の製造方法を説明する
為の模式的断面図、 第７図は従来の配線部を示す模式的斜視図である。 301、411、501、601……第１半導体領域 302、412、502、602……第２半導体領域 303、413、433、453、503、603……単結晶配線
フロントページの続き (56)参考文献 特開 昭62−123716（ＪＰ，Ａ) 特開 平２−185026（ＪＰ，Ａ) 特開 平４−65386（ＪＰ，Ａ) 特開 昭60−92635（ＪＰ，Ａ) Ｍ．Ｈａｓｕｎｕｍａ ｅｔ ａ ｌ．，”Ｓｉｎｇｌｅ ｃｒｙｓｔａｌ ａｌｕｍｉｎｕｍ ｌｉｎｅｓ ｗｉ ｔｈ ｅｘｃｅｌｌｅｎｔ ｅｎｄｕｒ ａｎｃｅ ａｇａｉｎｓｔ ｓｔｒｅｓ ｓ ｉｎｄｕｃｅｄ ｆａｉｌｕｒ ｅ”，Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅ ｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅ ｅｔｉｎｇ，1989，Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，ｐｐ．677−680. 日経マイクロデバイス，1990年６月 号，ｐｐ．96−102 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/872 H01L 21/3205 H01L 21/321 H01L 21/3213 H01L 21/768
Claims (4)
- 【請求項１】第１導電型の第１半導体領域と該第１半導
体領域の主面側の少なくとも一部に設けられた該第１導
電型とは異なる第２導電型の第２半導体領域と該第２半
導体領域の少なくとも一部の上に設けられ素子間を接続
する為の配線と該配線の設けられた部分以外を覆うよう
に設けられた絶縁膜とを有し、 該配線がAlを主成分とする単結晶材料で形成されている
ことを特徴とする半導体装置。 - 【請求項２】前記配線部の両側には一定電位に保持され
るシールド配線が設けられていることを特徴とする請求
項（１）に記載の半導体装置。 - 【請求項３】第１導電型の半導体基体の主面側に該第１
導電型とは異なる第２導電型の第２半導体領域を設け、
該主面上に絶縁膜を形成し、該絶縁膜に素子間を接続す
る為の配線パターンの一部を構成する該半導体領域が露
出する露出部分を形成し、該露出部分に化学気相堆積法
によりAlを主成分とする金属膜を形成する半導体装置の
製造方法において、前記化学気相堆積法はアルキルアル
ミニウムハイドライドと水素とを利用し、該露出部分に
選択的に該金属膜を形成することを特徴とする半導体装
置の製造方法。 - 【請求項４】前記アルキルアルミニウムハイドライドは
ジメチルアルミニウムハイドライドであることを特徴と
する請求項（３）に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02252276A JP3082934B2 (ja) | 1990-09-21 | 1990-09-21 | 単結晶アルミニウムを用いた半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02252276A JP3082934B2 (ja) | 1990-09-21 | 1990-09-21 | 単結晶アルミニウムを用いた半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04130729A JPH04130729A (ja) | 1992-05-01 |
| JP3082934B2 true JP3082934B2 (ja) | 2000-09-04 |
Family
ID=17234994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02252276A Expired - Fee Related JP3082934B2 (ja) | 1990-09-21 | 1990-09-21 | 単結晶アルミニウムを用いた半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3082934B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009239316A (ja) * | 2009-07-17 | 2009-10-15 | Texas Instr Japan Ltd | クロストーク防止回路 |
-
1990
- 1990-09-21 JP JP02252276A patent/JP3082934B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| Ｍ．Ｈａｓｕｎｕｍａ ｅｔ ａｌ．，"Ｓｉｎｇｌｅ ｃｒｙｓｔａｌ ａｌｕｍｉｎｕｍ ｌｉｎｅｓ ｗｉｔｈ ｅｘｃｅｌｌｅｎｔ ｅｎｄｕｒａｎｃｅ ａｇａｉｎｓｔ ｓｔｒｅｓｓ ｉｎｄｕｃｅｄ ｆａｉｌｕｒｅ"，Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ，１９８９，Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，ｐｐ．６７７−６８０． |
| 日経マイクロデバイス，１９９０年６月号，ｐｐ．９６−１０２ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04130729A (ja) | 1992-05-01 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |