JPH02504448A - ＴｉＳｉ２ローカル・インターコネクト - Google Patents
ＴｉＳｉ２ローカル・インターコネクトInfo
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｔｉ５ｉｚローカル・インターコネクトｌ二二竺に
二二丘上
本発明は、ＤＲＡＭｓを含む高密度半導体メモリー素子等、半導体回路素子の応
用に関する。更に詳しくは、半導体回路素子上に抵抗の低いインターコネクト（
相互結合）を形成することに関する。
１乞Ａは［幻二Ｉ朋
チタニウムケイ化物インターコネクトは、超大規模集積（ＶＬＳＩ）回路に於い
て、ゲートとＮ ＋／Ｐ＋アクティブ領域とを結合することにより、Ｎ ＋／Ｐ
＋アクティブ領域と接触させ、局所的経路指定として作用させることに広範囲に
利用されている。ある工程においては、薄いチタニウムのブランケット（被覆）
を施した表面に多結晶シリコン（ポリシリコン）をスパッタリングして、ローカ
ル・インターコネクト・マスクをポリシリコン中の相互結合パターンを定めるの
に利用する。この方法は、下地の耐火金属に対して選択性の高い特殊なエツチン
グを必要とし、又スパッタリング法により形成された薄いポリシリコン層中に高
均等性を得ることが往々にして困難である。また別のシステムに於いてはＴｉＮ
（ケイ化物形成工程に於ける副産物の一つ）がＴ Ｉ Ｓ Ａ ２よりもはるか
に抵抗性が高いにもかかわらず、ローカル・インターコネクト材料として使われ
ている。溝に渡して電導性ケイ化物帯を形成するため、シリコンを耐火金属と反
応させた溝構成に電気的接触を設立するための他の方法も応用されている。
ダイナミックＲＡＭ半導体素子（ＤＲＡＭＳ）上に相互結合を設立するため使わ
れている従来の工程には、アクセス・トランジスター間に許容される最低空間を
制限する非セルフ・アライン（非自己位置合せ）の接触構造を介してビット線や
その他のローカル・インターコネクトを形成する金属化層（例えばアルミニウム
）の利用がある。ここに提案されたＴｉ５ｉｚインター・コネクトはビット線形
成のための抵抗の低いセルフ・アラインの接触を提供し、アクセス・トランジス
ター間に必要な最小空間を削除することにより、より効率的／密集した記憶セル
のレイアウトを可能とする。
これ等の要求は当初４メガＤＲＡＭｓを対象にしているが、この発明の方法を利
用して１メガＤＲＡＭｓやより低い容量のＤＲＡＭｓにも適用できることが予想
される。また、これ等の要求が他のＶＬＳＩ回路の半導体素子に利用されること
も予想される。
１ユΩ皿１
本発明に従って、薄い酸化物の層（１７５±２５人）を露出されたＮ＋／Ｐ＋ア
クティブ領域上に成長させるがまたは付着させる。ついで、１０００人厚さのド
ープされていないポリシリコンを表面全体に付着させる。ポリシリコン中の相互
結合パターンを描（ためには−ローカル・インターコネクト”マスクを使用する
。このポリシリコンの下にある酸化物薄層が腐蝕止めとなる。ポリシリコンエツ
チングの後、Ｎ＋／Ｐ＋アクティブ領域上に露出した酸化物を取除くため、短く
湿性酸化物腐蝕剤を使用する。表面には６００人チタニウムのブランケット層を
スパッタリングする。チタニウムがポリシリコン斜面をも覆うようにポリシリコ
ンの斜面を正（６０度程度）に保っておくことが大切である。低温度（約６５０
℃）焼結は窒素中で行う。焼結段階において、チタニウムはＮ ＋／Ｐ＋アクテ
ィブ領域やポリシリコン・ランナー（走線）と反応してケイ化Ｎ＋／Ｐ十接合部
と低抵抗性ＴｉＳｉ、インターコネクトを形成する。未反応のＴｉやＴｉＮを湿
性腐蝕剤で取去ったあと、Ｔ ｉ Ｓ ｉ ２層のシート抵抗性を下げるためケ
イ化物焼鈍（約８００℃）を行う。
発明の方法は半導体メモリ素子のビット線上に使用しうる耐火ケイ化物ローカル
・インターコネクト案を提供する。その長所としては、ビット線静電容量のフリ
ンジ成分の減少が挙げられる。これは、細いビット線（１０００Å以下）を使用
できるからである。これは又−角につき約１．５オームのシート抵抗という結果
をもたらす。発明の方法がセルフ・アラインし、それによりメモリセルの大きさ
を減少させるので接近した行ライン間のスペースが減少する。結果として出来上
がる半導体素子は、耐火ケイ化物が高度の正角性とアルミニウム等その他の材料
に比べ、よりよいステップ被覆性ともっている。この耐火ケイ化物は電子移行に
対して強い抵抗を持っている。ビット線を行っているケイ化段階は周辺トランジ
スターのソース・ドレイン領域を形成するのにも利用できる。Ｎ−ドープされた
ポリシリコン・ゲートのみ使用されているＣＭＯＳ工程において、この発明方法
はＮ−タブ、Ｐ−タブ（Ｎ−ｔｕｂ、 Ｐ−ｔｕｂはｎ−又はｐ−ドープ材料の
断面）両方での埋込み接触の利用をも可能とするかもしれない。
あるシールド配列においては、電導層がインターコネクト上に重畳される。電導
層はアルファ線を吸収し、アルミニウムのように弱いアルファ・エミッタである
。線間容量性カップリングに影響されやすい隣接したビット線はシールドにより
減少した隣接したビット線間の静電容量をもっている。
１に囚皇皇旦旦
第１図は薄い酸化物層の成長又は付着前の半導体構成の断面図を示し；
第２図はこの薄い酸化物層が成長又は付着した後の半導体構成を示し；
第３図は１０００人のドープされていないポリシリコンが付着した後の半導体構
成を示し；
第４図は“ローカル・相互結合”マスク写真又は腐蝕の及び短い湿性酸化物腐蝕
剤程の後の半導体構成を示し；第５図は表面にブラケット（約６０ＯＡ）チタニ
ウムをスパッタリングした後の半導体構成を示し；第６図は低温度焼結、未反応
のＴ ｉ ／ Ｔ ｉ Ｎの除去、そして、焼鈍工程の後の半導体構成を示し、
そして、第７図は第６図の半導体構成にアルミニウムのオーバレイをした構成を
示す。
ましい の詳 な雪日
最初の準備工程の後、ウェーハ１１は一連の段階を通して処理され、回路パター
ンがウェーハ上にウェーハの一部として形成される。最初の準備工程は一般にウ
ェーハを処理工程に備えるための標準準備である。最初の処理後、酸化物がウェ
ーハ１１上に付着され、ウェーハの下層部が基板１３を形成する。
第１図は半導体構成の断面図を示し、酸化物スペーサー法によりＬＤＤ （軽ド
ープドレイン）トランジスター１９をその上に作製した基板１３を含む。この酸
化物はＦ ｉ ｅ ｌ ｄｏｘ（フィールド酸化物）１７、ＴＥＯＳ （テトラ
エチル・オルトケイ酸塩）１９、ＴＥＯ３２１、及びＧａｔｅＯｘ （ゲート酸
化物）２３から成る。
ＦｉｅｌｄＯｘ１７はアクティブ領域間の分離区域となる。
典型的に、Ｆ ｉ ｅ ｌ ｄｏｘは＞５０００人である。ＴＥＯＳ１９はトラ
ンジスター１９のゲート２５を工程中あとで付着される他の電導層から分離する
役目を果たす。ＴＥＯ３２１はＬＤＤ構成に見られる酸化物スペーサーを形成し
、ケイ化物形成の際トランジスターゲートの端にソース／ドレイン区域が短絡す
るのを防ぐ。
第２図において、表面上に酸化物２７の薄いブランケット層（１７５±２５人）
が成長又は付着される。この酸化物層は後の工程段階でポリシリコン・ランナー
（２９）の腐蝕止めとなる。
第３図に示すしたように、表面にポリシリコン層２９を形成するためドープされ
ていないポリシリコンの１０００人薄ブランケットをＬＰＧＶＤ （低圧化学蒸
着）法で蒸着させている。このポリシリコン層２９は、ウニーハ基板が保護され
ている区域上（例えば、Ｆ ｉ ｅ １ ｄｏｘ区域１７上）にＴ ｉ Ｓ ｉ
ｚを形成するためのＳｉ源となる。一般に、ＬＤＣＶＤ法はＬＤＣＶＤ膜が均
等性調節がよいので、薄層材料を形成するにはスパッタリング法より好まれる。
第４図は“ローカル・インターコネクト”写真／腐蝕工程段階（図示されていな
い）で、ローカル相互結合パターンが定められた後の半導体構成を呈示する。ポ
リシリコン層２９は（腐蝕後）ローカル・インターコネクトを形成し、よってロ
ーカル相互結合パターンを確定する。Ｎ＋／Ｐ＋アクティブ領域３１はＴＥＯＳ
１９、ＴＥＯＳ２１、トランジスターゲート２５、及びＧａｔｅＯｘ２３で覆わ
れた区域に隣接して現われる。Ｎ ＋ ／ Ｐ＋アクティブ領域３１の上に露圧
した酸化物も短い湿性酸化物腐蝕で除去されている。
第５図は半導体構成の表面にスパッタリングされたチタニウムの薄い（約６００
人）ブラケット層３３を示す。チタニウム層３３はＮ ＋／Ｐ＋アクティブ領域
３１と直接接触しているので、この特定区域でのＴ ｉ Ｓ ｉ ２形成のため
のシリコン源は基板１３により提供される。１０００人ポリシリコン・ランナー
２９はＦ ｉ ｅ ｌ ｄｏｘ区域１７上でのＴ ｉ Ｓ ｉ ２形成のシリコ
ン源となる。
ＴｉとＳｉとの間のケイ化物生成は低温度焼結工程中に起こる。例えば、ポリシ
リコンランナーのないＦｉｅｌｃｉＯｘ区域では、ＴｉはＦｉｅｌｄＯｘ１７と
直接接触していて、Ｔ ｉ Ｓ ｉ ２は形成されない。しかし、低温度焼結は
窒素中で行われるので、このＴｉは一部ＴｉＮに変換できる。我々は湿性腐蝕を
利用して未反応のＴ ｉ ／ Ｔ ｉ Ｎを全部この区域から取除いている。
最後の焼鈍段階はＴｉ５ｉ−（３７）のシート抵抗性を下げるために利用する。
Ｔｉ５ｉｉインターコネクト３７とケイ化されたＮ ＋ ／ Ｐ＋アクティブ領
域３１との間の電気的連続性は薄い酸化物層２７に渡されたＴ ｉ Ｓ ｉ ｚ
架橋で設立される。この最後の構成は第６図に示す。
本発明工程は、第７図に示されたように、電導層４１がインターコネクト３７上
に重畳されているシールド配列を提供するのに有用である。Ｔ ｉ Ｓ ｉ ２
インターコネクト３７の作製は半導体回路素子を作製することにより金属化マス
ク段階を必ずしも除外しない結果となった。上記の回路系上より金属化を除外し
たりマスクしたりする代わり、ウェーハ１１は湿性腐蝕剤が未反応のＴ ｉ ／
Ｔ ｉ Ｎを取除いたあと、絶縁層４３で被覆してもよい。その絶縁層はそれ
から必要に応じてパッシベートしてもよい電導層４１で被覆する。
その電導層４１はアルファ線吸収材料であるべきで、弱いアルファ・エミッタ（
理想的にはアルファ放射線粒子を全部吸収し、アルファ粒子を放射しない）であ
るべきである。被覆剤の例としては、電導層４１として半導体等級のアルミニウ
ムで被覆された絶縁層４３としてホウ燐ケイ酸塩ガラス（ＢＰＳＧ）がある。
隣接するビット線４５．４６は線間の容量性カップリングに影響されやすい。電
導層４１はそれ自身とビット線どの間に静電容量（第７図において、記号で表し
ている）を確立する働きをし、又、隣接するビット線の間の線間静電容量を大幅
に減少するかもしれない。電導層４１は接地してもよく、それとも所定のバイア
スにとってもよい。
以上は該工程の特殊な応用を特定の段階を追って説明した。
段階の多種多様の変異が可能であることは明らかであり、そして更にこの工程が
ＤＲＡＭｓ以外の半導体素子にも応用できることが明らかである。こうした理由
により、この申請書は特許請求の範囲によってのみ限られるものと解釈すべきで
ある。
国際調査報告
Claims (20)
- １．ａ）シリコン基板を作製し； ｂ）その基板の上にシリコンの酸化物のパターンを付け； ｃ）その酸化物のパターンの上にポリシリコンのパターンを付け； ｄ）シリコンを付着した後、ウェーハの上、大部分にチタニウムをスパッタリン グで付着させ；ｅ）低温焼結段階でチタニウムを焼結し、その付着と焼結がチタ ニウムとシリコンの反応を金属中にもたらしＴｉＳｉ２を形成し、そのＴｉＳｉ ２がローカル・インターコネクトを形成し、； ｆ）既述の低温焼結の後残っているかも知れない未反応のチタニウムを取除き、 ＴｉＮをみな取除き、前記の焼結段階の後、上述の取除きを成し遂げる；ことを 特徴とする半導体回路素子上にローカル・インターコネクトを加える方法。
- ２．基板に酸化物のパターンを付けるに当たって、アクティブ領域を定めるのに 酸化物の薄膜を、そして、フィールド酸化物としては酸化物の圧膜を付けること を更に特徴とする請求の範囲第１項記載の方法。
- ３．前記の酸化物の薄膜が５０Ａから４００Ａの間の厚さを持つことを更に特徴 とする請求の範囲第２項記載の方法。
- ４．前記の酸化物の薄膜が７５Ａから３００Ａの間の厚さを持つことを更に特徴 とする請求の範囲第２項記載の方法。
- ５．ポリシリコンをＴｉＳｉ２のパターンを定めるパターンに形成することを更 に特徴とする請求の範囲第２項記載の方法。
- ６．ポリシリコンを付けた後、ポリシリコン上に斜面の縁を形成するようポリシ リコンをエッチングすることを更に特徴とする請求の範囲第５項記載の方法。
- ７．チタニウムを焼結した後、ＴｉＳｉ２をケイ化物焼鈍工程で焼鈍することを 更に特徴とする請求の範囲第６項記載の方法。
- ８．前記の低温焼結工程が６９０℃以下の温度であることを更に特徴とする請求 の範囲第７項記載の方法。
- ９．前記のチタニウムのスパッタリング付着がウェーハ上に２０００Ａ以下の厚 さにＴｉＳｉ２を形成するのに充分なことを更に特徴とする請求の範囲第６項記 載の方法。
- １０．ポリシリコンを付けた後、湿性酸化物デイッブ（浸液）を使って露出した 酸化物を取除くためエッチングをすることを更に特徴とする請求の範囲第６項記 載の方法。
- １１．前記のチタニウムのスパッタリング付着がウェーハ上に１０００Ａ以下の チタニウムを付けることを更に特徴とする請求の範囲第６項記載の方法。
- １２．ポリシリコンを付けた後、ポリシリコン上に斜面の縁を形成するようポリ シリコンをエツチングすることを更に特徴とする請求の範囲第１項記載の方法。
- １３．ａ）シリコン基板を作製し； ｂ）薄い酸化物層を腐蝕止めとして加え；ｃ）基板にＣＶＤポリシリコン（ドー プされた又はされない）を付け； ｄ）ローカル・インターコネクト・マスクを使ってポリシリコン層の上にインタ ーコネクト・パターンを定め；ｅ）Ｎ＋／Ｐ＋アクティブ領域を定め；ｆ）Ｎ＋ ／Ｐ＋アクティブ領域上の露出した酸化物層を取除き； ｇ）前記の露出した酸化物層を取除いた後、基板の上にチタニウムを付着し； ｈ）低温焼結段階でチタニウムを焼結し、その付着と焼結がチタニウムとシリコ ンの反応をもたらし、ＴｉＳｉ２を形成し； ｉ）前記の低温焼結のあと残っているかも知れない未反応のチタニウムを取除き 、ＴｉＮを皆取除き、前記の焼結段階の後、上述の取除きを成し遂げる；ことを 特徴とする半導体回路素子の上にケイ化されたＮ＋／Ｐ＋アクティブ領域とロー カル・インターコネクトとを形成する方法。
- １４．ａ）基板上にシリコンの酸化物のパターンがあるシリコン基板； ｂ）基板上にポリシリコンのパターンの上にチタニウ ムをスパッタリング付着 して形成され、その付着と焼結がチタニウムとシリコンの反応を金属中にもたら し、低温焼結段階で再形成され、そして、前記低温焼結の後残っているかも知れ ない未反応のチタニウムやＴｉＮを取除いて出来たＴｉＳｉ２のパターン； を特徴とするローカル・インターコネクトをもつ半導体素子。
- １５．前記のローカル・インターコネクトの腐蝕止めを形成するシリコンの酸化 物のパターンを更に特徴とする請求の範囲第１４項記載の半導体素子。
- １６．前記の腐蝕止めが５０Ａから４００Ａの間の厚さをもった酸化物の薄膜で あることを更に特徴とする請求の範囲第１５項記載の半導体素子。
- １７．前記の腐蝕止めが７５Ａから３００Ａの間の厚さをもった酸化物の薄膜で あることを更に特徴とする請求の範囲第１５項記載の半導体素子。
- １８．ＴｉＳｉ２のパターンが複数の斜面のある縁を含んでいることを更に特徴 とする請求の範囲第１４項記載の半導体素子。
- １９．ウェーハ上に２０００Ａ以下の厚さにＴｉＳｉ２を形成することを更に特 徴とする請求の範囲第１８項記載の半導体素子。
- ２０．ａ）前記のスパッタリング付着の前に、酸化物のパターンの上にポリシリ コンのパターンを（新たな）パターンで基板につけることにより形成されている ＴｉＳｉ２；ｂ）そのパターンがインターコネクトを定めている；ことなどを特 徴とする請求の範囲第１４項記載の半導体素子。 ２１，ａ）シリコン基板； ｂ）ローカル・インターコネクト写真エッチンク工程によりＣＶＤポリシリコン 層の上に定められたインターコネクト・パターン；および ｃ）基板のポリシリコンのパターンの上にチタニウムをスパッタリングして形成 され、その付着と焼結がチタニウムとシリコンの反応をもたらし、低温焼結段階 で再形成され、そして、前記の低温焼結の後残っているかも知れない未反応のチ タニウムやＴｉＮを取除いて出来たＴｉＳｉ２ローカル・インターコネクト； を特徴とするローカル・インターコネクトをもつ半導体素子。
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