KR0147596B1 - 저저항 콘택을 갖는 비트라인 및 그 제조방법 - Google Patents

저저항 콘택을 갖는 비트라인 및 그 제조방법

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Abstract

저저항 콘택을 갖는 비트라인 및 그 제조방법이 개시되어 있다. 개구부를 포함하는 절연막이 형성되어 있는 반도체 기판, 상기 개구부 내부와 상기 절연막 상에 형성되어 있는 텅스텐실리사이드층 및 상기 텅스텐실리사이드층 상에 형성되어 있는 텅스텐질화막을 구비하는 비트라인을 형성한다. 비트라인으로 WNx/WSi2의 구조를 사용함으로써, 단순화된 공정에 의해 비트라인을 형성할 수 있으며, NMOS 및 PMOS의 비트라인에 모두 사용될 수 있다. 뿐만아니라, 고온에서 p형 불순물이 주입된 영역과 안정된 접촉저항을 갖는다.

Description

저저항 콘텍을 갖는 비트라인 및 그 제조방법
제1a도 내지 제1d도는 종래 비트라인 제조방법의 일 예를 설명하기 위한 단면도들이고,
제2도는 종래 비트라인의 다른 구조를 도시한 단면도이고;
제3a도 내지 제3d도는 본 발명에 의한 비트라인을 제조방법의 일 실시예를 나타내는 단면도들이고;
제4a도 및 제4b도는 종래의 비트라인 구조 및 본 발명에 의한 비트라인 구조의 비트라인과 p형 불순물 지역과의 접촉저항을 비교한 그래프이다.
본 발명은 반도체장치의 배선방법에 관한 것으로, 특히 저저항의 콘택을 갖는 비트라인 및 그 제조방법에 관한 것이다.
일반적으로, 고집적 모스(MOS)회로는 콘택의 열적 안정성을 도모하기 위하여 확산방지막을 필요로 한다. 열적으로 인정되지 못한 콘택의 경우 기판의 온도가 증가함에 따라 콘택저항이 증가하게 되고, 이러한 콘택저항의 증가는 반도체 회로 상에서 크로스 토크(crosss talk), RC시간 지연, 전력소모 등의 문제를 발생시킨다.
종래의 비트라인 제조방법의 일예를 제1a도 내지 제1d를 참조하여 설명하고자 한다.
제1a도를 참조하면, 반도체기판(10) 상에 필드산화막(20)으로 소자분리영역을 정의하고, 상기 기판(10)에 불순물을 주입하여 소오스/드레인 영역(30)을 형성한다. 이어서 콘택 개구부가 형성될 절연막 예컨데, 산화막(40)을 성장시킨다.
제1b를 참조하면, 사진식각공정으로 상기 산화막(40)을 식각하여 콘택 개구부(h)를 형성한다.
제1c도를 참조하면, 상기 산화막(40) 위와 콘택 개구부(contact hole, h)내부에 플리실리콘을 증착하여 플리실리콘층(50)을 형성한 다음, 연속하여 텅스텐실리사이드층(60)을 형성하여 비트라인을 완성한다. 이때, 폴리실리콘은 n형 혹은 p형의 불순물이 포함된 폴리실리콘을 사용한다.
상기와 같은 텅스텐실리사이드층/폴리실리콘층(WSi2/Poly-Si)의 비트라인 구조는 소오스/드레인 영역과 접하는 폴리실리콘층에 n형, p형의 불순물을 동시에 첨가할 수 없기 때문에 NMOS 및 PMOS에 동시에 사용될 수 없다.
종래의 다른 비트라인 구조로는, 예를 들면 케이, 수구로(K. Suguro)의 4인에 의한 논문(Tungsten/Barrier Metal/Silicon System, Thin Solid Films, 166(1988) pp.1-14)에서 제시된 텅스텐층/티타늄질화막/티타늄실리사이드층(이하, W/TiN / Ti Si2라 한다.)이 있다.(제2도 참조)
제2도를 참조하면, 참조부호 70은 TiSi2층을, 80은 TiN층을, 90은 W층을 나타낸다.
그러나, 상기의 W/TiN/TiSi2구조는 n형,p형의 불순물 지역에 동시에 접촉할 수 있으나, TiSi2를 형성하기 위한 공정이 복잡할 뿐만 아니라 고온의 후속 열처리 후 p형 불순물 지역과의 콘택저항이 커지는 문제점이 있다.
따라서, 본 발명의 목적은 n형 또는 p형의 불순물 영역에서 동시에 사용될 수 있으며, 낮은 콘택저항을 갖는 비트라인을 제공하는 것이다.
본 발명의 다른 목적은 상기 비트라인 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명은,
개구부를 포함하는 절연막이 형성되어 있는 반도체 기판, 상기 개구부 내부와 상기 절연막 상에 형성되어 있는 텅스텐실리사이드층, 및 상기 텅스텐실리사이드층 상에 형성되어 있는 텅스텐질화막을 구비하는 것을 특징으로 하는 비트라인을 제공한다.
또한, 상기 다른 목적을 달성하기 위하여 본 발명은,
그 표면에 소오스/드레인이 형성되어 있는 실리콘 기판 상에 절연막을 형성하는 단계, 상기 절연막에 상기 소오스/드레인의 일부가 노출되도록 개구부를 형성하는 단계, 상기 개구부의 내부 및 상기 절연막상에 텅스텐실리사이드층을 형성하는 단계, 및 상기 텅스텐실리사이드층상에 텅스텐질화막을 형성하는 단계를 구비하는 것을 특징으로 하는 비트라인 형성방법을 제공한다.
이 때, 상기 텅스텐질화막은 플라즈마 화학기상 증착(PECVD)방법으로 형성하고, 250~550℃의 증착온도, 30~200W의 RF power, 0.05~5 Torr의 증착압력하에서 실시한다. 바람직하게는 350℃, 100W, 0.1 Torr에서 실시한다. 한편, 상기 텅스텐 실리사이드층은 스퍼터링 방법에 의해 형성하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
제3a도 내지 제3d도는 본 발명에 의한 비트라인을 제조방법의 일 실시예를 나타내며, 상기 도면에서의 같은 참조부호는 같은 물질을 나타낸다.
제3a도는 콘택 개구부 형성 전의 단계를 나타내는 단면도이다. 실리콘 기판(10)상의 소자분리영역에 필드 산화막(20)을 통상적인 방법에 의해 성장시키고, 상기 기판(10)에 불순물을 이온주입하여 소오스/드레인영역(30)을 형성한 다음, 상기 소오스/드레인 영역(30)위에 절연막(40) 예컨데, 산화막을 성장시킨다. 상기 필드 산화막(20)은 3000~4000Å 두께로, 상기 산화막은 12000Å 두께로 성장시키고, 상기 불순물로는 인(P),비소(As)등과 같은 n형 불순물과, 붕소(B)등과 같은 p형 불순물을 사용한다.
제3b도는 상기 절연막에 콘택 개구부(m)를 형성하는 단계를 나타내는 단면도이다. 상기 절연막(40)상에 포토레지스트를 도포하고 이를 노광및 현상하여 포토레지스트 패턴(도시되지 않음)을 형성한다. 이어서 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 절연막(40)을 반응성이온 에칭(RIE)으로 식각하여 개구부(m)를 형성한다.
제3c도는 텅스텐실리사이드층(100)을 형성하는 단계를 나타내는 단면도이다. 상기 포토레지스트 패턴을 제거한 다음, 개구부가 형성된 상기 기판(10) 전면에, 텅스텐 실리사이드층(WSi2,100)을 확산방지막으로서 형성한다. 상기 텅스텐 실리사이드층(100)은 상기 절연막(40)과의 밀착성을 양호하게 하기 위해 스퍼터링 방법으로 형성하는 것이 바람직하다.
제3d는 텅스텐 질화막(110)을 형성하는 단계를 나타내는 단면도이다. 상기 텅스텐실리사이드층(100)상에, 예컨대 질화 텅스텐을 화학기상증착방법을 이용하여 증착함으로써 텅스텐질화막(WNx, 110)을 형성한다. 상기 텅스텐 질화막(110)은 단차 도포성을 향상시킬 수 있도록 플라즈마 화학기상증착법(PECVD: plasma enhanced chemical vapor evaporation)을 이용하여 증착하는 것이 바람직하다. 상기 텅스텐질화막(110)은 또한, 250~550℃의 증착온도와 30~200W의 RF power, 0.05~5 Torr의 증착압력하에서 증착하며, 바람직하게는 350℃의 증착온도, 100W의 RF power, 0.1 Torr의 증착압력하에서 증착한다.
상기한 방법에 의한 비트라인 구조, 텅스텐질화막/텅스텐 실리사이드층(이하, WNx/WSi2라 한다.)의 구조는 NMOS 및 PMOS에 동시에 사용될 수 있으며 단순한 공정에 의해 형성될 수 있다.
제4a도 및 제4b도는 종래의 W/TiN/TiSi2구조 및 본 발명에 의한 WNx/WSi2구조의 비트라인과 p형 불순물 영역과의 접촉저항을 비교한 그래프이다.
W/WNx/WSi2구조의 비트라인의 경우, 후속 열처리 공정에 따라 p형 불순물이 주입된 영역과의 접촉저항이 a선, b선, c선으로 갈수록 즉, 열처리 온도가 증가할수록 증가한다.(제4a도 참조) 이에 반해, WNx/WSi2구조의 비트라인의 경우, d선 e선, f선으로 갈수록 즉, 열처리 온도가 증가할수록 더욱 안정된 접촉저항을 유지함을 알 수 있다.(제4b도 참조)
상술한 바와 같이 본 발명에 따르면, 비트라인으로 WNx/WSi2의 구조를 사용하으로써 단순화된 공정에 의해 비트라인을 형성할 수 있으며, NMOS 및 PMOS의 비트라인에 모두 사용될 수 있다. 뿐만아니라, 고온에서 p형 불순물이 주입된 영역과 안정된 접촉저항을 갖는다.
본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims (6)

  1. 개구부를 포함하는 절연막이 형성되어 있는 반도체 기판; 상기 개구부 내부와 상기 절연막 상에 형성되어 있는 텅스텐실리사이드층; 및 상기 텅스텐실리사이드층 상에 형성되어 있는 텅스텐질화막을 구비하는 것을 특징으로 하는 비트라인.
  2. 그 표면에 소오스/드레인이 형성되어 있는 실리콘 기판상에 절연막을 형성하는 단계; 상기 절연막에 상기 소오스/드레인의 일부가 노출되도록 개구부를 형성하는 단계; 상기 개구부의 내부 및 상기 절연막 상에 텅스텐실리사이드층을 형성하는 단계; 및 상기 텅스텐실리사이드층 상에 텅스텐질화막을 형성하는 단계를 구비하는 것을 특징으로하는 비트라인 형성방법.
  3. 제2항에 있어서, 상기 텅스텐질화막은 플라즈마 화학기상증착(PECVD)방법으로 형성하는 것을 특징으로 하는 비트라인 형성방법.
  4. 제3항에 있어서, 상기 플라즈마 화학기상 증착은 250~550℃의 증착온도, 30~200W의 RF power, 0.05~5 Torr의 증착압력하에서 실시하는 것을 특징으로 하는 비트라인 형성방법.
  5. 제4항에 있어서, 상기 증착온도는 350℃이고, 상기 RF power는 100W이고, 상기 증착압력은 0.1 Torr인 것을 특징으로 하는 비트라인 형성방법.
  6. 제2항에 있어서, 상기 텅스텐 실리사이드층은 스퍼터링 방법에 의해 형성하는 것을 특징으로 하는 비트라인 형성방법.
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