KR960005798A - 저저항 콘택을 갖는 비트라인 및 그 제조방법 - Google Patents

저저항 콘택을 갖는 비트라인 및 그 제조방법 Download PDF

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Abstract

저저항 콘택을 갖는 비트라인 및 그 제조방법이 개시되어 있다. 개구부를 포함하는 절연막이 형성되어 있는 반도체 기판, 상기 개구부 내부와 상기 절연막 상에 형성되어 있는 텅스텐질화막, 및 상기 텅스텐질화막 상에 형성되어 있는 텅스텐 실리사이드층을 구비하는 비트라인을 형성한다. 비트라인으로 WNx/Si2의 구조를 사용함으로써, 단순화된 공정에 의해 비트라인을 형성할 수 있으며, NMOS 및 PMOS의 비트라인에 모두 사용될수 있다. 고온에서 p형 불순물이 주입된 영역과 안정된 접촉저항을 갖는다.

Description

저저항 콘택을 갖는 비트라인 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3A도 내지 제3D도는 본 발명에 의한 비트라인을 제조방법의 일 실시예를 나타나는 단면도들이다.

Claims (6)

  1. 개구부를 포함하는 절연막이 형성되어 있는 반도체 기판; 상기 개구부 내부와 상기 절연막 상에 형성되어 있는 텅스텐질화막; 및 상기 텅스텐질화막 상에 형성되어 있는 텅스텐 실리사이드층을 구비하는 것을 특징으로 하는 비트라인.
  2. 그 표면에 소오스/드레인이 형성되어 있는 실리콘 기판 상에 절연막을 형성하는 단계; 상기 절연막에 상기 소오스/드레인의 일부가 노출되도록 개구부를 형성하는 단계; 상기 개구부의 내부 및 상기 절연막 상에 텅스텐질화막을 형성하는 단계;및 상기 텅스텐질화막 상에 텅스텐 실리사이드층을 형성하는 단계를 구비하는 것을 특징으로 하는 비트라인 형성방법.
  3. 제2항에 있어서, 상기 텅스텐질화막은 플라즈마 호학기상 증착(PECVD)방법으로 형성하는 것을 특징으로 하는 비트라인 형성방법.
  4. 제3항에 있어서, 상기 플라즈마 화학기상 증착은 250~550℃의 증착온도, 30~200W의 RF power, 0.05~5Torr의 증착압력하에서 실시하는 것을 특징으로 하는 비트라인 형성방법.
  5. 제4항에 있어서, 상기 증착온도는 350℃이고, RF power는 100W이고, 상기 증착압력은 0.1Torr인 것을 특징으로 하는 비트라인 형성방법.
  6. 제2항에 있어서, 상기 텅스텐 실리사이드층은 스퍼터링 방법에 의해 형성하는 것을 특징으로 하는 비트라인 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100301057B1 (ko) * 1999-07-07 2001-11-01 윤종용 구리 배선층을 갖는 반도체 소자 및 그 제조방법
KR100477819B1 (ko) * 1997-12-27 2005-06-29 주식회사 하이닉스반도체 반도체장치의장벽금속막형성방법

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KR100477819B1 (ko) * 1997-12-27 2005-06-29 주식회사 하이닉스반도체 반도체장치의장벽금속막형성방법
KR100301057B1 (ko) * 1999-07-07 2001-11-01 윤종용 구리 배선층을 갖는 반도체 소자 및 그 제조방법

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