KR0175206B1 - 반도체 장치 및 그 제조방법 - Google Patents

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KR0175206B1
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titanium nitride
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아끼히꼬 오사키
스미오 야마구치
아쓰시 이시이
카즈요시 마에카와
마사히꼬 후지사와
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기다오까 다까시
미쓰비시 뎅키 가부시기가이샤
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Abstract

[목적]
제1의 도전체와 제2의 도전체와의 사이의 배리어메탈층을 짧은 시간에서 싼값으로 제조할 수 있다.
[구성]
콜리메이션 스패터링장치를 사용하여, 층간절연층 3 및 콘택트 영역(2a)상에 아르곤 가스 분위기중에서 티탄의 스패터를 행하여 제1의 티탄층(5)를, 제1의 티탄층(5)상에 질화성분위기 중에서 티탄의 반응성스패터를 행하고 질화티탄층(6)을, 질화티탄층(6)상에 아르곤가스분위기에서 티탄의 스패터를 행하여 제2의 티탄층(13)을 순차 형성한다.
그후, 질화성분위기 중에서 열처리하고, 제1의 티탄층(5)의 콘택트영역(2a)와의 접촉부를 티탄 실리사이드층(7)에, 제2의 티탄층(13)을 열질화티탄층(12)로 한다.
열질화티탄층(12)의 표면에 텅스텐층(8)을 형성하고, 에치백하고, 콘택트영역(2a)내에 텅스텐플러그(9)을 형성한다.
노출된 열질화티탄층(12) 및 플러그(9)의 표면에 알루미늄층을 형성하고, 에칭하며, 배선부(10)을 형성한다.

Description

반도체 장치 및 그 제조방법
제1도는 이 발명의 실시예 1을 표시하는 요부단면도.
제2도는 이 발명의 실시예 1에 있어서의 질화티탄층(6)의 부분 단면도.
제3도는 이 발명의 실시예 1에 있어서의 열질화티탄층(12)의 부분단면도.
제4도는 이 발명의 실시예 1의 제조방법을 공정순으로 표시한 요부 단면도.
제5도는 이 발명의 실시예 1의 제조방법을 공정순으로 표시하는 요부 단면도
제6도는 이 발명의 실시예 1의 제조방법을 공정순으로 표시하는 요부단면도.
제7도는 이 발명의 실시예 1의 제조방법을 공정순으로 표시하는 요부단면도.
제8도는 이 발명의 실시예 1에서의 배리어층을 제조하는 제조 플로를 표시하는 도면.
제9도는 이 발명의 실시예 2를 표시하는 요부단면도.
제10도는 이 발명의 실시예가 적용되는 다이나믹 랜덤 액세스 메모리를 표시하는 요부 단면도 .
제11도는 발명자가 종전부터 행하고 있던 반도체 장치의 제조방법을 공정순으로 표시하는 요부 단면도.
제12도는 발명자가 종전부터 행하고 있던 반도체 장치의 제조방법을 공정순으로 표시하는 요부 단면도.
제13도는 발명자가 종전부터 행하고 있던 반도체 장치의 제조방법을 공정순으로 표시하는 요부 단면도.
제14도는 발명자가 종전부터 행하고 있던 반도체 장치의 제조방법을 공정순으로 표시하는 요부 단면도.
제15도는 발명자가 종전부터 행하고 있던 반도체 장치의 제조방법을 공정순으로 표시하는 요부 단면도.
제16도는 콜리메이션 스패터장치를 표시하는 개략구조도.
제17도는 층간절연층(3)의 콘택트홀(4)의 에스펙트비에 대한 보텀 커버리지를 표시하는 도면 .
제18도는 티탄 실리사이드를 포함하는 티탄층과 질화티탄층의 2층 구조로 된 배리어 메탈층을 제조하는 제조 플로를 표시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기관 2 : 불순물 확산영역
3 : 층간절연층 4 : 콘택트홀
5 : 티탄층 6 : 질화티탄층
7 : 티탄 실리사이드층 9 : 매립부
10 : 배선부반 12 : 열질화티탄층
[산업상의 이용분야]
이 발명은 반도체 장치 및 그 제조방법에 관해서, 특히, 제1의 도전체의 콘택트영역과 층간절연층의 콘택트홀을 통해서 전기적으로 접속되는 제2의 도전체와의 접속부의 구조 및 그 제조방법에 관한 것이다.
[종래의 기술]
근래, 반도체소자의 미세화에 따라서, 반도체 기판의 표면에 형성된 불순물 확산영역, 예를들면 MOS트랜지스터의 소스/드레인영역과 배선층과의 전기적접속을 하기 위해서 설치된 층간절연층의 콘택트홀, 및 상하의 배선층간의 전기적접속을 하기 위해 설치된 층간절연층의 콘택트홀도 미세화되어 오고 있다.
이를 콘택트홀의 미세화에 따라, 콘택트홀의 에스펙트비(콘택트홀의 개구의 직경에 대한 높이의 비)가 크게 되므로, 콘택트홀내에 텅스텐등의 금속플러그를 매립하여, 이 금속플러그를 통해서 반도체 기판의 표면에 형성된 불순물 확산영역과 배선층과의 전기적접속, 또는 상하의 배선층간의 전기적접속을 행하는 것이 고려하도록 되어왔다.
이와 같이, 금속플러그를 통해서 반도체 기판의 표면에 형성된 불순물 확산영역과 배선층과의 전기적접속을 발명자등이 행하고 온 반도체 장치에 대해서, 그 제조방법을 제11도 내지 제15도에 따라서 설명한다.
우선, 제11도에 표시하듯이, 표면에 일부가 콘택트영역(52a)가 되는 불순물 확산영역(Impurity Diffusion Area)(52)가 형성된 실리콘기판으로 된 반도체 기판(51)의 표면상에, 층간절연충(53)을 형성하고, 이 층간절연층(53)에 , 콘택트영역(52a)를 노출시키도록 콘택트홀(54)를 형성한다.
다음에, 제12도에 표시하듯이, 우선, 티탄 타깃을 구비한 스패터링장치를 사용하여, 아르곤가스분위기중에서 스패터를 행하여, 반도체 기판(51)의 표면상 전면, 요컨데, 층간절연층(53)의 표면상 및 층간절연층(53)의 콘택트홀(54)내에 위치하는 콘택트영역(52a)상에 티탄층(55)를 형성한다.
그리고, 티탄 타깃을 구비한 스패터링 장치를 사용하여, 질소가스분위기 또는 질소와 아르곤과의 혼합가스 분위기중 등의 질화성분위기중에서 스패터(반응성 스패터)를 행하고, 반도체 기관(51)의 표면상전면, 요컨데, 티탄층(56)의 표면전면에 질화티탄(56)을 형성한다.
그후, 제13도에 표시하듯이, 열처리를 하고, 티탄층(55)에 있어서의 콘택트영역(52a)와의 접촉부를 티탄실리사이드층(57)로 한다.
이 티탄실리사이드층(57)은, 티탄층(55)에서의 콘택트영역(52a)와의 접촉부의 모든 티탄층이 실리사이드화되고, 불순물 확산영역(52)의 내부에 다소 뒤얽히고 있는 것이다.
이렇게 해서 형성된, 티탄실리사이드층(57)이 있는 티탄층(55)과 질화티탄층(56)으로 된 2층구조의 것이, 최종적으로 배리어 메탈층이 되는 것이다.
다음에, 제14도에 표시하듯이, 반도체 기판(51)의 표면상 전면, 요컨데, 질화티탄층(56)의 표면 전면에, WF6가스를 사용한 블랭킷 CVD법에 의해 텅스텐층(58)을 형성한다.
이 텅스텐층(58)의 전면을 에치백하고, 콘택트영역(52a)내에만 텅스텐층(58)을 남기고, 텅스텐플러그(59)를 제15도에 표시하듯이 형성한다.
그리고, 제15도에 표시하듯이, 반도체 기판(51)의 표면상전면, 요컨데 노출된 질화티탄층(56)의 표면전면 및 텅스텐플러그(59)의 표면에 알루미늄층을 형성하고, 이 알루미늄층을 통상의 사진제판기술에 의해 에칭하고, 배선부(60)을 형성한다.
이때, 알루미늄층의 하에 위치하는 티탄층(56)과 질화티탄층(56)도, 배선부(60)아래에 위치하는 부분을 제외하고 애칭되어, 제거되는 것이다.
또한, 배선부(60)은 텅스텐플러그(59)에 의해 배선층을 구성하고 있는 것이다.
이렇게 해서, 반도체 기판(51)의 표면 형성된 불순물 확산영역(52)와 배선부(60) 및 텅스텐 플러그(59)로 된 배선층이, 티탄 실리사이드층(57) 및 질화티탄층(55)으로 된 배리어 메탈층(62)를 통해서 전기적으로 접속되어 있는 것으로 되어 있다.
이와 같이 구성된 반도체 장치에 있어서, 티탄 실리사이드층(57)가 있는 티탄층(56)은, 티탄이 활성이기 때문에, 티탄층(55)의 열처리에 있어서, 콘택트영역(52a)상에 존재하는 자연산화막을 환원하고, 또한, 불순물 확산영역(52)의 실리콘과 반응하여 티탄실리사이드층(57)을 형성하므로, 불순물 확산영역(52)과 배선층과의 저저항인 전기적접속을 실현하는 역할을 수행하고 있는 것이다.
질화티탄층(56)은, 배선층을 구성하는 텅스턴 플러그(59)를 형성할때에 직접티탄층(55)의 표면에 형성하면 막 박리가 생기거나, 텅스텐층(58)을 형성하기 위한 원료가스인 WF6과 티탄층(55)가 반응하여 텅스텐층(58)의 형성이 곤란하게 되므로, 티탄층(55)과 스텐층(58)과의 밀착층으로서 기능하는 것이다.
또, 이 질화티탄층(56)은, WF6가스를 사용한 블랭킷 CVD법에 의해 텅스텐층(58)을 형성하는 사이에, 불순물 확산영역(52)에 웜홀과는, 텅스텐층(58)을 형성하기 위한 WF6가스와 불순물 확산영역(52)의 실리콘과의 반응에의해 생성되는 불순물 확산영역(52) 표면에서 반도체 기판(51)내에 뻗는 웃수염모양의 텅스텐을 지적하며, 이 웜홀이 분순물 확산영역(52)과 반도체 기판(51)과의 계면, 요컨데 PN접합면부근까지 성장하면 접합불량을 일으키는 것이다.
이와 같이 구성된 반도체 장치를 근거로, 본 발명자 등은 또 다시 미세화로 향상시켜, 여러가지로 검토를 행한 결과, 다음과 같은 문제점에 부딪힌다. 즉, 순차미세화를 향상시키고, 여러가지의 반도체 장치를 제조한 바, 미세화에 따라서 층간절연층(53)의 콘택트홀(54)의 에스펙트비가 높아져, 애스펙트비가 2.5이상(콘택트홀(4)의 직경으로 말하면 0.6㎛이하)이 되면 제12도에 표시하는 콘택트홀(54) 저부, 요컨데, 불순물 확산영역(52)의 콘택트영역(52a)상에 형성되는 티탄막(55) 및 질화티탄막(56)의 막두께가 극히 얇게 되고, 배선층을 구성하는 제15도에 표시하는 텅스텐플러그(59)와 불순물영역(52)와의 저저항인 접속이 곤란하게 되는 동시에, 제14도 및 제15도로서 부호(11)에 표시하듯이 웜홀이 발생했다.
이와 같이, 제12도에 표시하는 콘택트홀(54) 저부에 형성되는 티탄막(55) 및 질화티탄막(56)의 막두께가 극히 얇아지는 것은, 제17도에 점선 A로 표시하듯이, 콘택트홀(54)의 에스펙트비가 높이됨에 따라서 보텀커버리지(평탄부에 위치하는 막두께에 대한 콘택트홀(54) 저부에 위치하는 막두께의 비)가 나빠지고, 콘택트홀(54)의 에스펙트비가 2.5로서는 보텀 커버리지가 0.05(5%) 이하로 되고 말기 때문이다.
구체적으로는, 제12도에서 표시하는 콘택트홀(54)의 직경이 0.5㎛, 깊이가 1.5㎛인 에스펙트비가(53)인 것에 있어서, 층간절연층(53)의 표면상, 결국 평탄부상에 막두께가 200Å정도의 티탄층(56) 및 막두께가 1000Å정도의 질화티탄층(56)을 형성한 바, 콘택트홀(54) 저부에 형성되는 티탄막(55) 및 질화티탄막(56)의 막두께는 각각 4Å, 20Å정도(보텀커버리지는 약 2%)로 극히 얇고 배선층을 구성하는 텅스텐플러그(59)와 불순물 확산영역(52)와의 저저항인 접속이 곤란하며, 또한, 제14도 및 제15도로서 표시하는 웜홀(11)이 발생했다.
이들, 티탄막(55) 및 질화티탄막(56)의 형성에 있어서, 보텀커버리지를 올리는 방법으로서, 예를들면, 「Proc VMIC Conferrence, P. P. 253∼259 'COLLIMATED SPUTTERING OF Tin/Ti LINES INTO SUB∼HALF MICRON HIGH ASPECT RATIO CONTACT/LINES'」에 콜리메이션 스패터법을 사용하는 것이 제안되어 있다.
그래서, 발명자들은, 제16도에 표시한 콜리메이션 스패터장치를 사용하여, 여러가지의 반도체 장치를 제조하고, 여러가지로 검토를 했다.
제16도에 있어서, (100)은 장치 본체로, 제12도로 설명한 티탄층(55) 형성인 때는 내부가 아르곤분위기로 되어, 마찬가지로 제12도로 설명한 질화티탄층(56)이 형성되는 때는 내부가 질소와 아르곤의 혼합가스 분위기로 된다.
(101)은 이 장치 본체 내부에 장착된 가열 스테이지로, 그 상면에 복수의 반도체 장치가 형성되는 웨이퍼(102)가 놓여질 것이다.
(103)은 이 웨이퍼(102)를 가열 스테이지(101)에 고정하기 위한 웨이퍼 누르기, (104)는 장치 본체(100) 내부에 있어서의 기열스테이지(101)의 상방에 설치된 티탄타깃, (105)는 가열스테이지(101)과 티탄타깃(104)과의 사이에 설치된 콜리에이터로, 벌의 벌집모양으로 복수의 구멍이 형성된 판체를 갖고 있는 것이다.
(106)은 장치본체(100) 내부에서, 가열스테이지(101)의 일부, 웨이퍼 누르기(103), 티탄타깃(104) 및 콜리메이터(105)를 에워싸도록 설치된 실드다.
이와 같이 구성된 콜리메이션 스패터장치를 사용하여, 티탄층(5)를 형성하는데는, 제11도에 표시한 상태까지 형성된 반도체 장치를 포함하는 웨이퍼(102)를 가열스테이지(101)의 표면상에 재치하고, 웨이퍼누르기(103)으로 고정한다.
웨이퍼(102)는 가열스테이지(101)에 의해 가열된다.
한편, 장치본체(100)내에 아르곤가스가 주입되어, 장치본체(100) 내부는 아르곤가스분위기로 된다.
그리고 티탄타깃(104)에 전력이 공급된다.
그러면, 티탄타깃(104)로 부터는 티탄의 스페터 입자가 방출되어, 방출된 스패터 입자는 콜리메이터(105) 의해 많은 기운성분이 제거되어서 웨어퍼(102)상에 비래하고, 층간 절연층(53)의 표면상, 층간절연층(53)의 콘택트홀(54)가 위치하는 불순물 확산영역(52)의 콘택트영역(52a)상 및 층간절연층(53)의 콘택트홀(54)의 측면상 티탄층(55)가 형성하게 된다.
또, 질화티탄층(56)을 형성하는데는, 티탄층(55)가 형성된 상태, 티탄타깃(104)의 전력을 끓어, 장치본체(100)내에 아르곤가스의 주입과 동시에 질소가스를 주입하고, 장치본체(100)내부를 아르곤가스와 질소가스의 혼합가스분위기로 한다.
그리고, 티탄타깃(104)에 전력을 공급한다.
그렇게 하면, 티탄타깃(104)로 부터 티탄의 스패터입자가 방출되어, 혼합가스 분위기중의 질소와 반응하여 질화티탄의 스패터입자가 된다.
이 스패터입자는 콜리메이터(105)에 의해 많은 기운성분이 제거되어서 웨이퍼(102)상에 비래하고, 티탄층(55)의 표면 전면상에 질화티탄(56)이 제12도에 표시되는 것과 같이 형성하게 된다.
이렇게 해서 형성되는 티탄층(55) 및 질화티탄층(56)을 여러가지의 조건으로 형성한 바, 콘택트홀(54)의 에스펙트비에 대한 보텀 커버리지(botton coverage)는 제17도에 표시하는 관계가 얻어졌다.
제17도에 있어서, 실선 B는 콜리메이터(105)의 에스펙트비(콜리메이터(105)에 형성된 구멍의 직경에 대한 높이의 비)가 0.5, 실선 C는 콜리메이터(105)의 에스펙트비가 1.0, 실선 D는 콜리메이터(105)의 에스펙트비가 1.5, 실선 E는 콜리메이터(105)의 에스펙트비가 2.0인 경우의 콘택트홀(54)의 에스팩트비에 대한 보텀 커버리지를 표시하고 있다.
이 제17도에서 명백한 것과 같이, 콜리메이션 스패터법을 사용하여 티탄층(56) 및 질화티탄층(56)을 형성한 것은, 콜리메이터를 사용하지 않는 스패터법으로 티탄층(55) 및 질화티탄층(56)을 형성한 것에 대해서 보텀 커버리지가 개선되어 있는 것이다.
예를들면, 콜리메이터(105)의 에스펙트비가 1.5인 것(구멍직경이 2㎝, 구멍의 높이가 3㎝)에 있어서는 4배정도의 보텀 커버리지의 개선이 되는 것이다.
[발명이 해결하고자 하는 과제]
그러나, 이렇게 해서 티탄층(55) 및 질화티탄층(56)을 하는 것에 있어서는, 다음과 같은 문제가 생겼다.
첫째로, 티탄층(55) 및 티탄층(56)의 막 형성 속도가 콜리메이션 스페터법을 사용하지 않은 것에 비하여 대폭으로 저하하고, 콜리메이션 스패터장치의 처리 능력이 감소한다.
예를들면, 콜리메이터(105)의 에스펙트비가 1.5인 것(구멍의 직경이 2㎝, 구멍의 높이가 3㎝)를 사용했을 경우, 형성속도가 1/4 ∼1/5로 저하했다.
요컨데, 콜리메이터(105)에 의해 티탄타깃(104)로 부터의 스패터입자의 많은 기운성분이 제거되므로, 웨이퍼(102)에 비래하는 스패터입자 감소하는 것에 기인한다.
둘째로, 콜리메이터(105)에 부착한 질화티탄층(56)의 막형성시에 박리하여 웨이퍼(102)상에 낙하하고, 입자(108)의 발생원이 된다.
요컨데, 하나의 콜리메이터(105)에 의해 수백매의 웨이퍼(102)를 처리하는 것이 구하여지므로, 콜리메이터(105)에는, 수십㎛이상의 막두께의 티탄 및 질화티탄이 부착하게 된다.
질화티탄은 화학적으로 안정하므로, 하지와의 말착력이 비교적 약하고, 또, 스트레스가 크므로 박리가 생기기 쉬운것이 원인으로 되어 있다.
또한, 티탄은 스트레스가 작고 풀로서 작용하는 것으로, 질화티탄에 대한 티탄의 스패타량이 적으므로, 질화티탄의 박리를 그처럼 억제는 할 수 없는 것이다.
예를들면, 콜레메이터(105)의 에스펙트비가 1.5인것(구멍의 직경이 2㎝, 구멍의 높이가 3㎝)를 사용했을 경우, 수십매의 웨이퍼(102)를 처리하면, 파티클(108)이 수배 이상으로 증가했다.
셋째로, 웨이퍼(102)의 처리를 행함에 따라서, 웨이퍼(102)에 티탄층(5)를 형성하기 전에 행하는 진공을 이루게 하는 것이 나빠지고, 티탄층(55)를 형성할 때까지의 시간, 요컨데, 티탄타깃(104)로부터의 티탄의 스패터입자를 방출할 수 있는 상태가 될때까지의 시간이 길게 된다.
요컨데, 콜리메이터(105)에 부착되는 질화티탄이 많아지므로서, 부착한 질화티탄에서 방출되는 질소가스가 많아지는데 기인하고 있다.
상기한 둘째 및 셋째의 문제를 개선하는 하나의 방법으로서, 제16도에 표시하듯이, 콜리메이션 스패터장치에, 콜리메이터(105)와 웨이퍼(102)와의 사이에 셔터(109)를 설치하고, 질화티탄층(56)을 형성한 후, 셔터(109)를 닫은 상태로 티탄타깃(104)로부터 티탄의 스패타입자를 방출시키는, 소위 클리닝기간을 설치하는 것을 생각할 수 있다.
요컨데, 티탄은 활성이므로, 풀로서 작용하므로, 콜리메이터(105)에 부착된 질화티탄의 박리를 억제하여 파티클의 발생을 억제한다.
또한, 티탄은 콜리메이터(105)에 부착된 질화티탄을 덮어서 부착되므로, 부착된 질화티탄으로부터의 질소가스의 방출을 억제하는 동시에, 부착되는 티탄자신이 질소가스를 흡착하여 배기작용을 하고, 진공만드는데 요하는 시간을 악화시키지 않는다.
이것들이 이유에 의해, 상기한 제2 및 제3의 문제를 개선할 수 있는 것이다.
다음에, 이와같은 생각에 근거해서, 셔터(109)를 갖는 콜리메이션 스패터장치를 사용하여 제12도에 표시한 티탄층(55) 및 질화티탄층(56)을 형성한 구체적 일예에 대해서 제18도에 따라서 설명한다.
구체적으론, 콘택트홀(54)의 직경이 0.5㎛, 깊이가 1.5㎛인 에스펙트비가 3인것에 있어서, 층간절연층(53)의 표면상, 요컨데 평탄부상에 막두께가 200Å정도의 티탄층(56), 및 막후가 700Å정도의 질화티탄층(56)을, 콜리메이터(105)의 에스펙트비가 1.5인것(구멍의 직경이 2㎝, 구멍의 높이가 3㎝)를 사용하여 형성한 것이다.
제16도에 있어서 우선, 제11도에 표시한 상태까지 형성된 반도체 장치를 포함하는 웨이퍼(102)를 가열스테이지(101)의 표면상에 재치하고, 웨이퍼누르기(103)으로 고정한다.
웨이퍼(102)는 가열스테이지(101)에 의해 가열된다.
또, 장치본체(100) 내부는 진공이 된다.
이 상태에서, 제18도의 스텝 S51이 스타트하여, 장치본체 100내에 아르곤 가스가 도입되어, 장치본체(100) 내부는 아르곤가스분위기로 된다.
그리고, 스텝 S52에 있어서, 셔터(109)가 열린상태, 결국, 티탄타깃(104)와 웨이퍼(102)와의 사이에 셔터(109)가 존재하지 않는 상태로, 티탄타깃(104)에 전력이 공급된다.
또한, 아르곤가스가 도입되면서부터 티탄게이트(104)에 전력이 공급될때까지의 시간(아르곤가스 도입기간)으로서, 장치본체(100) 내부에의 아르곤가스의 유량이 안정할때까지의 스텝 S51의 시간으로서 15초 취하고, 티탄게이트(104)에 전력이 공급되어서 티탄층(55)를 형성하고 있는 기간, 아르곤가스는 도입되어 계속되고 있다.
그러면, 티탄타깃(104)로부터는 티탄의 스패터입자가 방출되어, 방출된 스패터입자는 콜리메이터(105)에 의해 많은 기운성분이 제거되어서 웨이퍼(102)상에 비래하고, 층간절연층(53)의 표면상이나, 층간절연층(53)의 콘택트홀(54)가 위치하는 불순물 확산영역(52) 콘택트영역(52a)상이나, 및 층간절연층(53)의 콘택트홀(54)의 측면상에 티탄층(55)가 형성하게 된다.
이 티탄층(55)의 형성기간을 30초 행한바, 층간절연층(53)의 표면상, 요컨데 평탄부상에 막두께가 200Å정도의 티탄층(55)가 구하여지며, 층간절연층(53)의 콘택트홀(54)이 위치하는 불순물 확산영역(52)의 콘택트영역(52a)상에 막두께가 30Å정도의 티탄층(55)가 구하여진다(보텀커버리지가 약 15%).
다음에, 제18도의 스텝 S53에 있어서, 상기한 상태로, 티탄타깃(104)의 전력을 끊고, 장치본체(100)내에 아르곤가스의 주입과 동시에 질소가스를 주입하여, 장치본체(100)내부를 아르곤가스와 질소가스의 혼합가스분위기로 한다.
그리고 스텝 S54에 있어서, 티탄타깃(104)에 전력을 공급한다.
또한, 질소가스가 도입되고 나서 티탄타깃(104)에 전력이 공급될때까지의 시간(질소가스 도입기간)으로서, 장치본체(100) 내부에의 질소가스의 유량이 안정할때까지의 스텝 S53의 시간으로서 15초 취하고, 티탄타깃(104)에 전력이 공급되어서 질화티탄층(6)을 형성하고 있는 기간, 아르곤가스와 질소가스는 도입되어 계속하고 있다.
그렇게 하면, 티탄타깃(104)로부터는 티탄의 스패터입자가 방출되어, 혼합가스분위기중의 질소와 반응하여 질화티탄의 스패터입자가 된다.
이 스패터입자는 콜리메이터(105)에 의해 많은 기운성분이 제거되어서 웨이퍼(102)상에 비래하고, 티탄층(55)의 표면 전면상에 질화티탄층(56)이 제12도에 표시하듯이 형성하게 된다.
이 질화티탄층(56)의 형성기간을 105초 행한바, 층간절연층(53)의 표면상, 결국 평탄부상에 막두께가 700Å정도의 질화티탄층(56)이 구하여지며, 층간절연층(53)의 콘택트홀(54)가 위치하는 불순물 확산영역(52)의 콘택트영역(52a)상에 막두께가 105Å정도의 티탄층(55)가 얻어진다(보텀커버리지가 약 15%).
다음에, 제18도의 스텝 S55에 있어서, 티탄타깃(104)의 전력을 끊고, 셔터(109)를 닫고, 결국, 티탄타깃(104)와 웨퍼(102)와의 사이에 셔터(109)를 존재케한다.
이 기간에 질소가스의 도입도 정지한다.
이 셔터를 닫는 스텝 S55의 기간으로서 15초 요했다.
다음에, 셔터(109)가 닫힌 후, 스텝 S56에 있어서 티탄타깃(104)에 전력을 공급하고, 티탄타깃(104)에서 티탄의 스패타입자를 방출시킨다.
방출된 스패타입자는 콜리메이터(105)에 부착하는 동시에, 콜리메이터(105)를 통과한 티탄의 스패터입자는 셔터(109)에 부착한다.
그 결과, 티탄은 풀로서 작용하여 콜리메이터(105)에 부착된 질화티탄의 박리를 억제하고, 또한, 티탄은 콜리메이터(105)에 부착된 질화티탄을 덮어서 부착된다.
이 티탄을 스패터하는 기간(클리닝기간)은, 풀로서 작용하고 질화티탄을 덮는데 필요한 스텝 S56의 시간으로서 30초 요했다.
그후, 스텝 S57에 있어서, 셔터(109)를 닫고, 동시 아르곤가스의 도입을 정지하여(이 기간으로 10초 요했다.), 티탄층(55) 및 질화티탄층(56)의 형성의 일연의 처리를 종료하는 것이다.
이렇게 해서 형성된 티탄층(55) 및 질화티탄층(56)을 갖는 것을 상기한 것과 마찬가지로 제15도에 표시하는 상태까지 형성한 바, 500매정도의 웨이퍼(102)까지는, 열처리에 의해 형성된 티탄실리사이드층(57)은, 그 막후가 75Å정도의 것이 얻어지며, 불순물 확산영역(52)와 배선층과의 저저항인 전기적접속을 실현하는 역할을 달성하고 있으며, 또, 질화티탄층(56)은 배선층을 구성하는 텅스텐층(58)과의 밀착층으로서 기능하고, 층간절연층(53)의 콘택트홀(54)가 위치하는 불순물 확산영역(52)의 콘택트영역(52a)상의 막후가 105Å정도이며, WF6가스를 사용한 블랭킷 CVD법에 의해 텅스텐층(58)을 형성할시에, 불순물 확산영역(52)에 웜홀(11)이 발생하는 것을 방지하는 역활을 달성하고 있었다.
그런데, 상기와 같이 셔터(109)를 갖는 콜리메이션 스패터장치를 사용하여 티탄층(55) 및 질화티탄층(56)을 형성했을 경우, 셔터(109)를 닫고 티탄타깃(104)로 부터 티탄을 스패터하는 기간(클리닝기간)은, 이 장치를 사용하여 웨이퍼(10)상에의 막형성을 행할 수가 없기 때문에, 콜리메이션 스패터장치의 처리능력이 저하한다.
또, 클리닝기간에도 티탄타깃(104)로부터 티탄을 스패터하고 있어서, 티탄의 소비량의 증가를 초래한다.
또한, 콜리메이터(105)는, 클리닝기간에도 티탄이 부착되므로, 구멍의 직경이 작아져서 실효적인 애스펙트비가 증가하는 것도 빨라지고, 웨이퍼(102)상에 비래하는 스패터입자가 감소하는 것도 빨라지므로, 콜리메이터의 교환시기를 빠르게 하는 필요가 생긴다.
요는, 콜리메이션 스패터장치의 처리능력의 저하와 티탄층(55) 및 질화티탄층(56)으로 된 배리어메탈층(62)의 형성을 위한 코스트의 증가는 피할 수 없는 것이었다.
이 발명은 상기한 점을 감안하여 이루어진 것이며, 제1의 도전체의 콘택트영역과, 이 콘택트영역에 층간절연층의 콘택트홀을 통해서 전기적으로 접속되는 제2의 도전체와의 전기적접속이 저저항으로 행하여지는 반도체 장치 및 그 제조방법을 얻는 것을 목적으로 하는 것이다.
이 발명의 제2의 목적은, 제2의 도전체의 형성에 있어서 제1의 도전체에 웜홀이 발생하는 것을 방지할 수 있는 반도체 장치 및 그 제조 방법을 얻는 것이다.
이 발명의 제3의 목적은, 제1의 도전체의 콘택트영역과, 이 콘택트영역에 층간절연층의 콘택트홀로 전기적으로 접속되는 제2의 도전체와의 사이에 설치되는 배리어층을 짧은 시간으로, 또한 싼값으로 형성할 수 있는 반도체 장치 및 그 제조방법을 얻는 일이다.
이 발명의 제4의 목적은, 제1의 도전체의 콘택트영역과, 이 콘택트영역에 층간절연층의 콘택트홀로 전기적으로 접속되는 제2의 도전체와의간에 설치되는 배리어층의 형성에 있어서, 파티클의 발생을 억제하여 형성할 수 있는 반도체 장치 및 그 제조방법을 구하는 일이다.
[과거를 해결하기 위한 수단]
이 발명의 제1의 발명에 관한 반도체 장치는, 표면에 콘택트영역을 갖는 제1의 도전체와, 이 제1의 도전체상에 형성되어, 제1의 도전체의 콘택트영역상에 콘택트홀이 형성된 층간절연층과, 이 층간절연층의 콘택트홀내에 위치하는 제1의 도전체의 콘택트영역상에 형성된 티탄실리사이드층과 이 티탄실리사이드상에 콜리메이션 스패터법으로 형성된 티탄층과 이 질화티탄층상에 형성된 열질화 티탄층과를 가진 배리어층과, 층간절연층의 표면상에 형성되는 동시에, 배리어층을 통해서 제1의 도전체의 콘택트영역에 전기적으로 접속된 제2의 도전체와를 설치한 것이다.
이 발명의 제2의 발명에 관한 반도체 장치는, 표면에 콘택트영역이 있는 제1의 도전체와, 이 제1의 도전체상에 형성되어, 제1의 도전체의 콘택트영역상에, 에스팩트비가 2.5이상의 콘택트홀이 형성된 층간절연층과, 이 층간절연층의 표면상 및 이 층간절연층의 콘택트홀내에 위치하는 제1의 도전체의 콘택트영역상에 형성되어, 제1의 도전체의 콘택트영역과의 접촉부에 티탄실리사이드층 또는 티탄실리사이드층을 갖는 티탄층과 이 티탄실리사이드층 또는 티탄층상에 형성된 주상결정을 가진 제1의 질화티탄층과 이 제1의 질화티탄층상에 형성된 입상결정을 가진 제2의 질화티탄층과가 있으며, 티탄층은 제1의 도전체의 콘택트영역상의 티탄실리사이드층의 막후가 50∼200Å인 동시에 층간절연층의 표면상의 막두께가 150∼500Å이며, 제1 및 제2의 질화티탄층은 층간절연층의 표면상의 각각의 막두께가 100Å이상이며, 또한, 제1의 도전체의 콘택트영역상의 합계의 막두께가 60∼ 300Å인 동시에 층간절연층의 표면상의 합계의 막두께가 400∼1000Å인 배리어층과, 배리어층상에 형성되어, 배리어층을 통해서 제1의 도전체의 콘택트영역에 전기적으로 접속된 제2의 도전체와를 설치한 것이다.
이 발명의 제3의 발명에 관한 반도체 장치의 제조방법은, 표면에 콘택트영역상에 콘택트홀이 형성되는 층간절연층을 형성하는 공정과, 이 층간절연층의 표면상 및 이 층간절연층의 콘택트홀내에 위치하는 제1의 도전체의 콘택트영역상에 콜리메이션 스패터법으로 제1의 티탄층을 형성하는 공정과, 이 제1의 티탄층상에 콜리메이션 스패터법으로 질화티탄층을 형성하는 공정과, 이 질화티탄층상에 콜리메이션 스패터법으로 제2의 티탄층을 형성하는 공정과, 질소 혹은 암모니아분위기등의 질화성분위기중에서 열처리하고, 제1의 티탄층에서의 제1의 도전체의 콘택트영역과의 접촉부를 티탄실리사이드층으로 하는 동시에, 제2의 티탄층을 열질화 티탄층으로 하는 공정과, 열질화 티탄층상에 이 열질화 티탄층과 전기적으로 접속되는 제2의 도전체를 형성하는 공정과를 설치한 것이다.
[작용]
이 발명의 제1의 발명에 있어서는, 배리어층의 티탄실리사이드층이 제1의 도전체와 제2의 도전체와의 전기적접속을 저저항으로 행하게 하고, 배리어층을 구성하는, 콜리메이션 스패터법으로 형성된 질화티탄층과 열질화티탄층이, 층간절연층의 콘택트홀내에 위치하는 제1의 도전체의 콘택트영역상에 짧은 시간으로, 파티클의 발생을 억제하고, 막두께가 두껍게 형성되어, 제2의 도전체로부터 제1의 도전체에의 확산을 방지한다.
이 발명의 제2의 발명에 있어서는, 배리어층의 티탄층의 티탄실리사이드층이 제1의 도전체와 제2의 도전체와의 전기적접속을 저저항으로 행하게 하여, 배리어층을 구성하는, 주상결정을 가진 제1의 질화티탄층과 입상결정을 가진 제2의 질화티탄층이, 제2의 도전체로 부터 제1의 도전체에의 확산을 방지한다.
이 발명의 제3의 발명에 있어서는, 콜리메이션 스패터법으로 제1의 티탄층, 질화티탄층 및 제2의 티탄층을 보텀커버리지를 높게 하여 층간절연층의 콘택트홀내에 위치하는 제1의 도전체의 콘택트영역상에 형성할 수 있고, 제2의 티탄층의 형성이 콜리메이션 스패터장치의 처리능력을 높여, 파티클의 발생을 억제하고, 제1의 티탄실리사이드층이 제1의 도전체와 제2의 도전체와의 전기적접속을 저저항으로 행하게 하여, 질화티탄층 및 제2의 티탄층으로 부터 열질화티탄층, 제2의 도전체로 부터 제1의 도전체에의 확산을 방지한다.
[실시예]
[실시예 1]
제1도 내지 제8도는 이 발명의 실시예 1을 표시하는 것이다.
제1에 있어서 (1)은 제1의 도전체가 되는 실리콘으로 된 반도체 기판으로, 이 실시예 1에서는 P형의 반도체 기판이 사용된다.
(2)는 이 반도체 기판(1)의 표면에 형성된 불순물 확산영역으로, 일부 콘택트영역(2a)가 있으며, 이 실시예(1)에서는 MOS트랜지스터의 한편의 N형의 소스/드레인영역이다.
(3)은 반도체 기판(1)의 표면상에 형성되어, 반도체 기판(1)의 콘택트영역(2a)상에 콘택트홀(4)가 형성된 층간절연층으로, 이 실시예(1)에서는 콘택트홀(4)의 에스펙트비가 2.5이상(콘택트홀(4)의 직경으로 말하는 0.6㎛이하)이며, 구체적 일예로서는 직경이 0.5㎛, 깊이가 1.5㎛인 에스펙트비가 3인 것으로 했다.
(5)는 이 층간절연층(3)의 표면상 및 이 층간절연층(3)의 콘택트홀(4)내에 위치하는 반도체 기판(1)의 콘택트영역(2a)상에 형성되어, 반도체 기판(1)의 콘택트영역(2a)와의 접촉부에 티탄실리사이드층(7)을 갖고 있는 티탄층으로서 제1의 티탄층, 이 실시예(1)에서는, 그 구체적 일예로서 층간절연층(3)의 표면상, 요컨데 평탄부상의 막두께가 200Å정도이며, 티탄실리사이드층(7)의 막두께가 75Å정도의 것으로 했다.
(6)은 이 티탄실리사이드층(7)을 포함한 제1의 티탄층(5)의 표면상에 콜리메이션 스패터법으로 형성된 제1의 질화티탄층으로서의 질화티탄층으로, 제2도에 표시하듯이 200∼300Å의 경을 갖는 주상결정을 갖는 것이며, 이 실시예 1에서는, 그 구체적 일예로서 층간절연층(3)의 표면상, 결국 평탄부상의 막두께가 500Å정도이며, 반도체 기판(1)의 콘택트영역(2a)상의 막두께가 75Å정도의 것으로 했다.
(12)는 이 질화티탄층(6)의 표면상에 형성된 제2의 질화티탄층으로서의 열질화 티탄층으로, 제3도에 표시하듯이 100∼200Å의 경을 갖는 입상결정을 갖는 것이며, 이 실시예(1)에서는, 그 구체적 일예로서 층간절연층(3)의 표면상, 요컨데 평탄부상의 막두께가 200Å정도이며, 반도체 기판(1)의 콘택트영역(2a)상의 막두께가 30Å의 것으로 했다.
또한, 티탄실리사이드층(7)을 포함한 제1의 티탄층(5)와, 질화티탄층(6)과, 질화티탄층(12)에 의해 베리어층으로어의 배리어메탈층을 형성하고 있는 것이다.
(9)는 층간절연층(3)의 콘택트홀(4)내에 매립되어, 배리어메탈층(33)과 전기적으로 접속되어서 반도체 기판(1)의 불순물 확산영역(2)와 전기적으로 접속되는 매립부로, 이 실시예(1)에서는 텅스텐에 의해 형성되어 있다.
(10)은 매립부(9)와 전기적으로 접속되는 동시에, 층간절연층(3)상의 배리어메탈층(33)상에 형성된 배선부로, 매립부(9)로서 배선층이 되는 제2의 도전체를 구성하는 것이며, 이 실시예 1에서는 알루미늄, 혹은 A1-0.5wt%cu 또는 A1-1wt% Si-0.5wt%cu 등의 알루미늄 합금에 의해 형성되어 있다.
다음에 이와같이 구성된 반도체층의 제조방법을 제4도 내지 제7도에 따라서 설명한다.
또한, 제4도 ∼제7도중, 제1도와 동일한 부호는 동일 또는 상당부분을 표시한다.
우선, 제4도에 표시하듯이, 표면에 일부가 콘택트영역(2a)가 되는 불순물 확산영역(2)가 형성된 반도체 기판(1)의 표면상에, 층간절연층(3)을 형성하고, 이 층간절연층(3)에, 콘택트영역(2a)를 노출시키도록 콘택트홀(4)를 형성한다.
다음에, 제5도에 표시하듯이, 티탄타깃을 구비한 콜리메이션 스패터링장치를 사용하여, 층간절연층(3)의 표면상 및 이 층간절연층(3)의 콘택트홀(4)내에 위치하는 반도체 기판(1)의 콘택트영역(2a)상에 아르곤가스분위기에서 티탄의 스패터를 행하고 제1의 티탄층(5)를, 이 제1의 티탄층(5)상에 질소가스분위기중 또는 질소와 아르곤과의 혼합가스분위기중등의 질화성분 위기중에서 티탄의 스패터(반응성스패터)를 행하고 질화티탄층(6)을, 이 질화티탄층(6)상에 아르곤가스 분위기중에서 티탄의 스패터를 행하여 제2의 티탄층(13)을 순차 형성한다.
이들 제1의 티탄층(5), 질화티탄층(6) 및 제2의 티탄층(13)의 형성의 구체적 일예를 제8도에 따라서 설명한다.
구체적으로는, 콘택츠홀(4)의 직경이 0.5㎛, 깊이가 1.5㎛인 에스펙트비가 3인것에 있어서, 층간절연층(3)의 표면상, 요컨데 평탄부상에 막두께가 200Å정도의 제1의 티탄층(5), 막두께가 500Å정도의 질화티탄층(6), 막두께 200Å정도의 제2의 티탄층(13)을, 제16도에 표시한 콜리메이션 스패터장치(단, 셔터(109)는 없음)을 사용하여, 콜리메이터(105)의 에스펙트비가 1.0인것(구멍의 직경이 2㎝, 구멍의 높이가 3㎝)를 사용하여 형성한다.
즉, 제16도에 있어서 우선, 제4도에 표시한 상태까지 형성된 반도체 장치를 포함하는 웨이퍼(102)를 가열스테이지(101)의 표면상에 재치하고, 웨이퍼누르기(103)으로 고정한다.
웨이퍼(102)는 가열스테이지(101)에 의해 가열된다.
또, 장치본체(100) 내부는 진공으로 된다.
이 상태에서 제8도의 스텝 S1이 스타트하고, 장치본체(100)내에 아르곤가스가 도입되어, 장치본체(100)내부는 아르곤가스분위기로 된다.
그리고, 제8도의 스텝 S2에 있어서, 티탄타깃(104)에 전력이 공급된다.
또한, 아르곤가스가 도입되고나서부터 티탄타깃(104)에 전력이 공급될때까지의 시간(아르곤가스 도입기간)을, 장치본체(100) 내부에의 아르곤가스의 유량이 안정할때까지의 스텝 S1의 시간으로 15초가 되고, 티탄타깃(104)에 전력이 공급되어 티탄층(5)를 형성하고 있는 스텝 S2의 기간, 아르곤가스는 도입되어 계속하고 있다.
그렇게 하면, 티탄타깃(104)로부터는 티탄의 스패터입자가 방출되어, 방출된 스패터입자는 콜리메이터(105)에 의해 많은 기운성분이 제거되어서 웨이퍼(102)상에 비래하고, 층간절연층(3)의 표면상, 층간절연층의 콘택트홀(4)가 위치하는 불순물 확산영역(2)의 콘택트영역(2a)상, 및 층간절연층(3)의 콘택트홀(4)의 측면상에 제1의 티탄층(5)가 형성하게 된다.
이 제1의 티탄층(5)의 형성기간을 30초 행한바, 층간절연층(3)의 표면상, 요컨데 평탄부상에 막두께가 200Å정도의 제1의 티탄층(5)가 얻어지며, 층간절연층(3)의 콘택트홀(4)가 위치하는 불순물 확산영역(2)의 콘택트영역(2a)상에 막두께가 30Å정도의 제1의 티탄층(5)가 얻어진다(보텀커버리지가 약 15%).
다음에 제8도의 스텝 S3에 있어서, 상술한 상태로, 티탄타깃(104)의 전력을 끊고, 장치본체(100)내에 아르곤가스의 도입과 동시에 질소가스를 도입하고, 장치본체(100)내부를 아르곤가스와 질소가스의 혼합가스분위기로 한다.
그리고 스텝 S4에 있어서, 티탄타깃(104)에 전력을 공급한다.
또한, 질소가스가 도입되고나서 티탄타깃(104)에 전력이 공급될때까지의 시간(질소가스 도입기간)을 장치본체(100) 내부에의 질소가스의 유량이 안정할 때까지의 스텝 S3의 시간으로서 15초 취하고, 티탄타깃(104)에 전력이 공급되어서 질화티탄층(6)을 형성하고 있는 스텝 S4의 기간, 아르곤가스와 질소가스는 도입되어 계속하고 있다.
그렇다면, 티탄타깃(104)로 부터는 티탄의 스패터입자가 방출되어, 혼합가스 분위기중의 질소와 반응하여 질화티탄의 스패터입자가 된다.
이 스패터입자는 콜리메이터(105)에 의해 많은 기운성분이 제거되어서 웨이퍼(102)상에 비래하고, 제1의 티탄층(5)의 표면상에 질화티탄층(6)이 형성하게 된다.
이 질화티탄층(6)의 형성기간을 75초 행한바, 층간절연층(3)의 표면상, 요컨데 평탄부상에 막두께가 500Å정도의 질화티탄층(6)이 얻어지며, 층간절연층(3)의 콘택트홀(4)가 위치하는 불순물 확산영역(2)의 콘택트영역(2a)상에 막두께가 75Å정도의 질화티탄층(6)이 얻어진다(보텀커버리지가 약 15%).
다음에, 제8도의 스텝(S5)에 있어서, 상기한 상태로 티탄타깃(104)의 전력을 공급계속하여, 질소가스의 도입을 정지한다.
그렇다면, 티탄타깃(104)로 부터는 티탄의 스패터입자가 방출계속하여, 방출된 스패터입자는 콜리메이터(105)에 의해 많은 기음성분이 제거되어서 웨이퍼(102)상에 비래하고, 제5도에 표시하듯이 질화티탄층(6)의 표면상에 제2의 티탄층(13)이 형성하게 된다.
이 제2의 티탄층(13)의 형성기간을 30초 행한바, 층간절연층(3)의 표면상, 결국 평탄부상에 막두께가 200Å정도의 제2의 티탄층(13)이 얻어져, 층간절연층(3)의 콘택트홀(4)가 위치하는 불순물 확산영역(2)의 콘택트영역(2a)상에 막두께가 30Å정도의 제2의 티탄층(13)이 얻어진다(보텀커버리지가 약 15%).
이 제2의 티탄층(13) 형성기간에 있어서, 티탄타깃(104)로부터의 티탄의 스패터입자는 콜리메이터(105)에도 부착하기 때문에, 티탄은 풀로서 작용하여 콜리메이터(105)에 부착된 질화티탄의 박리를 억제하고, 또한, 티탄은 콜리메이터(105)에 부착된 질화티탄을 덮어 부착된다.
이 제2의 티탄층(13)의 형성기간은 30초로 티탄이 풀로서 작용하고, 질화티탄을 덮는데 충분했다.
또한, 이 제2의 티탄층(13)의 형성을 질화티탄층(6)의 형성과 연속하여 행하고 있으며, 제2의 티탄층(13)의 형성초기에 있어서 약간 질소가스가 도입되는 상태가 생기지만, 이 제2의 티탄층(13)은 후의 공정에 의해 열질화티탄층으로 되기 때문에, 하등의 문제가 없는 것이다.
그후 제8도의 스텝 S6에 있어서, 티탄타깃(104)의 전력을 끊고, 아르곤가스의 도입을 정지하여(이 기간으로서 10초 필요했다). 제1의 티탄층(5), 질화티탄층(6) 및 제2의 티탄층(13)의 형성의 일연의 처리를 종료하는 것이다.
다음에, 제1의 티탄층(5), 질화티탄층(6) 및 제2의 티탄층(13)이 형성된 웨이퍼(102)를 콜리메이션 스패터장치에서의 열챔버(도시하지 않음)에 진공중에서 반송하고, 제6도에 표시하듯이, 질소 혹은 암모니아분위기증의 열챔버로서 600∼800℃정도, 에를들면 650℃로 30초 열처리하고, 제1의 티탄층(5)에서의 반도체 기판(1)의 콘택트영역(2a)와의 접촉부를 티탄실리사이드층(7)로 하는 동시에, 제2의 티탄층(13)을 질화티탄층(12)로 한다.
또한 상기 열은 콜리메이션 스패터장치에서의 열챔버로서 열처리를 행한 것을 표시했지만, 콜리메이션 스패터장치와는 별도의 열처리장치로서 열처리해도 좋은 것이다.
이 경우, 질소 혹은 암모니아분위기등의 질화성분위기중으로 예를들면 750℃로 30초 열처리하면 되는 것이다.
이 형성된 티탄실리사이드층(7)은, 제1의 티탄층(5)에서의 콘택트영역(2a)와의 접촉부의 모든 실리사이화되어, 불순물 확산영역(2)의 내부에 다소 들어가 있는 것이다.
또, 열질화티탄층(12)는 제2의 티탄층(13) 모든 것이 변화하고 있는 것이다.
이와같이 해서 형성된, 티탄실리사이드층(7)을 가지는 제1의 티탄층(5)와 질화티탄층(6)과 열질화티탄층(12)로 된 3층구조의 것이, 최종적으로 배리어메탈층(33)이 되는 것이다.
다음에, 제7도에 표시하듯이, 반도체 기판(1)의 표면상전면, 요컨데, 열질화티탄층(12)의 표면전면에, WF6가스를 사용한 블랭킷 CVD법에 의해 텅스텐층(8)을 형성한다.
이 텅스텐층(8)의 전면을 에치백하고, 콘택트영역(2a)내에만 텅스텐층을 ㅡ남기고, 텅스텐플러그(9)를 형성한다.
그리고, 제1도에 표시하듯이, 반도체 기판(1)의 표면상전면, 요컨데, 노출된 열질화티탄층(12)의 표면전면 및 텅스텐플러그(9)의 표면에 알루미늄층을 형성하고, 이 알루미늄층을 통상의 사진제판기술에 의해 에칭하고, 배선부(10)을 형성한다.
이때, 알루미늄층하에 위치하는 제1의 티탄층(5)와 질화티탄층(6)과 열질화티탄층(12)도, 배선부(10)하에 위치하는 부분을 제하고 에칭되어, 제거되는 것이다.
또한, 배선부(10)은 텅스텐플러그(9)에 의해 배선층을 구성하고 있는 것이다.
이렇게 해서, 반도체 기판(1)의 표면에 형성된 불순물 확산영역(2)와 배선부(10) 및 텅스텐플러그(9)로 된 배선층이, 티탄층이, 티탄실리사이드층(7)과 질화티탄층(6)과 열질화티탄층(12)로 된 배리어메탈층(33)을 통해서 전기적으로 접속하는 것으로 된다.
이렇게 구성된 반도체 장치에 있어서, 티탄실리사이드층(7)을 갖는 제1의 티탄층(5)는, 티탄이 활성이기 때문에, 제1의 티탄층(5)의 열처리에 있어서, 콘택트영역(2a)상에 존재하는 자연산화막을 환원하고, 또한, 불순물 확산영역(2)의 실리콘과 반응하여 티탄실리사이드층(7)을 형성하므로, 불순물 확산영역(2)와 배선층과의 저저항인 전기적접속을 실현하는 역할을 달성하고 있는 것이다.
구체적으로는, 제1의 티탄층(5)는 충간절연층(3)의 표면상, 요컨데 평탄부상의 막두께가 200Å정도, 층간절연층(3)의 콘택트홀(4)가 위치하는 불순물 확산영역(2)의 콘택트영역(2a)상의 제6도에 표시된 막두께가 30Å정도이며, 열처리에 의해 형성된 콘택트영역(2a)상의 티탄실리사이드층(7)은 그 막두께가 제1의 티탄층(5)인 경우의 약 2.5배인 75Å정도가 되고, 불순물 확산영역(2)와 배선층과의 전기적접속을 충분히 저저항으로 실현하고 있었다.
질화티탄층(6) 및 열질화티탄층(12)는, 배선층을 구성하는 텅스텐플러그(9)를 형성하는 사이에 직접 제1의 티탄층(5)의 표면에 형성하면은 막박리가 생기거나, 텅스텐층(8)을 형성하기 위한 원료가스인 WF6과 제1의 티탄층(5)가 반응하여 텅스텐층(8)의 형성이 곤란하게 되므로, 제1의 티탄층(5)과 텅스텐층(8)과의 밀착층으로서 기능하는 것이다.
또, 이들의 질화티탄층(6) 및 열질화티탄층(12)는, WF6가스를 사용한 불랭킷CVD법에 의해 텅스텐층(8)을 형성할시에, 불순물 확산영역(2)에 제14도로 설명한 웜홀(11)이 발생하는 것을 방지하는 역할을 달성하고 있는 것이다.
또한, 반응성 스패터에 의해 형성되는 질화티탄층(6)은 충분히 질화시키기 때문에 어느정도 높은, 4mTorr정도의 질화성분위기로 스패터로 형성하기 때문에, 스패터입자의 분위기가스에 의한 산란이 크게 되어, 기욺성분이 다소 많아짐에 대해서, 열질화티탄층(12)는 제2의 티탄층(13)을 열처리하므로서 형성하고 있으며, 제2의 티탄층(13)은 1mTorr정도의 아르곤가스 분위기로 스패터로서 형성할 수 있어서, 분위기가스에 의한 산란에 근거한 기욺성분이 적고, 반응성스패터에 의해 형성되는 질화티탄층(6)에 대해서 보텀커버리지가 좋은 것이다.
또, 열질화티탄층(12)는, 반응성스패터에 의해 형성되는 질화티탄층(6)과는 달리, 제2도에 표시하는 주상결정이 아니고, 제3도에 표시한 입상결정이기 때문에, WF6가스를 사용한 블랭킷 CVD법에 의해 텅스텐층(8)을 형성할 때에, WF6가스가 침입하기 어렵고, 반응성스패터에 의해 질화티탄층(6)에 대해서 불순물 확산영역(2)에 웜홀이 발생하는 것을 방지하는 작용이 강한 것이다.
구체적으로는, 질화탄층(6)은 층간절연층(3)의 표면상, 요컨데 평탄부상의 막두께가 500Å정도, 층간절연층(3)의 콘택트홀(4)가 위치하는 불순물 확산영역(2)의 콘택트영역(2a)상의 막두께가 75Å정도이며, 열질화티탄층(12)는 열처리에 의해 제2의 티탄층(13)과 거의 같은 막두께가 되므로, 층간절연층(3)의 표면상, 요컨데 평탄부상의 막두께가 200Å정도, 층간절연층(3)의 콘택트홀(4)가 위치하는 불순물 확산영역(2)의 콘택트영역(2a)상의 막두께가 30Å정도이며, 층간절연층(3)의 콘택트홀(4)가 위치하는 불순물 확산영역(2)의 콘택트영역(2a)상의, 질화티탄층(6)과 열질화티탄층(12)의 총 막두께가 105Å 정도가 되고, 충분한 웜홀의 방지가 도모된다.
한편, 제8도에 표시한 방법 및 제16도에 표시한 장치로, 제1의 티탄층(5), 질화티탄층(6) 및 제2의 티탄층(13)을 형성한 후, 제1도에 표시하는 상태까지 형성한 바, 650매 정도의 웨이퍼(102)까지는, 열처리에 의해 형성된 티탄실리사이드층(7)은, 그 막두께가 75Å정도의 것이 얻어지며, 불순물 확산영역(2)와 배선층과의 저저항인 전기적접속을 실현하는 역할을 달성하고 있고, 또, 질화티탄층(6) 및 열질화티탄층(12)는 배선층을 구성하는 텅스텐플러그(9)를 형성할때의 막바리를 방지하여 제1의 티탄층(5)와 텅스텐층(8)과의 밀착층으로 기능하고, 층간절연층(3)의 콘택트홀(4)가 위치하는 콘택트영역(2a)상의 불순물 확산영역(2)의 총 막두께가 105Å정도이며, WF6가스를 사용한 블랭킷 CVD법에 의해 텅스텐층(8)를 형성할때에, 불순물 확산영역(2)에 웜홀이 발생하는 역활을 달성하고 있다.
또한, 제8도에 표시한 방법에 의해, 제1의 티탄층(5), 질화티탄층(6) 및 제2의 티탄층(13)을 형성하고 열처리하므로서 티탄실리사이드층(7), 질화티탄층(6) 및 열질화티탄층(12)로 된 배리어메탈층(33)을 형성한 것(이하, 3층 배리어층의 것으로 약칭한다)와 제18도에 표시한 방법에 의해, 티탄실리사이드층(7) 및 질화티탄(6)으로 된 배리어메탈층(62)를 형성한 것(이하, 2층 배리어층의 것으로 약칭한다)와를 비교하면은, 3층 배리어층의 것이 2층 배리어층의 것에 대해서 다음과 같이 된 이점이 있다.
첫째로, 1매의 웨이퍼(102)의 처리시간이, 3층 배리어층의 것이 2층 배리어층의 것에 대해서 20% 단축할 수 있고, 콜리메이션 스패터장치의 처리능력의 향상으로 연결되는 것이다.
요컨데, 2층 배리어층의 것은, 제18도에서 명백한 것과 같이, 1매의 웨이퍼 102를 처리하는 일련의 처리시간이 220초 걸리는 것에 대해서, 3층 배리어의 것은, 제8도에서 명백한 것과 같이, 일매의 웨이퍼(102)를 처리하는 일련의 처리시간이 175초로 되며, 45초의 단축을 도모된다.
둘째로, 티탄타깃(104)의 소비량이, 3층 배리어층의 것이 2층 배리어층의 것에 대해서 18% 삭감할 수 있다.
요컨데, 2층 배리어층의 것은, 제18도에서 명백한 것과 같이, 1매의 웨이퍼(102)를 처리하는 일련의 처리하는 사이에 티탄타깃(104)에 전력을 공급하고 있는 시간이 165초인 것에 대해서, 3층 배리어층의 것은, 제8도에서 명백한 것과 같이, 일매의 웨이퍼(102)를 처리하는 일련의 처리하는 사이에 티탄타깃(104)에 전력을 공급하고 있는 시간이 135초로 되며, 30초의 단축을 도모하며, 그 분 티탄타깃(104)의 소비량이 감한다.
셋째로, 3층 배리어층의 것이 2층 배리어층의 것에 대해서 티탄타깃의 소비량을 18%로 삭감하므로서, 3층 배리어층의 것이 2층 배리어층의 것에 대해서, 1매를 처리할 사이의 콜리메이터9105)의 질화티탄등의 부착량이 적어지고, 콜리메이터(105)의 교환까지 처리할 수 있는 웨이퍼(102)의 매수를 22%증가할 수 있다.
넷째로, 3층 배리어층의 것이 2층 배리어층의 것에 대해서 파타클의 발생을 낮게 억제할 수가 있다.
이상 기술한 것과 같이, 이 실시에 1에 표시한 것은, 불순물 확산영역(2)와 배선층과의 전기적접속을 충분히 저저항으로 실현할 수 있는 동시에, 불순물 확산영역(2)에의 웜홀의 발생을 확실히 방지할 수 있고, 또한, 콜리메이션 스패터장치의 클리메이터(105)의 교환시기를 포함한 처리능력의 향상, 티탄타깃(104)의 소비량의 삭감, 저 파티클화에 의한 저 코스트화가 도모된다는 효과를 갖고 있는 것이다.
또한, 발명자 등은, 상기에 표시한 구체적 일예에 근거해서, 층간절연층(3)의 콘택트홀(4)로서 직경이 0.5㎛인 애스펙트비가 3인것에 있어서, 제16도에 표시한 콜리메이터(105)의 애스펙트비 1.5인것(구멍의 직경이 2㎝, 구멍의 높이가 3㎝)를 사용한 콜리메이션 스패터장치(단, 셔터(109)는 없음)을 사용하여, 제8도에 표시한 시퀸스(단, 제1의 티탄층 5, 질화티탄층(6) 및 제2의 티탄층(13)의 형성을 위한 처리시간이 틀리다)에 근거해서, 여러가지의 막두께를 갖는 제2의 티탄층(5), 질화티탄층(6) 및 제2의 티탄층(13)이 형성된 반도체 장치를 제조한 바, 다음과 같은 것을 알았다.
즉, 제1의 티탄층(5)는 콘텍트영역(2a)상의 티탄실리사이드층(7)의 막두께가 50∼200Å인 동시에 층간절연층(3)의 표면상의 티탄층(5)의 막두께가 150∼500Å(보텀 커버리지 15% 정도)인 것이 필요하다.
요컨데, 티탄 실리사이드층(7)의 막두께가 50Å미만이 되면은, 불순물 확산영역(2)와 배선층과의 전기적접속이 고저항으로 되고, 양호한 콘택트저항이 구하여지지 않게 되어, 티탄실리사이드층(7)의 막두께가 200Å을 넘으면, 티탄과 불순물 확산영역(2)와의 반응이 지나치게 많아져, 불순물 확산영역(2)의 깊이를 넘어서 티탄실리사이드층(7)이 형성되는 우려가 있고, 접합리크를 일으킬 우려가 높은 것이다.
또, 질화티탄층(6) 및 열질화티탄층(12)는 층간절연층(3)의 표면상의 각각의 막두께가 100Å이상이며, 또, 콘택트영역(2a)상의 합계의 막두께가 60∼300Å인 동시에 층간절연층(3)의 표면상의 합계의 막후가 400∼1000Å(보텀커버리지 15% 정도)인 것이 필요하다.
요컨데, 콘택트영역(2a)상의 질화티탄층(6) 및 열질화티탄층(12)의 합계의 박막이 60Å미만이면은, 배선층의 매립부(9)를 구성하는 텅스텐에 의한 웜홀의 방지효과가 낮고, 300Å을 넘으면, 콜리메이션 스패터장치의 처리능력등이 열화하는 것이었다.
또한, 상기 실시예 1에 있어서, 배선층의 매립부(9) 및 배선부(10)을 각각 CVD법에 의해 형성한 것을 표시했지만, CVD법에 한정되는 것이 아니고, PVD법 등의 타의 막형성방법을 사용하여 형성해도 좋은 것이다.
또, 상기 실시예 1에 있어서, 제1의 도전체를 반도체 기판(1)로서, 제2의 도전체를 배선층으로 한 것을 표시했지만, 이에 한정된 것은 아니고, 제1의 도전체로서 하층에 배치된 폴리실리콘으로 된 하층 배선층으로서, 제2의 도전체를 하층배선층의 위에 층간절연층을 통해서 형성된, 실시예 1의 제2의 도전체와 같은 형태를 갖는 상층배선층으로 한 것으로서도 좋은 것이다.
또, 이 발명의 실시예 1의 설명중, 배리어메탈층(33)의 일부를 구성하는 티탄실리사이드층(7)은, 제1의 티탄층(5)가 열처리에 의해 모두 티탄실리카층(7)은, 제1의 티탄층(5)가 열처리에 의해 모두 티탄실리카층(7)을 변화하는 것으로서 설명했지만, 일부분 제2의 티탄층(5)가 남은 티탄 실리카층(7)을 갖는 제1의 티탄층(5)일지라도 좋다.
[실시예 2]
제9도는 이 발명의 실시예 2를 표시하는 것이며, 상기 실시예 1의 것이 제2의 도전체를 구성하는 배선층을 알루미늄 혹은 알루미늄 합금으로 된 배선부(10)과 텅스텐으로 된 매립부(9)로 구성하고 있는 것에 대해서 텅스텐 단체로 제2의 도전체를 구성하는 배선층을 형성한 것이다.
기타의 점에 대해서는 상기한 실시예 1과 같은 구성이며, 제9도중 제1도와 동일부호는 동일 또는 상당부분을 표시한다.
즉, 이 실시예 2에 표시하는 반도체 장치는, 제7도에 표시한 구성까지는 상기한 실시예 1과 마찬가지로 형성한다.
그후, 실시예 1의 것에 있어서는, WF6가스를 사용한 블랭킷 CVD법에 의해 형성된 텅스텐층(8)의 전면을 에치백하고, 콘택트영역 2a 내에만 텅스텐층(8)을 남기고, 텅스텐플라그된 매립부(9)를 형성했지만, 이 실시예(2)에 있어서는, 제8도에 표시하듯이 WF6가스를 사용한 블랭킷 CVD법에 의해 형성된 텅스텐층(8)을 배선층의 패턴으로 사진제판기술에 의해 애칭하여 매립부 및 배선부를 갖고 있는 배선층(14)를 형성하는 것이다.
이때, 텅스텐층의 아래에 위치하는 제1의 티탄층(5)와 질화티탄층(6)과 열질화티탄층(12)도, 배선층(14)의 하에 위치하는 부분을 제하고 애칭되어, 제거되는 것이다.
이와같이 구성된 반도체 장치에 있어서는, 상기 실시예 1과 마찬가지의 효과를 나타내고 있는 것이다.
또한, 이 실시예 1에 있어서는, 제2의 도전체를 구성하는 배선층(14)를 텅스텐에 의해 구성한 것을 표시했지만, 텅스텐에 한정되어 있는 것이아니고, 동(Cu), 질화티탄(Tin), 알루미늄(AI), 티탄실리사이드(TiSi2), 텅스텐실리사이드(WSi2), 또는 폴리실리콘에 의해 배선층(14)를 구성한 것이라도 좋고, 또, 이들의 재료중에서 선정된 2층, 3층 구조에 의해 배선층(14)를 구성한 것이라도 좋은 것이다.
이 경우, 티탄실리사이드층(7) 또는 티탄실리사이드층(7)을 포함한 제1의 티탄층(5)와 질화티탄층(6)과 열질화티탄층(12)에 의해 구성되는 배리어메탈층(33)은, 배선층(14)와 반도체 기판(1)의 실리콘과의 반응을 방지하는 기능을 갖고 있으며, 상기 실시예 2와 마찬가지의 효과를 나타내는 것이다.
[적용예]
다음에, 상기 실시예 1 또는 실시예 2를 다이나믹 랜덤 액세스 메로리에 적용했을 경우의, 적용예를 제10도를 사용하여 설명한다.
제10도는 다이나믹 랜덤 액세스 메모리의 주요부를 표시하는 단면도이며, 설명의 형편상, 상기한 실시예 1 및 2에 있어서의 티탄실리사이드층(7) 내지 티탄실리사이드층을 포함한 제1의 티탄층(5)와 질화티탄층(6)과 열질화티탄층(12)에 의해 구성되는 배리어층에 대해서는 표시하지 않았음.
제10도에 있어서 (200)은 실리콘으로 된 반도체 기판, (201), (202)는 이 반도체 기판(200)의 표면에 형성된 메모리셀의 트랜지스터를 구성하는 N형 불순물 확산영역으로 된 한쌍의 소스/드레인영역, (203)은 이들 한쌍의 소스/드레인영역간에서의 상기 반도체 기판(200)의 표면상에 게이트산화막을 통해서 형성된, 메모리셀의 트랜지스터를 구성하는 게이트전극으로, 폴리실리콘으로 형성되어, 대응의 위드선의 일부에 의해 구성되어 있다.
(204) 내지(211)은 각각 각층에 있어서의 층간절연층, (212)는 상기 메모리셀의 트랜지스터의 한편의 소스/드레인영역(202)에, 층간절연층(204)의 콘택트홀을 통해서 전기적으로 접속되는 비트선으로, 하층이 텅스텐 실리사이드, 상층이 폴리실리콘으로 된 2층구조에 의해 구성되어 있는 것이다.
(213)은 이 비트선(212)에 의해 상층에 설치되어, 메모리셀부(200M)의 트랜지스터의 타편의 소스/드레인영역(201)에 층간절연층(204) 및 (205)의 콘택트홀을 통해서 전기적으로 접속되는, 메모리셀부(200M)의 캐패시터의 한편의 전극을 구성하는 스트레이지노드로, 폴리실리콘에 의해 구성되어 있다.
(215)는 이 스트레이지 노드와 유전체막(214)를 통해서 대향배치된, 메모리 셀부(200M)의 캐패시터의 한편의 전극을 구성하는 셀플레이트로, 폴리실리콘에 의해 구성되어 있다.
(216)은 이 셀플레이트9215)상에 설치된 알루미늄 또는 알루미늄합금으로 된 제1의 알루미늄층으로, 메모리셀부(200M)에 배치되어 있는 것에 있어서는, 예를들면 워드선 대향배치되어, 워드선의 저저항화를 도모하기 위해서 복수개소으로 워드선과 전기적으로 접속된 배선층을 구성하고 있는 것이다.
(217)은 이 제1의 알루미늄층(216)의 상층에 설치된 제2의 알루미늄층으로, 메모리셀부(200M)에 배치한 것에 있어서는, 예를들면 비트선과 전기적으로 접속된 배선층을 구성하고 있는 것이다.
(218), (219)는 상기 반도체 기판(200)의 표면에 형성된, 주변회로부(200P)의 n채널 트랜지스터를 구성하는 N형의 불순물 확산영역으로 된 한쌍의 소스/드레인영역, (220)은 이들 한쌍의 소스/드레인영역간에 있어서의 상기 반도체 기판(200)의 표면상에 게이트산화막을 통해서 형성된, 주변회로부(200P)의 n채널트랜지스터를 구성하는 게이트전극으로, 폴리실리콘으로 형성되어 있다.
(212, 222)는 상기 반도체 기판(200)의 표면에 형성된, 주변회로부(200P)의 P채널 트랜지스터를 구성하는 P형의 불순물으로 된 한쌍의 소스/드레인영역, (223)은 이들 한쌍의 소스/드레인영역의 사이에서의 반도체기(200)의 표면상에 게이트산화막을 통해서 형성된, 주변회로부(200P)의 P채널 트랜지스터를 구성하는 게이트전극으로, 폴리실리콘으로 형성되어 있다.
(224)는 각각 주변회로부(200P)의 n채널트랜지스터의 소스/드레인영역(218, 219)나, P채널트랜지스터의 소스/드레인영역(221, 222)의 위치에 형성된 층간절연층(208), (209), (210)의 콘택트홀내에 매립된 텅스텐으로 된 배선층의 매립부에서, 전기적으로접속된 배선부로 된 제1의 알루미늄층(216)에 의해 제2의 도전체를 구성하는 배선층을 형성하고 있는 것이다.
다음에, 이와같이 구성된 다이나믹 랜덤 엑세스 메모리에 있어서, 상기한 실시예 1 및 2에서의 티탄 실리사이드층(7)을 포함한 제1의 티탄층(5)와 질화티탄층(6)과 열질화티탄층(12)에 의해 구성되는 배리어메탈층이 적용되는 제1의 도전체와 제2의 도전체와의 콘택트부에 대해서 이하에 설명한다.
(1) 제1의 도전체가 반도체 기판(200)이며, 제2의 도전체가 비트선(212)이며, 메모리셀부(200M)의 트랜지스터의 한편의 소스/드레인영역(202)와 비트선(212)와의 콘택트부.
(2) 제1의 도전체가 반도체 기판(200)이며, 제2의 도전체가 스트레이 지노드(213)이며, 메모리셀부(200M)의 트랜지스터의 타편의 소스/드레인영역(210)과 스트레이지 노드(213)과의 콘택트부.
(3) 제1의 도전체가 반도체 기판(200)이며, 제2의 도전체가 매립부(224)와 이 매립부(224)에 전기적으로 접속된 제1의 알루미늄층(216)으로 된 배선층이며, 이 배선층과 주변회로부(200P)의 P 또는 n채널 트랜지스터의 소스/드레인영역(218, 219, 221, 222)와의 콘택트부.
(4) 제1의 도전체가 비트선(212)이며, 제2의 도전체가 제2의 알루미늄층(217)이며, 비트선(212)와 제2의 알루미늄층(217)과의 콘택트부.
특히, 비트선(212)가 스트레이지 노드(213)의 하층에 설치되어, 셀플레이트(215)의 상층에 제1의 알루미늄층(216)이 형성된 다이나믹 랜덤 액세스 메모리에 있어서, 주변회로부(200P)의 제1의 알루미늄층(216)이 있는 배선층과 주변회로부(200P)의 P 또는 n채널 트랜지스터의 소스/드레인영역(218), (219), (221), (222)와의 전기적 접속은, 층간 절연층(208), (209), (210)의 콘택트홀을 통해서 행하여지므로 이 콘택트홀의 깊이가 깊어, 에스펙트비가 대단히 높아, 상기 실시예를 적용했을 경우 대단한 효과를 갖고 있는 것이다.
[발명의 효과]
이 발명의 제1의 발명은, 표면에 콘택트영역을 갖는 제1의 도전체와, 이 제1의 도전체상에 형성되어, 제1의 도전체의 콘택트영역상에 콘택트홀이 형성된 층간절연층과, 이 층간절연층의 콘택트홀내에 위치하는 제1의 도전체의 콘택트영역상에 형성된 티탄실리사이드층과 이 티탄실리사이드상에 직접, 또는 티탄층을 통해서 콜리메이션 스패터법으로 형성된 질화티탄층과 이 질화티탄층상에 형성된 열질화티탄층을 갖는 배리어층과, 층간절연층의 표면상에 형성되는 동시에, 배리어층을 통해서 제1의 도전체의 콘택트영역에 전기적으로 접속된 제2의 도전체와를 설치한 것으로, 제1의 도전체와 제2의 도전체와를 저저항으로 전기적접속을 행하여, 또한, 배리어층을 구성하는 질화티탄층과 열질화티탄층을 단시간으로, 파티클의 발생을 억제하여 막후를 두껍게 해서 형성할 수 있고, 제2의 도전체로부터 제1의 도전체에의 확산을 방지할 수 있다는 효과를 갖고 있는 것이다.
이 발명의 제2의 발명은, 표면에 콘택트영역이 있는 제1의 도전체와, 이 제1의 도전체상에 형성되어, 제1의 도전체의 콘택트영역상에, 애스팩트비가 2.5이상의 콘택트홀이 형성된 층간절연층과, 이 층간절연층의 표면상 및 이 층간절연층의 콘택트홀내에 위치하는 제1의 도전체의 콘택트영역상에 형성되어, 제1의 도전체의 콘택트영역과의 접촉부에 티탄실리사이드층 또는 티탄실리사이드층이 있는 티탄층과 이 티탄실리사이드층 또는 티탄층상에 형성된 주상결정을 가진 제1의 질화티탄층과 이 제1의 질화티탄층상에 형성된 입상결정을 갖는 제2의 질화티탄층과를 가지며, 티탄층은 제1의 도전체의 콘택트영역상의 티탄실리사이드층의 막두께가 50∼200Å인 동시에 층간절연층의 표면상의 막두께가 150∼500Å이며, 제1 및 제2의 질화티탄층은 층간절연층의 표면상의 각각의 막두께가 100Å이상이며, 또한, 제1의 도전체의 콘택트영역상의 총 막두께가 60∼300Å인 동시에, 표면상의 층간절연층의 총 막두께가 400∼1000Å인 배리어층과, 배리어층상에 형성되어, 배리어층을 통해서 제1의 도전체의 콘택트영역에 전기적으로 접속된 제2의 도전체과를 설치한 것으로, 제1의 도전체와 제2의 도전체와를 저저항으로 전기적 접속을 행하고, 배리어층을 구성하는 제1및 제2의 질화티탄층이 제2의 도전체로 부터 제1의 도전체에의 확산을 교과적으로 방지할 수 있다는 효과가 있는 것이다.
이 발명의 제3의 발명은, 표면에 콘택트영역이 있는 제1의 도전체상에, 이 제1의 도전체의 콘택트영역상에 콘택트홀이 형성되는 층간절연층을 형성하는 공정과, 이 층간절연층의 표면상 및 이 층간절연층의 콘택트홀내에 위치하는 제1의 도전체의 콘택트영역상에 콜리메이션 스패터법으로 제1의 티탄층을 형성하는 공정과, 이 제1의 티탄층상에 콜리메이션 스패터법으로 질화티탄층을 형성하는 공정과, 이 질화티탄층상에 콜리메이션 스패터법으로 제2의 티탄층을 형성하는 공정과, 질소 혹은 암모니아 분위기등의 질화성분위기중에서 열처리하고, 제1의 티탄층에 있어서의 제1의 도전체의 콘택트영역과의 접촉부를 티탄실리사이드층으로 하는 동시에, 제2의 티탄층을 열질화티탄층으로 하는 공정과, 열질화티탄층상에 이 열질화티탄층과 전기적으로 접속되는 제2의 도전체를 형성하는 공정과를 설치한 것으로 해서, 제1의 티탄층, 질화티탄층 및 제2의 티탄층을 보텀 커버리지를 높게 하여 제1의 도전체의 콘택트영역상에 형성할 수 있고, 제2의 티탄의 형성공정이 콜리메이션 스패터장치의 처리능력을 높여, 파티클의 발생을 억제하고, 제1의 티탄층의 티탄실리사이드층이 제1의 도전체와 제2의 도전체와의 전기적접속을 저저항하게 행하여, 질화티탄층 및 제2의 티탄층으로 부터의 열질화티탄층이 제2의 도전체로 부터 제1의 도전체에의 확산을 효과적으로 방지할 수 있다는 효과를 갖고 있는 것이다.

Claims (13)

  1. 표면에 콘택트영역을 갖는 제1의 도전체, 이 제1의 도전체상에 형성되어, 상기 제1의 도전체의 콘택트 영역상에 콘택트홀이 형성된 층간절연층, 이 층간절연층의 콘택트홀내에 위치하는 상기 제1의 도전체의 콘택트의역상에 형성된 티탄실리사이드층과, 이 티탄실리사이드상에 콜리메이션 스패터법으로 형성된 질화티탄층과, 이 질화티탄층상에 형성된 열질화티탄층과를 가진 배리어층, 상기 층간절연층의 표면상에 형성되는 동시에, 상기 배리어층을 통해서 상기 제1의 도전체의 콘택트영역에 전기적으로 접속된 제2의 도전체를 구비한 반도체 장치.
  2. 제1항에 있어서, 상기 제1의 도전체는 실리콘으로 된 반도체 기판이며, 상기 제1의 도전체의 콘택트 영역은 이 반도체 기판의 표면에 형성된 불순물 확산영역의 최소한 일부인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 제1의 도전체는 반도체 기판상에 절연층을 통해서 형성된 배선층인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 제2의 도전체는 층간절연층의 콘텍트흘내에 매립되어, 배리어층과 전기적으로 접속된 매립부 및 이 매립부와 전기적으로 접속되어, 층간절연층의 표면상에 형성된 배선부를 갖고 있는 것으로 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 제2의 도전체의 상기 매립부는 텅스텐으로 되어 있으며, 제2의 도전체의 배선부는 알루미늄 또는 알루미늄 합금으로 되어 있는 것을 특징으로 하는 반도체 장치.
  6. 표면상에 콘택트영역을 갖는 제1의 도전체, 이 제1의 도전체상에 형성되어, 상기 제1의 도전체의 콘택트 영역상에 위치하고, 애스펙트비 2.5 이상의 콘택트홀이 형성된 층간절연층, 이 층간절연층의 표면상 및 이 층간절연층의 콘택트홀내에 위치하는 상기 제1의 도전체의 콘택트영역상에 형성되어, 상기 제1의 도전체의 콘택트영역과의 접촉부에 티탄실리사이드층을 갖는 티탄층과, 이 티탄층 또는 상기 티탄 실리사이드층 상에 형성된 주상결정을 가진 제1의 질화티탄층과, 상기 제1의 질화 티탄층상에 형성된 입상결정을 갖는 제2의 질화티탄층을 가지며, 이 제1의 질화티탄층은 상기 제1의 도전체의 콘택트영역상의 티탄실리사이드층의 막두께가 50∼200Å인 동시에 상기 층간절연층의 표면상의 상기 티탄층의 막두께는 150∼500Å이며, 상기 제1 및 제2의 질화티탄층은 상기 층간절연층의 표면상의 각각의 막두께가 100Å 이상이며, 또한, 상기 제1의 도전체의 콘택트영역상의 이들 층의 총 막두께가 60∼300Å이고, 표면상의 상기 층간절연층의 총 막두께가 400~1000Å인 배리어층, 상기 배리어층상에 형성되어, 상기 배리어층을 통해서 상기 제1의 도전체의 콘택트 영역에 전기적으로 접속된 제2의 도전체를 구비한 반도체 장치.
  7. 제6항에 있어서, 상기 제1도전체는 실리콘으로 된 반도체 기판이며 상기 제1도 전체의 콘택트 영역은 상기 반도체 기판의 표면에 형성된 최소한 불순물 확산영역의 일부임을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서, 상기 제1도전체는 절연층을 통해서 반도체 기판상에 형성된 배선층임을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서, 상기 제2도전체는 상기 층간절연막의 콘택트홀 내에 매립되어 상기 배리어층에 전기적으로 접속된 매립부와 그 매립부에 전기적으로 접속되고 상기 층간 절연층의 표면상에 형성된 배선부를 가지는 것을 특징으로 하는 반도체 장치.
  10. 제6항에 있어서, 상기 제2도전체의 매립부는 텅스텐으로 되어 있고 상기 배선부는 알루미늄 또는 알루미늄 합금으로 되어 있음을 특징으로 하는 반도체 장치.
  11. 표면상에 콘택트영역이 형성된 제1의 도전체상에, 이 제1의 도전체의 콘택트영역상에 콘택트홀이 형성되는 층간절연층을 형성하는 공정, 이 층간절연층의 표면상 및 이 층간절연층의 콘택트홀내에 위치하는 상기 제1의 도전체의 콘택트영역상에 콜리메이션 스패터법으로 제1의 티탄층을 형성하는 공정, 이 제1의 티탄층상에 콜리메이션 스패터법으로 질화티탄층을 형성하는 공정, 이 질화티탄층상에 콜리메이션 스패터법으로 제2의 티탄층을 형성하는 공정, 질소 혹은 암모니아 분위기 등의 질화성분위기에서 열처리하고, 상기 제1의 티탄층에서의 상기 제1의 도전체의 콘택트영역과의 접촉부를 티탄 실리사이드층으로 하는 동시에, 상기 제2의 티탄층을 열질화티탄층으로 하는 공정, 상기 열질화 티탄층상에 이 열질화티탄층과 전기적으로 접속되는 제2의 도전체를 형성하는 공정을 구비한 반도체 장치 제조방법.
  12. 제11항에 있어서, 상기 제2의 도전체를 형성하는 공정은, 상기 층간절연층의 콘택트홀 내에 매립되어, 상기 열질화티탄층과 전기적으로 접속된 매립부를 형성하는 공정과, 이 매립부와 전기적으로 접속되어, 상기 층간절연층의 표면상에 늘어놓은 한 배선부를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 장치 제조방법.
  13. 제12항에 있어서, 상기 제1의 도전체는 실리콘으로 된 반도체 기판이며, 제2의 도전체의 매립부는 텅스텐으로 되어 있고, 상기 제2의 도전체의 배선부는 알루미늄 또는 알루미늄 합금으로 되어 있는 것을 특징으로 하는 반도체 장치 제조방법.
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