KR100552813B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
도전막을 포함하는 소정의 하부 구조를 가지는 반도체 기판 위에 층간 절연막을 형성하는 단계, 층간 절연막에 도전막의 일부를 노출하는 복수개의 접촉홀을 형성하는 단계, 층간 절연막의 접촉홀 내부에 제1 티타늄 질화막을 형성하는 단계, 제1 티타늄 질화막에 N2와 SiH4 의 혼합 가스를 플라즈마 처리하는 단계, 제1 티타늄 질화막 위에 제1 티타늄 실리콘 질화막을 형성하는 단계, 제1 티타늄 실리콘 질화막 위에 금속 플러그를 형성하는 단계, 금속 플러그, 제1 티타늄 실리콘 질화막 및 제1 티타늄 질화막을 평탄화하여 층간 절연막을 노출하는 단계, 접촉홀 위에 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
TiN막, TiSiN막, 확산방지막
Description
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 제조 공정 별로 도시한 도면이다.
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 금속 배선은 알루미늄 및 그 합금, 구리 등의 금속 박막을 이용하여 반도체 소자 사이의 전기적 접속 및 패드 접속을 통해 반도체 기판 내에 형성되어 있는 회로를 연결한다.
이러한 금속 배선의 형성은 산화막 등의 절연막에 의해 격리된 소자 전극 및 패드를 연결하기 위하여, 먼저 절연막을 선택적으로 식각하여 접촉홀을 형성하고, 베리어 메탈과 텅스텐을 이용하여 접촉홀을 통한 금속 플러그를 형성한다. 그리고, 상부에 금속 박막을 형성하고, 패터닝(patterning)하여 소자 전극 및 패드를 접속하기 위한 금속 배선을 형성한다.
이러한 접촉홀 내에 형성된 금속 플러그는 텅스텐 또는 구리로 형성되며, 텅 스텐 또는 구리가 절연막으로 확산되는 것을 방지하기 위해 접촉홀 내부에 CVD 공정으로 티타늄 나이트라이드(titanium nitride, TiN)막 즉, 티타늄 질화막을 형성한다.
그러나, 이러한 방법으로 형성되는 TiN 막 내부에는 다량의 C, N 등의 불순물이 있어서 TiN 막 자체가 성기어 저항이 높을 뿐만 아니라 확산 방지의 효과가 감소된다. 이와 같은 특성을 개선하기 위하여 N2와 H2 가스에 의한 플라즈마 처리를 해주어 TiN 막 자체의 저항을 감소시키고, 막의 밀도를 높여 확산 방지의 효과를 증가시킨다.
그러나, 이러한 플라즈마 처리 방법은 접촉홀 밑면의 처리는 잘 이루어지지만 접촉홀 측면의 처리는 미비하여 접촉홀과 접촉홀 사이에 누설 전류를 발생시키는 문제점을 가지고 있다.
본 발명의 기술적 과제는 접촉홀 내부의 측면을 통한 누설 전류를 방지하는 확산 방지막을 형성하는 반도체 소자의 금속 배선 형성 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 도전막을 포함하는 소정의 하부 구조를 가지는 반도체 기판 위에 층간 절연막을 형성하는 단계, 상기 층간 절연막에 상기 도전막의 일부를 노출하는 복수개의 접촉홀을 형성하는 단계, 상기 층간 절연막의 접촉홀 내부에 제1 티타늄 질화막을 형성하는 단계, 상기 제1 티 타늄 질화막에 N2와 SiH4 의 혼합 가스를 플라즈마 처리하는 단계, 상기 제1 티타늄 질화막 위에 제1 티타늄 실리콘 질화막을 형성하는 단계, 상기 제1 티타늄 실리콘 질화막 위에 금속 플러그를 형성하는 단계, 상기 금속 플러그, 제1 티타늄 실리콘 질화막 및 제1 티타늄 질화막을 평탄화하여 상기 층간 절연막을 노출하는 단계, 상기 접촉홀 위에 금속 배선을 형성하는 단계를 포함하는 것이 바람직하다.
또한, 상기 제1 티타늄 실리콘 질화막 위에 제2 티타늄 질화막을 형성하는 단계, 상기 제2 티타늄 질화막에 N2와 SiH4 의 혼합 가스를 플라즈마 처리하는 단계, 상기 제2 티타늄 질화막 위에 제2 티타늄 실리콘 질화막을 형성하는 단계를 더 포함하는 것이 바람직하다.
또한, 상기 제1 티타늄 질화막 및 제2 티타늄 질화막은 300 내지 400℃의 온도, 1 내지 10torr의 압력 상태에서 TDMAT 또는 TDEAT를 100 내지 500sccm 흘려주어 CVD 공정을 진행하는 것이 바람직하다.
또한, 상기 제1 티타늄 질화막 및 제2 티타늄 질화막은 30 내지 60Å 의 두께로 형성하는 것이 바람직하다.
또한, 상기 플라즈마 처리는 500 내지 1000W의 전력을 인가하고, 1 내지 3 torr의 압력 상태에서 200 내지 500sccm의 N2, 300 내지 1000sccm의 SiH4를 흘려주는 것이 바람직하다.
또한, 상기 200 내지 500sccm의 N2, 300 내지 1000sccm의 SiH4를 20 내지 50초 흘려주는 것이 바람직하다.
또한, 상기 제1 티타늄 실리콘 질화막 및 제2 티타늄 실리콘 질화막은 5 내지 10Å의 두께로 형성하는 것이 바람직하다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1 내지 도 6은 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 공정 단계별로 나타낸 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 형성 방법은 우선, 도전막(120)을 포함하는 소정의 하부 구조를 가지는 반도체 기판(110) 위에 층간 절연막(130)을 형성한다.
그리고, 층간 절연막(130)에 도전막(120)의 일부를 노출하는 복수개의 접촉 홀(131)을 형성한다.
다음으로, 도 2에 도시된 바와 같이, 층간 절연막(130)의 접촉홀(131) 내부에 제1 티타늄 질화막(TiN)(140)을 CVD 공정으로 형성한다.
이러한 제1 티타늄 질화막(140)은 300 내지 400℃의 온도, 1 내지 10 torr의 압력 상태에서 TDMAT 또는 TDEAT를 100 내지 500sccm 흘려주어 CVD 공정을 진행하는 것이 바람직하다. TDMAT 또는 TDEAT는 He의 캐리어 가스(Carrier gas)를 이용한 소스 가스(Source gas)이다. 이러한 제1 티타늄 질화막(140)은 30 내지 60Å 의 두께로 형성한다.
그리고, 제1 티타늄 질화막(140)에 N2와 SiH4 의 혼합 가스를 플라즈마 처리한다.
이러한 플라즈마 처리는 CVD 공정을 진행한 동일한 챔버에서 진행하는 것이 바람직하다. 이러한 플라즈마 처리는 500 내지 1000W의 전력을 인가하고, 1 내지 3 torr의 압력 상태에서 200 내지 500sccm의 N2, 300 내지 1000sccm의 SiH4를 20 내지 50초 흘려주는 것이 바람직하다.
이 경우, 제1 티타늄 질화막(140) 내의 불순물이 제거되어 제1 티타늄 질화막(141)의 두께는 반 정도로 줄어든다.
다음으로, 도 3에 도시된 바와 같이, 두께가 줄어든 제1 티타늄 질화막(141) 위에 제1 티타늄 실리콘 질화막(TiSiN)(142)을 CVD 공정으로 형성한다.
이러한 제1 티타늄 실리콘 질화막(142)은 5 내지 10Å의 두께로 형성하는 것 이 바람직하다.
다음으로, 도 4에 도시된 바와 같이, 제1 티타늄 실리콘 질화막(142) 위에 CVD 공정으로 제2 티타늄 질화막(150)을 형성한다.
이러한 제2 티타늄 질화막(150)은 300 내지 400℃의 온도, 1 내지 10torr의 압력 상태에서 TDMAT 또는 TDEAT를 100 내지 500sccm 흘려주어 CVD 공정을 진행하는 것이 바람직하다. 이러한 제2 티타늄 질화막(150)은 30 내지 60Å 의 두께로 형성한다.
그리고, 제2 티타늄 질화막(150)에 N2와 SiH4 의 혼합 가스를 플라즈마 처리한다.
이러한 플라즈마 처리는 CVD 공정을 진행한 동일한 챔버에서 진행하는 것이 바람직하다. 이러한 플라즈마 처리는 500 내지 1000W의 전력을 인가하고, 1 내지 3 torr의 압력 상태에서 200 내지 500sccm의 N2, 300 내지 1000sccm의 SiH4를 20 내지 50초 흘려주는 것이 바람직하다.
이 경우, 제2 티타늄 질화막(150) 내의 불순물이 제거되어 제2 티타늄 질화막(151)의 두께는 반 정도로 줄어든다.
다음으로, 도 5에 도시된 바와 같이, 두께가 줄어든 제2 티타늄 질화막(151) 위에 제2 티타늄 실리콘 질화막(152)을 CVD 공정으로 형성한다.
이러한 제2 티타늄 실리콘 질화막(152)은 5 내지 10Å의 두께로 형성하는 것이 바람직하다.
다음으로, 도 6에 도시된 바와 같이, 제2 티타늄 실리콘 질화막(152) 위에 금속 플러그(160)를 형성한다. 이러한 금속 플러그(160)는 텅스텐 또는 구리로 형성하는 것이 바람직하다.
그리고, 금속 플러그(160), 제1 티타늄 실리콘 질화막(142) 및 제1 티타늄 질화막(141)을 평탄화하여 층간 절연막(130)을 노출하고, 접촉홀(131) 내부에만 제1 티타늄 질화막(141), 제1 티타늄 실리콘 질화막(142), 제2 티타늄 질화막(151) 및 제2 티타늄 실리콘 질화막(152)을 남겨놓아 확산 방지막을 완성한다.
그리고, 접촉홀(131) 내부에 형성된 금속 플러그(160)와 연결되는 금속 배선(170)을 층간 절연막(130) 위에 형성한다. 이러한 금속 배선(170)은 알루미늄 또는 구리인 것이 바람직하다.
이와 같이, 제1 및 제2 TiN 막(141, 151) 위에 각각 확산 방지 특성이 우수한 제1 및 제2 TiSiN 막(142, 152)을 형성함으로써 접촉홀(131) 내부의 측면을 통한 누설 전류를 방지한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 접촉홀 내부의 확산 방지막인 TiN 막에 N2 및 SiH4 처리를 하여 TiN 막 내부의 불순물을 제거한다.
또한, TiN막 위에 확산 방지 특성이 우수한 TiSiN 막을 형성함으로써 접촉홀 내부의 측면을 통한 누설 전류를 방지한다.
Claims (7)
- 도전막을 포함하는 소정의 하부 구조를 가지는 반도체 기판 위에 층간 절연막을 형성하는 단계,상기 층간 절연막에 상기 도전막의 일부를 노출하는 복수개의 접촉홀을 형성하는 단계,상기 층간 절연막의 접촉홀 내부에 제1 티타늄 질화막을 형성하는 단계,상기 제1 티타늄 질화막에 N2와 SiH4 의 혼합 가스를 플라즈마 처리하는 단계,상기 제1 티타늄 질화막 위에 제1 티타늄 실리콘 질화막을 형성하는 단계,상기 제1 티타늄 실리콘 질화막 위에 금속 플러그를 형성하는 단계,상기 금속 플러그, 제1 티타늄 실리콘 질화막 및 제1 티타늄 질화막을 평탄화하여 상기 층간 절연막을 노출하는 단계,상기 접촉홀 위에 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 금속 배선 형성 방법.
- 제1항에서,상기 제1 티타늄 실리콘 질화막 위에 제2 티타늄 질화막을 형성하는 단계,상기 제2 티타늄 질화막에 N2와 SiH4 의 혼합 가스를 플라즈마 처리하는 단 계,상기 제2 티타늄 질화막 위에 제2 티타늄 실리콘 질화막을 형성하는 단계를 더 포함하는 반도체 소자의 금속 배선 형성 방법.
- 제2항에서,상기 제1 티타늄 질화막 및 제2 티타늄 질화막은 300 내지 400℃의 온도, 1 내지 10torr의 압력 상태에서 TDMAT 또는 TDEAT를 100 내지 500sccm 흘려주어 CVD 공정을 진행하는 반도체 소자의 금속 배선 형성 방법.
- 제3항에서,상기 제1 티타늄 질화막 및 제2 티타늄 질화막은 30 내지 60Å 의 두께로 형성하는 반도체 소자의 금속 배선 형성 방법.
- 제1항에서,상기 플라즈마 처리는 500 내지 1000W의 전력을 인가하고, 1 내지 3 torr의 압력 상태에서 200 내지 500sccm의 N2, 300 내지 1000sccm의 SiH4를 흘려주는 반도체 소자의 금속 배선 형성 방법.
- 제1항에서,상기 200 내지 500sccm의 N2, 300 내지 1000sccm의 SiH4를 20 내지 50초 흘려주는 반도체 소자의 금속 배선 형성 방법.
- 제2항에서,상기 제1 티타늄 실리콘 질화막 및 제2 티타늄 실리콘 질화막은 5 내지 10Å의 두께로 형성하는 반도체 소자의 금속 배선 형성 방법.
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