JPH04349629A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04349629A JPH04349629A JP12168491A JP12168491A JPH04349629A JP H04349629 A JPH04349629 A JP H04349629A JP 12168491 A JP12168491 A JP 12168491A JP 12168491 A JP12168491 A JP 12168491A JP H04349629 A JPH04349629 A JP H04349629A
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Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、被酸化性の導電膜上に酸化膜を設けた半導体装置に
適用して有効な技術に関するものである。
に、被酸化性の導電膜上に酸化膜を設けた半導体装置に
適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体装置の配線として、抵抗値の低い
アルミニウム膜が使用されてきた。しかし、半導体装置
の微細化に伴い、配線幅が細くなってきているため、配
線の電流密度が高くなり、エレクトロマイグレーション
によって断線が発生する。また、アルミニウム膜上に形
成されるパッシベーション（表面保護）膜の応力による
ストレスマイグレーションによって、アルミニウム膜の
粒界で断線が発生する。このような問題は、アルミニウ
ムの融点が低く、かつ、質量が小さいことに起因する。
アルミニウム膜が使用されてきた。しかし、半導体装置
の微細化に伴い、配線幅が細くなってきているため、配
線の電流密度が高くなり、エレクトロマイグレーション
によって断線が発生する。また、アルミニウム膜上に形
成されるパッシベーション（表面保護）膜の応力による
ストレスマイグレーションによって、アルミニウム膜の
粒界で断線が発生する。このような問題は、アルミニウ
ムの融点が低く、かつ、質量が小さいことに起因する。
【０００３】そこで、例えば、アルミニウム膜に、銅や
珪素等の不純物を含有させて硬度を上げる方法や、アル
ミニウム膜の上下を例えばモリブデンシリサイド膜で挾
みマイグレーション耐性を向上する方法がある。しかし
、更に、半導体装置の微細化を図った場合、マイグレー
ション耐性を確保することができないという問題がある
。
珪素等の不純物を含有させて硬度を上げる方法や、アル
ミニウム膜の上下を例えばモリブデンシリサイド膜で挾
みマイグレーション耐性を向上する方法がある。しかし
、更に、半導体装置の微細化を図った場合、マイグレー
ション耐性を確保することができないという問題がある
。
【０００４】そこで、配線をタングステンで構成する方
法が提案されている。タングステンは、抵抗値がアルミ
ニウムの約３倍と大きいが、マイグレーション耐性が優
れているので、信頼性の高い配線を構成することができ
る。この種の技術に関しては、例えば、１９８９ プ
ロシーディングズ セブンス インターナショナル
アイ・イー・イー・イー ブイ・エル・エス・ア
イ マルチレベル インターコネクション コン
ファレンス（１９８９年）第１９頁乃至第２５頁（１９
８９ Ｐｒｏｃ． ７ｔｈ Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ ＩＥＥＥ ＶＬＳＩ Ｍｕｌｔｉｌｅ
ｖｅｌ Ｉｎｔｅｒｃｏｎｅｃｔｉｏｎ Ｃｏｎｆ
ｅｒｅｎｃｅ ｐｐ．１９−２５）に記載されている
。
法が提案されている。タングステンは、抵抗値がアルミ
ニウムの約３倍と大きいが、マイグレーション耐性が優
れているので、信頼性の高い配線を構成することができ
る。この種の技術に関しては、例えば、１９８９ プ
ロシーディングズ セブンス インターナショナル
アイ・イー・イー・イー ブイ・エル・エス・ア
イ マルチレベル インターコネクション コン
ファレンス（１９８９年）第１９頁乃至第２５頁（１９
８９ Ｐｒｏｃ． ７ｔｈ Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ ＩＥＥＥ ＶＬＳＩ Ｍｕｌｔｉｌｅ
ｖｅｌ Ｉｎｔｅｒｃｏｎｅｃｔｉｏｎ Ｃｏｎｆ
ｅｒｅｎｃｅ ｐｐ．１９−２５）に記載されている
。
【０００５】
【発明が解決しようとする課題】しかしながら、本発明
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。
【０００６】半導体装置の微細化に伴い、例えば、配線
間の間隔は小さくなる。このため、間隔の狭くなった配
線間を酸化膜で埋め込む場合、酸化膜の被覆性が問題に
なる。つまり、酸化膜の被覆性が悪い場合には、配線間
の領域に巣が形成され、配線間を酸化膜で埋込むことが
難しくなる。そこで、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈ
ｏｘｙ Ｏｒｔｈｏ Ｓｉｌａｎｅ）を材料として
、低温のプラズマＣＶＤ法で酸化膜を形成する方法が行
なわれている。
間の間隔は小さくなる。このため、間隔の狭くなった配
線間を酸化膜で埋め込む場合、酸化膜の被覆性が問題に
なる。つまり、酸化膜の被覆性が悪い場合には、配線間
の領域に巣が形成され、配線間を酸化膜で埋込むことが
難しくなる。そこで、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈ
ｏｘｙ Ｏｒｔｈｏ Ｓｉｌａｎｅ）を材料として
、低温のプラズマＣＶＤ法で酸化膜を形成する方法が行
なわれている。
【０００７】しかし、タングステン膜は、このタングス
テン膜上に形成される酸化珪素膜、特に、前記ＴＥＯＳ
酸化膜との間の密着性が悪く、ウェーハプロセスの途中
ではがれが発生するという問題が発生した。
テン膜上に形成される酸化珪素膜、特に、前記ＴＥＯＳ
酸化膜との間の密着性が悪く、ウェーハプロセスの途中
ではがれが発生するという問題が発生した。
【０００８】はがれの発生したウェーハをＥＳＣＡ（Ｘ
線光電子分光法）で解析したところ、タングステン表面
にタングステンの酸化物が存在することが明らかになっ
た。タングステンは非常に酸化し易く、常温で放置する
だけで、表面に自然酸化膜が生じてしまう。このタング
ステンの酸化膜がはがれの原因であるか否かを確認する
ために、水素雰囲気中で熱処理を行なった。この後、こ
のタングステン膜上に酸化珪素膜を形成し、はがれが発
生するか否かを確認した。この場合には、はがれの発生
はなかった。水素によってタングステン表面の酸化膜が
還元され、この結果、密着性が向上したものと考えられ
る。
線光電子分光法）で解析したところ、タングステン表面
にタングステンの酸化物が存在することが明らかになっ
た。タングステンは非常に酸化し易く、常温で放置する
だけで、表面に自然酸化膜が生じてしまう。このタング
ステンの酸化膜がはがれの原因であるか否かを確認する
ために、水素雰囲気中で熱処理を行なった。この後、こ
のタングステン膜上に酸化珪素膜を形成し、はがれが発
生するか否かを確認した。この場合には、はがれの発生
はなかった。水素によってタングステン表面の酸化膜が
還元され、この結果、密着性が向上したものと考えられ
る。
【０００９】しかし、水素で酸化膜を還元した後、空気
中にタングステンを放置した場合には、再度、タングス
テン表面に酸化膜が形成される。このため、同様に、タ
ングステンと酸化珪素膜との界面ではがれが発生すると
いう問題があった。
中にタングステンを放置した場合には、再度、タングス
テン表面に酸化膜が形成される。このため、同様に、タ
ングステンと酸化珪素膜との界面ではがれが発生すると
いう問題があった。
【００１０】本発明の目的は、被酸化性の導電膜上に酸
化膜を設けた半導体装置において、信頼性を向上するこ
とが可能な技術を提供することにある。
化膜を設けた半導体装置において、信頼性を向上するこ
とが可能な技術を提供することにある。
【００１１】本発明の他の目的は、前記半導体装置の製
造方法において、歩留りを向上することが可能な技術を
提供することにある。
造方法において、歩留りを向上することが可能な技術を
提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１４】（１）被酸化性の導電膜上に酸化膜を設け
た半導体装置において、前記導電膜の酸化を抑制する膜
を、前記酸化膜との界面に設ける。
た半導体装置において、前記導電膜の酸化を抑制する膜
を、前記酸化膜との界面に設ける。
【００１５】（２）被酸化性の導電膜を形成する工程と
、該導電膜上に酸化膜を形成する工程とを備えた半導体
装置の製造方法において、前記導電膜を形成する工程と
前記酸化膜を形成する工程の間に、前記導電膜の表面に
酸化を抑制する膜を形成する工程を備える。
、該導電膜上に酸化膜を形成する工程とを備えた半導体
装置の製造方法において、前記導電膜を形成する工程と
前記酸化膜を形成する工程の間に、前記導電膜の表面に
酸化を抑制する膜を形成する工程を備える。
【００１６】
【作用】前述した手段（１）によれば、導電膜表面の酸
化を抑制する膜を設けたことにより、導電膜の酸化は抑
制される。導電膜と酸化膜との界面に酸化を抑制する膜
がある場合には、界面に導電膜の酸化膜がある場合より
も密着性が向上するので、導電膜と酸化膜の界面でのは
がれを低減することができる。これにより、半導体装置
の信頼性を向上することができる。
化を抑制する膜を設けたことにより、導電膜の酸化は抑
制される。導電膜と酸化膜との界面に酸化を抑制する膜
がある場合には、界面に導電膜の酸化膜がある場合より
も密着性が向上するので、導電膜と酸化膜の界面でのは
がれを低減することができる。これにより、半導体装置
の信頼性を向上することができる。
【００１７】前述した手段（２）によれば、導電膜の表
面の酸化は抑制される。導電膜と酸化膜との界面に酸化
を抑制する膜がある場合には、界面に導電膜の酸化膜が
ある場合よりも密着性が向上するので、導電膜と酸化膜
の界面でのはがれを低減することができる。これにより
、半導体装置の製造方法において、歩留りを向上するこ
とができる。
面の酸化は抑制される。導電膜と酸化膜との界面に酸化
を抑制する膜がある場合には、界面に導電膜の酸化膜が
ある場合よりも密着性が向上するので、導電膜と酸化膜
の界面でのはがれを低減することができる。これにより
、半導体装置の製造方法において、歩留りを向上するこ
とができる。
【００１８】
【実施例】以下、本発明の実施例を図面を用いて具体的
に説明する。
に説明する。
【００１９】なお、実施例を説明するための全図におい
て、同一機能を有するものは、同一符号を付け、その繰
り返しの説明は省略する。
て、同一機能を有するものは、同一符号を付け、その繰
り返しの説明は省略する。
【００２０】〔実施例１〕本発明の実施例１の半導体装
置の構成を、図１（要部断面図）を用いて説明する。
置の構成を、図１（要部断面図）を用いて説明する。
【００２１】図１に示すように、本実施例１の半導体装
置は、半導体基板１で構成されている。この半導体基板
１は、例えば、単結晶珪素で構成されている。この半導
体基板１上には、例えば、ＭＩＳＦＥＴ等の図示しない
回路素子が設けられている。これらの回路素子上には、
ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌ
ａｓｓ：リン含有酸化珪素）膜２が設けられている。こ
のＰＳＧ膜２上には、配線６が設けられている。この配
線６は、第１層目の配線形成工程で形成される。この配
線６は、例えば、タングステン膜で構成されている。こ
の配線６は、前記ＰＳＧ膜２の接続孔３を通して、前記
半導体基板１の主面に電気的に接続されている。このタ
ングステン膜６の表面には、窒化タングステン膜５が設
けられている。
置は、半導体基板１で構成されている。この半導体基板
１は、例えば、単結晶珪素で構成されている。この半導
体基板１上には、例えば、ＭＩＳＦＥＴ等の図示しない
回路素子が設けられている。これらの回路素子上には、
ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌ
ａｓｓ：リン含有酸化珪素）膜２が設けられている。こ
のＰＳＧ膜２上には、配線６が設けられている。この配
線６は、第１層目の配線形成工程で形成される。この配
線６は、例えば、タングステン膜で構成されている。こ
の配線６は、前記ＰＳＧ膜２の接続孔３を通して、前記
半導体基板１の主面に電気的に接続されている。このタ
ングステン膜６の表面には、窒化タングステン膜５が設
けられている。
【００２２】前記配線６上には、層間絶縁膜１０が設け
られている。この層間絶縁膜１０は、例えば、酸化珪素
膜７、ＳＯＧ（Ｓｐｉｎ ＯｎＧｌａｓｓ：塗布ガラ
ス）膜８、酸化珪素膜９の積層膜で構成されている。前
記酸化珪素膜７及び９の夫々は、例えば、プラズマ励起
ＣＶＤ法で形成される。また、この酸化珪素膜７及び９
の夫々は、例えば、モノシランと二酸化窒素を原料とし
て形成される。また、この酸化珪素膜７及び９の夫々を
、例えば、ＴＥＯＳと酸素を原料として形成することも
できる。ここで、窒化タングステン膜５を設けたことに
より、配線６を構成するタングステン膜の酸化は抑制さ
れる。配線６と酸化珪素膜７との界面に窒化タングステ
ン膜５がある場合には、界面にタングステン膜の酸化膜
がある場合よりも密着性が向上するので、配線６と酸化
珪素膜７の界面でのはがれを低減することができる。こ
れにより、半導体装置の信頼性を向上することができる
。
られている。この層間絶縁膜１０は、例えば、酸化珪素
膜７、ＳＯＧ（Ｓｐｉｎ ＯｎＧｌａｓｓ：塗布ガラ
ス）膜８、酸化珪素膜９の積層膜で構成されている。前
記酸化珪素膜７及び９の夫々は、例えば、プラズマ励起
ＣＶＤ法で形成される。また、この酸化珪素膜７及び９
の夫々は、例えば、モノシランと二酸化窒素を原料とし
て形成される。また、この酸化珪素膜７及び９の夫々を
、例えば、ＴＥＯＳと酸素を原料として形成することも
できる。ここで、窒化タングステン膜５を設けたことに
より、配線６を構成するタングステン膜の酸化は抑制さ
れる。配線６と酸化珪素膜７との界面に窒化タングステ
ン膜５がある場合には、界面にタングステン膜の酸化膜
がある場合よりも密着性が向上するので、配線６と酸化
珪素膜７の界面でのはがれを低減することができる。こ
れにより、半導体装置の信頼性を向上することができる
。
【００２３】前記層間絶縁膜１０上には、配線１５が設
けられている。この配線１５は、下層側からチタンタン
グステン膜１２、銅と珪素が添加されたアルミニウム合
金膜１３、チタンタングステン膜１４の夫々を積層した
積層膜で構成されている。この配線１５は、前記層間絶
縁膜１０に設けられた接続孔１１を通して、前記配線６
に接続されている。
けられている。この配線１５は、下層側からチタンタン
グステン膜１２、銅と珪素が添加されたアルミニウム合
金膜１３、チタンタングステン膜１４の夫々を積層した
積層膜で構成されている。この配線１５は、前記層間絶
縁膜１０に設けられた接続孔１１を通して、前記配線６
に接続されている。
【００２４】前記配線１５上には、表面保護膜１６が設
けられている。この表面保護膜１６は、例えば、プラズ
マ励起ＣＶＤ法で形成された酸化珪素膜で構成されてい
る。
けられている。この表面保護膜１６は、例えば、プラズ
マ励起ＣＶＤ法で形成された酸化珪素膜で構成されてい
る。
【００２５】次に、図２乃至図４（製造工程毎に示す要
部断面図）を用いて、前記半導体装置の製造方法を説明
する。
部断面図）を用いて、前記半導体装置の製造方法を説明
する。
【００２６】まず、ＭＩＳＦＥＴ等の図示しない回路素
子を、半導体基板１の主面部に形成する。この後、前記
回路素子上にＰＳＧ膜２を形成する。
子を、半導体基板１の主面部に形成する。この後、前記
回路素子上にＰＳＧ膜２を形成する。
【００２７】次に、フォトリソグラフィ技術を用いて、
前記ＰＳＧ膜２に、半導体基板１の主面まで達する接続
孔３を形成する。この後、図２に示すように、例えば、
スパッタリング法で前記ＰＳＧ膜２上にタングステン膜
４を形成する。
前記ＰＳＧ膜２に、半導体基板１の主面まで達する接続
孔３を形成する。この後、図２に示すように、例えば、
スパッタリング法で前記ＰＳＧ膜２上にタングステン膜
４を形成する。
【００２８】次に、アンモニア雰囲気中、６００℃程度
の温度で、ランプアニール装置を用いて前記タングステ
ン膜４の表面を窒化する。この工程を行なうことにより
、前記タングステン膜４の表面に窒化タングステン膜５
が形成される。
の温度で、ランプアニール装置を用いて前記タングステ
ン膜４の表面を窒化する。この工程を行なうことにより
、前記タングステン膜４の表面に窒化タングステン膜５
が形成される。
【００２９】次に、フォトリソグラフィ技術を用いて、
前記窒化タングステン膜５、タングステン膜４の夫々を
パターンニングし、図３に示すように、第１層目の配線
６を形成する。
前記窒化タングステン膜５、タングステン膜４の夫々を
パターンニングし、図３に示すように、第１層目の配線
６を形成する。
【００３０】次に、例えば、プラズマ励起ＣＶＤ法で、
前記配線６上を含む半導体基板１の主面全面に、酸化珪
素膜７を形成する。この後、この酸化珪素膜７上にＳＯ
Ｇ膜８を塗布する。更に、このＳＯＧ膜８上に、例えば
、プラズマ励起ＣＶＤ法で酸化珪素膜９を形成する。 これらの酸化珪素膜７、ＳＯＧ膜８、酸化珪素膜９の夫
々を形成することにより、図４に示すように、積層構造
の層間絶縁膜１０が形成される。
前記配線６上を含む半導体基板１の主面全面に、酸化珪
素膜７を形成する。この後、この酸化珪素膜７上にＳＯ
Ｇ膜８を塗布する。更に、このＳＯＧ膜８上に、例えば
、プラズマ励起ＣＶＤ法で酸化珪素膜９を形成する。 これらの酸化珪素膜７、ＳＯＧ膜８、酸化珪素膜９の夫
々を形成することにより、図４に示すように、積層構造
の層間絶縁膜１０が形成される。
【００３１】次に、フォトリソグラフィ技術を用いて、
前記層間絶縁膜１０に、前記配線３まで達する接続孔１
１を形成する。この後、例えば、スパッタリング法で、
チタンタングステン膜１２、銅と珪素を添加したアルミ
ニウム合金膜１３、チタンタングステン膜１４の夫々を
順次形成する。
前記層間絶縁膜１０に、前記配線３まで達する接続孔１
１を形成する。この後、例えば、スパッタリング法で、
チタンタングステン膜１２、銅と珪素を添加したアルミ
ニウム合金膜１３、チタンタングステン膜１４の夫々を
順次形成する。
【００３２】次に、フォトリソグラフィ技術を用いて、
前記チタンタングステン膜１４、アルミニウム合金膜１
３、チタンタングステン膜１２の夫々をパターンニング
し、第２層目の配線１５を形成する。この後、この配線
１５の上層に表面保護膜１６を形成することにより、前
記図１に示す本実施例１の半導体装置は完成する。この
表面保護膜１６は、例えば、プラズマ励起ＣＶＤ法で酸
化珪素膜を堆積することにより形成される。
前記チタンタングステン膜１４、アルミニウム合金膜１
３、チタンタングステン膜１２の夫々をパターンニング
し、第２層目の配線１５を形成する。この後、この配線
１５の上層に表面保護膜１６を形成することにより、前
記図１に示す本実施例１の半導体装置は完成する。この
表面保護膜１６は、例えば、プラズマ励起ＣＶＤ法で酸
化珪素膜を堆積することにより形成される。
【００３３】以上、説明したように、本実施例１の製造
方法によれば、配線６を構成するタングテン膜の表面に
窒化タングステン膜５を形成したことにより、配線６を
構成するタングステン膜の表面の酸化は抑制される。配
線６と酸化珪素膜７との界面に窒化タングステン膜６が
ある場合には、界面にタングステンの酸化膜がある場合
によりも密着性が向上するので、配線６と酸化珪素膜７
の界面でのはがれを低減することができる。これにより
、半導体装置の製造方法において、歩留りを向上するこ
とができる。
方法によれば、配線６を構成するタングテン膜の表面に
窒化タングステン膜５を形成したことにより、配線６を
構成するタングステン膜の表面の酸化は抑制される。配
線６と酸化珪素膜７との界面に窒化タングステン膜６が
ある場合には、界面にタングステンの酸化膜がある場合
によりも密着性が向上するので、配線６と酸化珪素膜７
の界面でのはがれを低減することができる。これにより
、半導体装置の製造方法において、歩留りを向上するこ
とができる。
【００３４】〔実施例２〕次に、本発明の実施例２の半
導体装置の製造方法を説明する。
導体装置の製造方法を説明する。
【００３５】実施例２の半導体装置の製造方法は、前記
実施例１の製造方法において、窒化タングステン膜５を
形成する熱処理を、抵抗加熱方式の炉体を用い、窒素雰
囲気中で行なうものである。炉体による熱処理は、例え
ば、６５０℃程度の温度で、３０分間行なう。
実施例１の製造方法において、窒化タングステン膜５を
形成する熱処理を、抵抗加熱方式の炉体を用い、窒素雰
囲気中で行なうものである。炉体による熱処理は、例え
ば、６５０℃程度の温度で、３０分間行なう。
【００３６】〔実施例３〕次に、本発明の実施例３の半
導体装置の製造方法を説明する。
導体装置の製造方法を説明する。
【００３７】実施例３の半導体装置の製造方法は、前記
実施例１の半導体装置の製造方法において、窒化タング
ステン膜５を、例えば、プラズマ励起法で、アンモニア
雰囲気中で形成するものである。プラズマ励起法での窒
化タングステン膜５の形成は、例えば、タングステン膜
４を形成した後、プラズマ励起ＣＶＤ装置に挿入し、ア
ンモニア雰囲気中、４５０℃程度の温度で、１０分間プ
ラズマ処理することにより行なう。なお、この場合、プ
ラズマ励起ＣＶＤ装置は、アニール装置として使用され
る。
実施例１の半導体装置の製造方法において、窒化タング
ステン膜５を、例えば、プラズマ励起法で、アンモニア
雰囲気中で形成するものである。プラズマ励起法での窒
化タングステン膜５の形成は、例えば、タングステン膜
４を形成した後、プラズマ励起ＣＶＤ装置に挿入し、ア
ンモニア雰囲気中、４５０℃程度の温度で、１０分間プ
ラズマ処理することにより行なう。なお、この場合、プ
ラズマ励起ＣＶＤ装置は、アニール装置として使用され
る。
【００３８】〔実施例４〕次に、本発明の実施例４の半
導体装置の製造方法を説明する。
導体装置の製造方法を説明する。
【００３９】実施例４の半導体装置の製造方法は、前記
実施例１の半導体装置の製造方法において、タングステ
ン膜４をフォトリソグラフィ技術でパターンニングして
配線６を形成後、窒化タングステン膜５の形成を行なう
ものである。窒化タングステン膜５は、例えば、ランプ
アニール装置を用いて、アンモニア雰囲気中、６００℃
程度の温度で、１分間の処理を行なうことにより形成さ
れる。
実施例１の半導体装置の製造方法において、タングステ
ン膜４をフォトリソグラフィ技術でパターンニングして
配線６を形成後、窒化タングステン膜５の形成を行なう
ものである。窒化タングステン膜５は、例えば、ランプ
アニール装置を用いて、アンモニア雰囲気中、６００℃
程度の温度で、１分間の処理を行なうことにより形成さ
れる。
【００４０】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
【００４１】例えば、前記実施例１乃至実施例４では、
タングステン膜４をスパッタリング法で形成した例を示
したが、本発明は、前記タングステン膜４をＣＶＤ法で
形成することもできる。
タングステン膜４をスパッタリング法で形成した例を示
したが、本発明は、前記タングステン膜４をＣＶＤ法で
形成することもできる。
【００４２】また、配線６をタングステン膜４で構成し
た例を示したが、本発明は、他の被酸化性の導電膜で配
線６を構成し、この導電膜の窒化膜を配線６の表面に設
けた場合にも、同様の効果を得ることができる。
た例を示したが、本発明は、他の被酸化性の導電膜で配
線６を構成し、この導電膜の窒化膜を配線６の表面に設
けた場合にも、同様の効果を得ることができる。
【００４３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００４４】被酸化性の導電膜上に酸化膜を設けた半導
体装置において、信頼性を向上することかできる。
体装置において、信頼性を向上することかできる。
【００４５】また、前記半導体装置の製造方法において
、歩留りを向上することができる。
、歩留りを向上することができる。
【図１】本発明の実施例１の半導体装置の要部断面図。
【図２】前記半導体装置を製造工程毎に示す要部断面図
。
。
【図３】前記半導体装置を製造工程毎に示す要部断面図
。
。
【図４】前記半導体装置を製造工程毎に示す要部断面図
。
。
１ 半導体基板、２ ＰＳＧ膜、３ 接続孔、５
窒化タングステン膜、６配線、７ 酸化珪素膜、
８ ＳＯＧ膜、９ 酸化珪素膜、１０ 層間絶縁
膜、１１ 接続孔、１２ チタンタングステン膜、
１３ アルミニウム合金膜、１４チタンタングステン
膜、１５ 配線、１６ 表面保護膜
窒化タングステン膜、６配線、７ 酸化珪素膜、
８ ＳＯＧ膜、９ 酸化珪素膜、１０ 層間絶縁
膜、１１ 接続孔、１２ チタンタングステン膜、
１３ アルミニウム合金膜、１４チタンタングステン
膜、１５ 配線、１６ 表面保護膜
Claims (2)
- 【請求項１】 被酸化性の導電膜上に酸化膜を設けた
半導体装置において、前記導電膜の酸化を抑制する膜を
、前記酸化膜との界面に設けたことを特徴とする半導体
装置。 - 【請求項２】 被酸化性の導電膜を形成する工程と、
該導電膜上に酸化膜を形成する工程とを備えた半導体装
置の製造方法において、前記導電膜を形成する工程と前
記酸化膜を形成する工程の間に、前記導電膜の表面に酸
化を抑制する膜を形成する工程を備えたことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12168491A JPH04349629A (ja) | 1991-05-28 | 1991-05-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12168491A JPH04349629A (ja) | 1991-05-28 | 1991-05-28 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04349629A true JPH04349629A (ja) | 1992-12-04 |
Family
ID=14817316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12168491A Pending JPH04349629A (ja) | 1991-05-28 | 1991-05-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04349629A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004080011A (ja) * | 2002-07-09 | 2004-03-11 | Samsung Electronics Co Ltd | シリコンオキシド層を含む半導体素子の製造方法 |
| JP2006054432A (ja) * | 2004-07-15 | 2006-02-23 | Tokyo Electron Ltd | 成膜方法、成膜装置及び記憶媒体 |
| JP2019534384A (ja) * | 2016-11-03 | 2019-11-28 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | パターニングのための膜の堆積及び処理 |
-
1991
- 1991-05-28 JP JP12168491A patent/JPH04349629A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004080011A (ja) * | 2002-07-09 | 2004-03-11 | Samsung Electronics Co Ltd | シリコンオキシド層を含む半導体素子の製造方法 |
| JP4493295B2 (ja) * | 2002-07-09 | 2010-06-30 | 三星電子株式会社 | シリコンオキシド層を含む半導体素子の製造方法 |
| JP2006054432A (ja) * | 2004-07-15 | 2006-02-23 | Tokyo Electron Ltd | 成膜方法、成膜装置及び記憶媒体 |
| JP2019534384A (ja) * | 2016-11-03 | 2019-11-28 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | パターニングのための膜の堆積及び処理 |
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