JP3244058B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に係り、詳しくは、半導体基板を覆う絶縁膜の接
続孔又は接続溝に、銅又は銅を主成分とする配線をＣＶ
Ｄ(Chemical Vapor Deposition:化学的気相成長)法を利
用して形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置の代表として知られているマ
イクロプロセッサやメモリなどのＬＳＩ（大規模集積回
路）は、集積度の向上につれて個々の素子の寸法は益々
微細化されてきており、これに伴って各素子を構成する
半導体領域の寸法も微細化されている。また、各半導体
領域に対して配線を接続する場合、絶縁膜に形成するコ
ンタクトホールやビアホールなどの接続孔、又は配線を
埋め込む接続溝の径も微細化されてきている。さらに、
配線密度が高くなってきているので、配線を半導体基板
の厚さ方向に多層にわたって積層するようにした多層配
線技術が発展してきている。
【０００３】このようなＬＳＩにおいて、特に高速向き
のマイクロプロセッサなどでは、動作上特に配線の抵抗
値が問題となるので、低い抵抗値の配線が望まれてい
る。従来から、ＬＳＩを含めた半導体装置の配線材料と
しては、電気的特性、加工性などの点で優れているアル
ミニウム（Ａｌ）またはアルミニウムを主成分とするア
ルミニウム系金属が用いられてきている。しかしなが
ら、同アルミニウム系金属は、エレクトロマイグレーシ
ョン耐性、ストレスマイグレーション耐性に弱いという
欠点がある。このため、アルミニウム系金属に代わって
同アルミニウム系金属よりも抵抗値が小さくて、エレク
トロマイグレーション耐性、ストレスマイグレーション
耐性に優れている銅（Ｃｕ）又は銅を主成分とする銅系
金属が用いられる傾向になる。
【０００４】このように配線材料として優れている銅系
金属からなる薄膜を半導体基板上に形成するには、一般
にＣＶＤ法又はスパッタ法や蒸着法などのＰＶＤ(Physi
calVapor Deposition:物理的気相成長)法により行われ
るが、通常は段差被覆性（ステップカバレッジ）に優れ
ているＣＶＤ法を利用して形成されることが多い。とこ
ろで、ＣＶＤ法により銅系金属薄膜を形成する場合、同
薄膜を配線として十分な膜厚となるように比較的厚く形
成すると、同薄膜中にボイド（気泡・空隙）の発生が避
けられないことが知られている。配線にそのようなボイ
ドが存在すると、配線抵抗が高くなったり、断線の原因
になったりするので、半導体装置の信頼性を低下させる
ことになる。
【０００５】このため、ボイドの発生を抑制又は防止す
るようにして銅配線を形成することが考えられている。
例えば特開平１０−７９３８９号公報には、ＣＶＤによ
り銅配線を形成する場合に、ボイドの影響を避けるよう
にした半導体装置の製造方法が開示されている。以下、
図７（ａ）〜（ｄ）を参照して、同半導体装置の製造方
法について工程順に説明する。まず、図７（ａ）に示す
ように、シリコン基板６１を覆う酸化シリコン膜からな
る膜厚が略０．１μｍの絶縁膜６２に凹部６３Ａ、６３
Ｂを形成した後、同凹部６３Ａ、６３Ｂを含むシリコン
基板６１上に拡散防止膜６４を介して、ＣＶＤ法により
膜厚が略１５０ｎｍの第１層目の銅薄膜６５を形成す
る。このとき、同銅薄膜６５にはボイド６６Ａ、６６Ｂ
が形成される。
【０００６】次に、図７（ｂ）に示すように、シリコン
基板６１を略４００℃で、略１０分間アニール処理を行
うことにより、第１層目の銅薄膜６５を流動（リフロ
ー）させてボイド６６Ａ、６６Ｂに銅を流し込む。次
に、図７（ｃ）に示すように、上述と同様なＣＶＤ法に
より、第１層目の銅薄膜６５上に第２層目の銅薄膜６６
を形成する。次に、図７（ｄ）に示すように、ＣＭＰ(C
hemical Mechnical Polishing:化学的機械的研磨)法に
より、第１層目及び第２層目の銅薄膜６５、６６の表面
を研磨して、各凹部６３Ａ、６３Ｂに埋め込まれた銅配
線６７を形成する。これにより、ボイドの存在しない銅
配線６７を得ることができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
公報記載の半導体装置の製造方法は、配線として十分な
膜厚となるように厚く銅薄膜を形成する場合には、ＣＶ
Ｄ法による薄膜の形成工程及びリフロー工程を数回繰り
返す必要があるので、工程数が多くなるため製造効率が
悪くなる、という問題がある。すなわち、従来の半導体
装置の製造方法では、ＣＶＤ法によりボイドが形成され
ない程度に小さな膜厚で銅薄膜を形成する工程と、リフ
ロー工程とを組み合わせて十分な膜厚となる配線を得る
ようにしているので、配線の膜厚によってはＣＶＤ工程
を３回以上に分割して、その工程間にリフロー工程を行
う必要があるので、銅配線の形成が非効率となるのが避
けられない。
【０００８】この発明は、上述の事情に鑑みてなされた
もので、ＣＶＤ法を利用して銅系金属からなる配線を形
成するにあたり、工程数を低減して効率的に同配線を形
成できるようにした半導体装置の製造方法を提供するこ
とを目的としている。
【０００９】上記課題を解決するために、請求項１記載
の発明は、半導体基板を覆う絶縁膜の接続溝又は接続孔
に、配線を形成する半導体装置の製造方法であって、上
記接続溝又は接続孔を含む上記半導体基板上に、化学的
気相成長法により所望金属からなる第１導電性薄膜を、
該薄膜の表面に結晶粒子に起因する凹凸が生じない程度
の膜厚に形成する第１導電性薄膜形成工程と、上記半導
体基板を熱処理して上記第１導電性薄膜の表面を流動さ
せる第１導電性薄膜リフロー工程と、上記第１導電性薄
膜上に、めっき法により上記所望金属からなる第２導電
性薄膜を、上記接続溝又は接続孔の深さ以上の膜厚に形
成する第２導電性薄膜形成工程と、上記第２導電性薄膜
を平坦化する第２導電性薄膜平坦化工程とを含むことを
特徴としている。
【００１０】請求項２記載の発明は、半導体基板を覆う
絶縁膜の接続溝又は接続孔に、銅又は銅を主成分とする
配線を形成する半導体装置の製造方法であって、上記接
続溝又は接続孔を含む上記半導体基板上に、化学的気相
成長法により銅又は銅を主成分とする第１導電性薄膜
を、該薄膜の表面に結晶粒子に起因する凹凸が生じない
程度の膜厚に形成する第１導電性薄膜形成工程と、上記
半導体基板を熱処理して前記第１導電性薄膜の表面を流
動させる第１導電性薄膜リフロー工程と、上記第１導電
性薄膜上に、めっき法により上記銅又は銅を主成分とす
る第２導電性薄膜を、上記接続溝又は接続孔の深さ以上
の膜厚に形成する第２導電性薄膜形成工程と、上記第２
導電性薄膜を平坦化する第２導電性薄膜平坦化工程とを
含むことを特徴としている。
【００１１】請求項３記載の発明は、請求項２記載の半
導体装置を製造するための方法に係り、上記第１導電性
薄膜形成工程の前に、上記接続溝又は接続孔を含む上記
半導体基板上にバリア金属膜を形成するバリア金属膜形
成工程を含むことを特徴としている。
【００１２】請求項４記載の発明は、請求項２又は３記
載の半導体装置を製造するための方法に係り、上記第１
導電性薄膜形成工程を、非酸化性雰囲気中で行うことを
特徴としている。
【００１３】請求項５記載の発明は、請求項２、３又は
４記載の半導体装置を製造するための方法に係り、上記
第１導電性薄膜リフロー工程を、還元性雰囲気中又は真
空中で行うことを特徴としている。
【００１４】請求項６記載の発明は、請求項２乃至５の
いずれか１に記載の半導体装置を製造するための方法に
係り、上記第２導電性薄膜平坦化工程を、化学的機械的
研磨法により行うことを特徴としている。
【００１５】請求項７記載の発明は、請求項２乃至６の
いずれか１に記載の半導体装置を製造するための方法に
係り、上記第１導電性薄膜形成工程における上記銅又は
銅を主成分とする第１導電性薄膜を、３０〜１５０ｎｍ
の膜厚で形成することを特徴としている。
【００１６】請求項８記載の発明は、請求項２乃至７の
いずれか１に記載の半導体装置を製造するための方法に
係り、上記バリア金属膜形成工程における上記バリア金
属膜として高融点金属を用いることを特徴としている。
【００１７】
【００１８】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１（ａ）〜（ｃ）及び図２（ｄ）〜（ｆ）は、この発
明の第１実施例である半導体装置の製造方法を工程順に
示す工程図、また、図３は同半導体装置の製造方法によ
り製造された半導体装置を示す斜視図である。以下、図
１（ａ）〜（ｃ）及び図２（ｄ）〜（ｆ）を参照して、
同半導体装置の製造方法について工程順に説明する。ま
ず、図１（ａ）に示すように、例えばシリコン単結晶か
らなり表面が酸化シリコン膜（ＳｉＯ２）からなる、膜
厚が５００〜１０００ｎｍの絶縁膜２で覆われた半導体
基板１を用意する。同半導体基板１には予め不純物イオ
ン打ち込みなどにより所望の素子領域が形成されている
ものとする。次に、ドライエッチング法により、絶縁膜
２に径が略０．２８μｍの接続溝３を形成する。同接続
溝３の形成は、周知のリソグラフィ技術を利用すること
により、所望の位置に所望の深さに形成することができ
る。
【００１９】次に、図１（ｂ）に示すように、ＰＶＤ法
の一種であるスパッタ法により、接続溝３を含む絶縁膜
２上にチタンナイトライド（ＴｉＮ）膜からなる膜厚が
２０〜５０ｎｍのバリア金属膜４を形成する。同バリア
金属膜４は、以後の工程で形成される銅薄膜が絶縁膜２
又は半導体基板１に拡散するのを阻止する働きをする。
次に、図１（ｃ）に示すように、ＣＶＤ法により膜厚が
３０〜１５０ｎｍの第１銅薄膜５をバリア金属膜４上に
形成する。この場合、同第１銅薄膜５の成膜速度は略３
０ｎｍ／分である。ここで、第１銅薄膜５の膜厚は、同
銅薄膜５の表面に結晶粒子に起因する凹凸が実質的に生
じない程度に選ぶようにする。すなわち、ＣＶＤ法によ
り第１銅薄膜５を形成する場合、上述した３０〜１５０
ｎｍの膜厚であれば、図４（ａ）に示すように、同銅薄
膜５は表面に凹凸がほとんど生じないように形成するこ
とができる。一方、上述した１５０ｎｍ以上の膜厚に堆
積されると、同図（ｂ）に示すように、結晶粒子に起因
した凹凸が現れるようになって、銅薄膜５の表面に凹凸
１０が生じてくる。この凹凸１０は膜厚が大きくなるに
したがって、ボイド発生の原因となってくる。一方、上
述した３０ｎｍ以下の膜厚になると、均質な銅薄膜とし
て成膜されるのが困難となる。
【００２０】上述のＣＶＤ法による第１銅薄膜５の具体
的形成方法としては、次の２種類の成膜条件で行った。 成膜条件（１） 原料ガス：ヘクサフロロアセチルアセトナート銅トリメ
チルビニルシラン（Cu(hfac)tmvs） キャリアガス：ヘリウム（Ｈｅ） キャリアガス流量：５０〜１０００ｓｃｃｍ(Standard
cubic centimeterper minute) 成膜温度：１５０〜２５０℃ 成膜時間：１〜１０分 成長室圧力：０．１〜３０Ｔｏｒｒ 成膜条件（２） 原料ガス：シクロペンタジェニルトリエチルフォスヒン
銅（CuCpTep） キャリアガス：ヘリウム キャリアガス流量：５０〜１０００ｓｃｃｍ 成膜温度：１５０〜３００℃ 成膜時間：１〜１０分 成長室圧力：０．０１〜３０Ｔｏｒｒ なお、成膜条件（１）及び（２）とも、キャリアガス
は、アルゴン（Ａｒ）、水素（Ｈ２）と置換が可能であ
る。このキャリアガスは、非酸化性ガスなら用いること
ができる。
【００２１】次に、図２（ｄ）に示すように、半導体基
板１を熱処理して、第１銅薄膜５の表面を流動させるこ
とによりリフローさせる。これにより、同銅薄膜５の表
面は極めて滑らかになる。上述のリフローの具体的熱処
理方法としては、次の３種類の条件で行った。 条件（１） 雰囲気ガス：水素 ガス流量：１００〜５００００ｓｃｃｍ 基板温度：３５０〜５００℃ 条件（２） 雰囲気ガス：水素（３０〜９５％）＋酸素（７０〜５
％） ガス流量：１０００〜５００００ｓｃｃｍ 基板温度：３５０〜６５０℃ 条件（３） 雰囲気：真空（１０−６〜１０−１１Ｔｏｒｒ） 基板温度：３５０〜５００℃ 条件（１）〜（３）から明らかなように、リフローの熱
処理の雰囲気は、還元性、酸化性及び真空を選ぶことが
できる。ここで、真空雰囲気中で行うときは、ＣＶＤ法
により第１銅薄膜５を形成した半導体基板１を、ＣＶＤ
装置の外部に取り出すことなくそのまま真空中で保持し
て、リフローを行うようにする。
【００２２】次に、図２（ｅ）に示すように、めっき法
により膜厚が１．０〜２．０μｍの第２銅薄膜６を、第
１銅薄膜５上に形成する。これにより、同第２銅薄膜６
は接続溝３の上部に盛り上がるように堆積される。ここ
で、めっき法により銅薄膜を形成するのは、短時間で銅
配線を形成して量産性に適した工程とするためである。
ここで、第１銅薄膜５がＣＶＤ法により形成されること
により段差被覆性に優れた薄膜となっており、しかも同
第１銅薄膜５の表面はリフロー処理されているので、同
第１銅薄膜５上に形成される第２銅薄膜６がめっき法に
より形成されていても、同第２銅薄膜６の膜質は何ら問
題がない。
【００２３】次に、図２（ｆ）に示すように、ＣＭＰ法
により第１銅薄膜５及び第２銅薄膜６を研磨して平坦化
する。これにより、接続溝３に第１銅薄膜５と第２銅薄
膜６とが積層されて埋め込まれて形成された銅配線７を
有する半導体装置８が製造される。銅配線７は図示しな
い素子領域に接続されている。図３は、半導体装置８の
完成構造を示す斜視図である。
【００２４】このように、この例の構成によれば、半導
体基板１を覆う接続溝３を含む絶縁膜２上にバリア金属
膜４を介して、ＣＶＤ法により表面に結晶粒子に起因す
る凹凸が実質的に生じない程度の膜厚の第１銅薄膜５を
形成した後、リフロー処理を施して同銅薄膜５の表面を
流動させ、続いてめっき法により第１銅薄膜５上に時間
で十分な膜厚の第２銅薄膜６を形成した後、ＣＭＰ法に
より表面を平坦化して銅配線７を形成するようにしたの
で、工程数を低減して効率的に銅配線を形成できる。し
たがって、配線として十分な膜厚となるように厚く銅薄
膜を形成する場合でも、ＣＶＤ法による薄膜の形成工程
及びリフロー工程を繰り返す必要がないので、生産性を
向上することができる。
【００２５】◇第２実施例 図５（ａ）〜（ｄ）及び図６（ｅ）〜（ｇ）は、この発
明の第２実施例である半導体装置の製造方法を工程順に
示す工程図である。この第２実施例の半導体装置の製造
方法の構成が、上述の第１実施例のそれと大きく異なる
ところは、銅配線を接続溝に代えて接続孔に形成するよ
うにした点である。以下、図５（ａ）〜（ｄ）及び図６
（ｅ）〜（ｇ）を参照して、同半導体装置の製造方法に
ついて工程順に説明する。まず、図５（ａ）に示すよう
に、予め下層配線１１が形成され表面がシリコン酸化膜
からなる、膜厚が５００〜１０００ｎｍの絶縁膜１２で
覆われた半導体基板１を用意して、ドライエッチング法
により、絶縁膜１２に径が略０．２８μｍの接続孔１３
を形成する。
【００２６】次に、図５（ｂ）に示すように、スパッタ
法により、接続孔１３を含む絶縁膜１２上にチタンナイ
トライド膜からなる膜厚が２０〜５０ｎｍのバリア金属
膜１４を形成する。
【００２７】次に、図５（ｃ）に示すように、ＣＶＤ法
により膜厚が３０〜１５０ｎｍの第１銅薄膜１５をバリ
ア金属膜１４上に形成する。同第１銅薄膜１５の形成
は、第１実施例における第１銅薄膜５の成膜条件と略同
様な内容で行うことができる。次に、図５（ｄ）に示す
ように、半導体基板１を熱処理して、第１銅薄膜１５の
表面を流動させることによりリフローさせる。同リフロ
ーの熱処理は、第１実施例における熱処理の条件と略同
様な内容で行うことができる。
【００２８】次に、図６（ｅ）に示すように、めっき法
により膜厚が１．０〜２．０μｍの第２銅薄膜１６を、
第１銅薄膜１５上に形成する。これにより、同第２銅薄
膜１６は接続孔１３の上部に盛り上がるように堆積され
る。ここで、第１銅薄膜１５がＣＶＤ法により形成され
ることにより段差被覆性に優れた薄膜となっており、し
かも同第１銅薄膜１５の表面はリフロー処理されている
ので、同第１銅薄膜１５上に形成される第２銅薄膜１６
がめっき法により形成されていても、同第２同薄膜１６
の膜質は何ら問題がない。
【００２９】次に、図６（ｆ）に示すように、ＣＭＰ法
により第１銅薄膜１５及び第２銅薄膜１６を研磨して平
坦化する。これにより、接続孔１３に第１銅薄膜１５と
第２銅薄膜１６とが積層されて埋め込まれてビアプラグ
１７が形成される。次に、図６（ｇ）に示すように、絶
縁膜１２上に銅配線１７と接続するように上層配線１９
を形成することにより、銅配線１７を通じて下層配線１
１と上層配線１９とが接続された半導体装置１８が製造
される。
【００３０】このように、この例の構成によっても、第
１実施例において述べたのと略同様の効果を得ることが
できる。これに加えて、この例によれば、ビアプラグの
ように特に膜厚の厚い銅配線が必要とされる要求にも対
応させることができる。
【００３１】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、ＣＶＤ
法により表面に結晶粒子に起因する凹凸が実質的に生じ
ない程度の膜厚に形成する薄膜としては、銅に限らずア
ルミニウムなどの他の金属に対しても適用することがで
きる。したがって、アルミニウム配線を十分な膜厚に形
成する場合にも適用できる。
【００３２】また、銅配線は銅１００％に限ることな
く、他の材料が多少含まれていても銅を主成分とする銅
系金属であれば同様に適用することができる。例えば、
微量のチタン（Ｔｉ），クロム（Ｃｒ）などの高融点金
属を含ませて、配線の信頼性を向上させるような場合に
適用して効果的となる。また、十分な膜厚の銅又は銅を
主成分とする配線を形成するために、ＣＶＤ法により形
成した第１導電性薄膜上に、第２導電性薄膜をめっき法
により形成すれば、膜質に優れた銅又は銅を主成分とす
る配線を容易に形成することができる利点がある。
【００３３】また、バリア金属膜としては、チタンナイ
トライドに限ることなく、タンタルナイトライド（Ｔａ
Ｎ）、タングステンナイトライド（ＷＮ）、チタンタン
グステン（ＴｉＷ）、タングステンシリコンナイトライ
ド（ＷＳｉＮ）、タンタルシリコンナイトライド（Ｔａ
ＳｉＮ）、タンタル（Ｔａ）、タングステン（Ｗ）、モ
リブテン（Ｍｏ）などの高融点金属であれば同様に用い
ることができる。また、絶縁膜は、酸化シリコン膜に限
らずに、窒化シリコン膜、ＢＳＧ(BoroSilicate Glass)
膜、ＰＳＧ（Phospho Silicate Glass）膜、あるいはＢＰ
ＳＧ(Boro-Phospho Silicate Glass)などを用いること
ができる。
【００３４】
【発明の効果】以上説明したように、この発明の半導体
装置の製造方法によれば、半導体基板を覆う接続溝又は
接続孔を含む絶縁膜上に、ＣＶＤ法により表面に結晶粒
子に起因する凹凸が実質的に生じない程度の膜厚の第１
導電性薄膜を形成した後、リフロー処理を施して同薄膜
の表面を流動させ、続いてめっき法により第１導電性薄
膜上に短時間で十分な膜厚の第２導電性薄膜を形成した
後、同第２導電性薄膜の表面を平坦化して配線を形成す
るようにしたので、工程数を低減して効率的に配線を形
成できる。したがって、配線として十分な膜厚となるよ
うに厚く導電性薄膜を形成する場合でも、ＣＶＤ法によ
る薄膜の形成工程及びリフロー工程を繰り返す必要がな
いので、生産性を向上することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例である半導体装置の製造
方法を工程順に示す工程図である。
【図２】同半導体装置の製造方法を工程順に示す工程図
である。
【図３】同半導体装置の製造方法により製造された半導
体装置を示す斜視図である。
【図４】同半導体装置の製造方法の原理を説明する図で
ある。
【図５】この発明の第２実施例である半導体装置の製造
方法を工程順に示す工程図である。
【図６】同半導体装置の製造方法を工程順に示す工程図
である。
【図７】従来の半導体装置の製造方法を工程順に示す工
程図である。
【符号の説明】 １ 半導体基板 ２、１２ 絶縁膜 ３ 接続溝 ４、１４ バリア金属膜 ５、１５ 第１銅薄膜（ＣＶＤ法による） ６、１６ 第２銅薄膜（スパッタ法による） ７ 銅配線 ８、１８ 半導体装置 １０ 凹凸 １１ 下層配線 １３ 接続孔 １７ ビアプラグ １９ 上層配線

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板を覆う絶縁膜の接続溝又は接
    続孔に、配線を形成する半導体装置の製造方法であっ
    て、 前記接続溝又は接続孔を含む前記半導体基板上に、化学
    的気相成長法により所望金属からなる第１導電性薄膜
    を、該薄膜の表面に結晶粒子に起因する凹凸が生じない
    程度の膜厚に形成する第１導電性薄膜形成工程と、 前記半導体基板を熱処理して前記該第１導電性薄膜の表
    面を流動させる第１導電性薄膜リフロー工程と、 前記第１導電性薄膜上に、めっき法により前記所望金属
    からなる第２導電性薄膜を、前記接続溝又は接続孔の深
    さ以上の膜厚に形成する第２導電性薄膜形成工程と、 前記第２導電性薄膜を平坦化する第２導電性薄膜平坦化
    工程とを含むことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 半導体基板を覆う絶縁膜の接続溝又は接
    続孔に、銅又は銅を主成分とする配線を形成する半導体
    装置の製造方法であって、 前記接続溝又は接続孔を含む前記半導体基板上に、化学
    的気相成長法により銅又は銅を主成分とする第１導電性
    薄膜を、該薄膜の表面に結晶粒子に起因する凹凸が生じ
    ない程度の膜厚に形成する第１導電性薄膜形成工程と、 前記半導体基板を熱処理して前記該第１導電性薄膜の表
    面を流動させる第１導電性薄膜リフロー工程と、 前記第１導電性薄膜上に、めっき法により前記銅又は銅
    を主成分とする第２導電性薄膜を、前記接続溝又は接続
    孔の深さ以上の膜厚に形成する第２導電性薄膜形成工程
    と、 前記第２導電性薄膜を平坦化する第２導電性薄膜平坦化
    工程とを含むことを特徴とする半導体装置の製造方法。
  3. 【請求項３】 前記第１導電性薄膜形成工程の前に、前
    記接続溝又は接続孔を含む前記半導体基板上にバリア金
    属膜を形成するバリア金属膜形成工程を含むことを特徴
    とする請求項２記載の半導体装置の製造方法。
  4. 【請求項４】 前記第１導電性薄膜形成工程を、非酸化
    性雰囲気中で行うことを特徴とする請求項２又は３記載
    の半導体装置の製造方法。
  5. 【請求項５】 前記第１導電性薄膜リフロー工程を、還
    元性雰囲気中又は真空中で行うことを特徴とする請求項
    ２、３又は４記載の半導体装置の製造方法。
  6. 【請求項６】 前記第２導電性薄膜平坦化工程を、化学
    的機械的研磨法により行うことを特徴とする請求項２乃
    至５のいずれか１に記載の半導体装置の製造方法。
  7. 【請求項７】 前記第１導電性薄膜形成工程における前
    記銅又は銅を主成分とする第１導電性薄膜を、３０〜１
    ５０ｎｍの膜厚で形成することを特徴とする請求項２乃
    至６のいずれか１に記載の半導体装置の製造方法。
  8. 【請求項８】 前記バリア金属膜形成工程における前記
    バリア金属膜として高融点金属を用いることを特徴とす
    る請求項２乃至７のいずれか１に記載の半導体装置の製
    造方法。
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