JP2014033139A - デバイスの製造方法 - Google Patents

Abstract

【課題】基板の主面の一部に設けられた微細な凹部に導電部を形成した際に、凹部からはみ出して形成される導電部の表面モフォロジーが悪化するのを抑制する、デバイスの製造方法を提供する。
【解決手段】基板の一面１０１ａとその一部に設けられた凹部１０２内に、バリア膜１０３を形成する第一工程と、バリア膜１０３上に第一導電膜１０４を形成する第二工程と、第一導電膜１０４を溶融させる第三工程と、第三工程を経たバリア膜１０３、第一導電膜１０４、基板１０１を加熱し、第一導電膜１０４上に、第二導電膜１０５を形成する第四工程と、第四工程を経た第二導電膜１０５上に第三導電膜１０７を形成する第五工程と、第五工程を経た、バリア膜１０３、第一導電膜１０４、第二導電膜１０５、第三導電膜１０７からなり、基板の一面１０１ａより外側に形成された部位を除去する第六工程と、を少なくとも備えた。
【選択図】図３

Description

本発明は、微細な配線構造を高精度に形成する際に用いる、デバイスの製造方法に関するものである。

従来、基板に形成した半導体素子等の微細な配線材料として、アルミニウムやアルミニウム合金が用いられていた。しかし、アルミニウムは融点が低く、かつ耐マイグレーション性に劣るため、半導体素子の高集積化、高速化への対応が困難であった。

このため、近年は配線材料として、銅が用いられるようになっている。銅はアルミニウムに比べて融点が高く、かつ電気抵抗率が小さいため、ＬＳＩ配線材料として優れているが、微細加工しにくい材料であることが知られている。

銅によって構成され、配線として機能させる導電膜を微細加工する従来の方法が、例えば特許文献１に開示されている。特許文献１によれば、絶縁層に溝を形成し、この溝の内部にスパッタリング法等を用いて銅を埋め込むことにより、配線として機能させる導電膜を形成することができる。銅を埋め込む際に、溝からはみ出した銅によって構成される不要な導電膜は、膜上にめっき膜を形成した上で、めっき膜とともにＣＭＰ法を用いて除去することができる。

ところで、銅を埋め込む際に、溝からはみ出した銅によって構成される不要な導電膜の表面は、一般に凹凸形状を有する。そのため、この導電膜の上に形成されるめっき膜の表面もまた凹凸形状を有する。したがって、ＣＭＰ法を用いて不要な導電膜を除去しようとしても、表面から均一な厚さ分の導電膜が除去される結果として、除去後の導電膜の表面には、凹凸形状が残る。

本発明者らは、従来の方法にしたがって、異なる寸法を有する複数種類の溝に対して、銅によって構成される導電体を埋め込む実験を行った。図４は、従来の方法によって形成される、デバイス２００の構成を示す要部断面図である。デバイス２００は、基板２０１と、基板の一方の主面２０１ａに設けられた溝２０２と、溝の内壁面２０２ａを覆うように形成されたバリア膜２０３と、バリア膜２０３を覆うように形成された導電体２０６とで構成されている。導電体２０６は、溝２０２内に埋め込まれてなる導電部２０６Ａと、溝２０２外にはみ出してなる導電部（導電膜）２０６Ｂとで構成されている。

実験の結果、いずれの寸法の溝に対して埋め込みを行った場合にも、図４に示すように、導電体２０６の表面２０６ａにおいて、凹凸形状による、ほぼ同等のモフォロジーが発生することが分かった。表面におけるモフォロジーは、近年の微細化されたデバイスを構成する、溝２０２の寸法（幅Ｗ、深さＤ）に対しては無視できない大きさとなり、電気特性のばらつきや異常成膜等の問題が顕在化することになる。

特開２０１１−０８６８２５号公報

本発明は、以上のような点を考慮してなされたものであり、基板の主面の一部に設けられた微細な溝（以下、凹部と表記）の内部に導電部を形成した際に、凹部からはみ出して形成される導電部の表面モフォロジーが悪化するのを抑制する、デバイスの製造方法の提供を目的とする。

本発明の請求項１に係るデバイスの製造方法は、基板の一方の主面および該主面の一部に設けられた凹部の内壁面を覆うように、バリア膜を形成する第一工程と、前記バリア膜を覆うように、第一導電膜を形成する第二工程と、リフロー法によって、前記第一導電膜を溶融させる第三工程と、前記第三工程を経ることにより前記バリア膜、前記第一導電膜が順に積層された基板を加熱するとともに、該第一導電膜を覆うように、第二導電膜を形成する第四工程と、前記第四工程を経た第二導電膜を覆うように、第三導電膜を形成する第五工程と、前記第五工程を経た、前記バリア膜、前記第一導電膜、前記第二導電膜、および前記第三導電膜からなり、前記基板の一方の主面より外側に形成された部位を、ＣＭＰ法を用いて除去する第六工程と、を少なくとも備えたことを特徴とする。

本発明の請求項２に係るデバイスの製造方法は、請求項１において、前記第三工程の処理時間は、３０［ｓ］以内であることを特徴とする。

本発明の請求項３に係るデバイスの製造方法は、請求項１または２において、前記第三工程と第四工程の処理温度は、２００［℃］以上３００［℃］以下であることを特徴とする。

本発明に係るデバイスの製造方法によれば、第三工程において、凹部の表面と側壁に形成された第一導電膜が加熱され、溶融して凹部の底面側に流れる。これにより、凹部は、その内部に形成された第一導電膜が溶融した分だけ底上げされた状態となる。そのため、第四工程において、表面の残留導電膜と側壁部の影響が軽減された状態で、第二導電膜を形成することができ、第四工程後に溝からはみ出して形成される、導電部の表面のモフォロジーが悪化するのを抑制することができる。

デバイスの構成を模式的に示す図である。 デバイスの製造装置の構成を模式的に示す図である。 デバイスの製造方法を段階的に説明する図である。 デバイスの構成を模式的に示す図である。

以下、好適な実施形態に基づき、図面を参照して本発明を説明する。なお、以下に示す実施形態は、発明の趣旨をより良く理解させるために、一例を挙げて説明するものであり、特に指定のない限り、本発明を限定するものではない。また、以下の説明に用いる図面は、本発明の特徴を分かりやすくするために、便宜上、要部となる部分を拡大している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。

＜第一実施形態＞
［デバイスの構成］
本発明の第一実施形態に係るデバイスの製造方法によって得られる、デバイス１００の構成例について、図１を用いて説明する。図１は、デバイス１００の構成を示す要部断面図である。デバイス１００は、基板１０１と、基板の一方の主面（一面）１０１ａに設けられた溝および孔（以下、凹部と表記）１０２と、凹部の内壁面１０２ａを覆うように形成されたバリア膜１０３と、バリア膜１０３を覆うように形成された導電部１０６Ａとで構成されている。

基板１０１は、単一材料によって構成されていることが望ましく、例えば、ガラスや樹脂などの絶縁体、あるいはシリコンなどの半導体からなる。なお、基板１０１の一部には、機能素子が形成されていてもよい。

凹部１０２は、基板の一面１０１ａの微細な領域において、基板１０１の厚み方向ｔに、掘り下げられた溝からなる。凹部の幅（開口面１０２ｃあるいは底面１０２ｂの径）Ｗは、例えば１５〜５０［ｎｍ］となるように形成されている。また、凹部の深さＤは、例えば６０〜２００［ｎｍ］となるように形成されている。

バリア膜１０３は、少なくとも凹部の内壁面１０２ａを覆い、その厚みが、例えば１〜３［ｎｍ］となるように形成されている。また、バリア膜１０３は、例えばＴａ（タンタル）、Ｔａ窒化物、Ｔａ珪化物、Ｔａ炭化物、Ｔｉ（チタン）、Ｔｉ窒化物、Ｔｉ珪化物、Ｔｉ炭化物、Ｗ（タングステン）、Ｗ窒化物、Ｗ珪化物、Ｗ炭化物、Ｒｕ（ルテニウム）、Ｒｕ酸化物、Ｖ（バナジウム）、Ｖ酸化物、Ｃｏ（コバルト）、Ｃｏ酸化物、Ｎｂ（ニオブ）、Ｎｂ酸化物などから構成されている。

導電部１０６Ａは、Ｃｕ（銅）などの導電材料からなり、凹部１０２を埋め込むように形成されている。導電部１０６Ａは、例えば、基板１０１に形成された機能素子の回路配線として機能させることができる。ここでの平坦性（二乗平均粗さＲＭＳ）を有する形状は、凹部１０２から露出した導電部１０６Ａの表面の二乗平均粗さＲＭＳが、凹部の開口幅Ｗに対して１／３以下である形状として定義されるものである。

［デバイスの製造装置］
図１に示したデバイス１００の製造装置１０の構成例について、図２を用いて説明する。図２は、少なくともバリア膜１０３、導電部１０６Ａ（第一導電膜、第二導電膜）の形成に用いることが可能な、製造装置１０の要部断面を模式的に示した図である。

製造装置１０は、デバイス１００を形成するためのプロセス処理室として、第一処理室１１、第二処理室１２、第三処理室１３、第四処理室１４、第五処理室１５を備えている。また、製造装置１０は、被処理体の搬入用のロードロック室１６および搬出用のアンロードロック室１７を備えている。また、製造装置１０は、少なくとも第一処理室１１、第二処理室１２、第三処理室１３と個別に連結され、各処理室間における被処理体の搬送手段１８を内在させた、搬送室１９を備えている。

第一処理室１１は、基板の一面１０１に設けられた凹部の内壁面１０２ａを覆うように、バリア膜１０３を形成するための成膜処理室である。第二処理室１２は、第一処理室１１において形成されたバリア膜１０３上に、後述する第一導電膜を形成するためのプロセス処理室である。第三処理室１３は、第二処理室において形成された第一導電膜に対して、加熱のみを行うプロセス処理室であって、かつ加熱された第一導電膜を覆うように第二導電膜を形成するためのプロセス処理室である。第四処理室１４は、被処理体のデガス処理を行う処理室である。第五処理室１５は、被処理体の清浄化処理を行う処理室である。なお、図２には、プロセス処理室として５つの処理室を備えた製造装置１０が、例として示されているが、製造装置１０は、さらに別の処理室を備えていてもよい。

［デバイスの製造方法］
図１に示したデバイス１００の製造方法について、図３（ａ）〜（ｈ）を用いて説明する。図３（ａ）〜（ｈ）は、被処理体の要部断面を、製造工程の順に、段階的に示した図である。前述したように、各工程処理は、図２に示した製造装置１０の各処理室内おいて行うが、ここでは被処理体のみを示している。

まず、一面１０１ａに凹部１０２が設けられた絶縁性を有する基板１０１を準備し、図３（ａ）に示すように、少なくとも凹部の内壁面１０２ａを含む基板の一面１０１ａに、所望の厚さ（例えば１〜３［ｎｍ］）のバリア膜１０３を形成する（第一工程）。バリア膜１０３は、例えば、スパッタリング法やＣＶＤ法を用いて形成する。バリア膜１０３を構成する材料としては、例えば、Ｔａ（タンタル）、Ｔａ窒化物、Ｔａ珪化物、Ｔａ炭化物、Ｔｉ（チタン）、Ｔｉ窒化物、Ｔｉ珪化物、Ｔｉ炭化物、Ｗ（タングステン）、Ｗ窒化物、Ｗ珪化物、Ｗ炭化物、Ｒｕ（ルテニウム）、Ｒｕ酸化物、Ｖ（バナジウム）、Ｖ酸化物、Ｃｏ（コバルト）、Ｃｏ酸化物、Ｎｂ（ニオブ）、Ｎｂ酸化物などから構成される材料を用いる。

次に、図３（ｂ）に示すように、例えばスパッタリング法により、Ｃｕなどの導電材料からなり、第一導電膜を構成するスパッタリング粒子１０４Ａを、バリア膜１０３の表面に付着させる（第二工程）。

次に、図３（ｃ）に示すように、第二工程を経て形成された前記第一導電膜を、リフロー法によって溶融させる（第三工程）。加熱温度は、第一導電膜１０４を構成する材料および第二導電膜を構成する材料の溶融温度以下であり、かつ基板１０１の耐久温度以下となるように制御する。特に第一導電膜がＣｕによって構成される場合には、加熱温度の範囲を１００℃以上４００℃以下とすることが望ましく、２００［℃］以上３００［℃］以下とすれば、さらに望ましい。

そして、第三工程を経ることにより、図３（ｄ）に示すように、第一導電膜１０４が溶融する。そのため、凹部１０２は、内部に形成された第一導電膜１０４が溶融した分だけ、底上げされた状態となる。また、溶融した第一導電膜１０４は、凹部の底面１０２ｂ側に流れる傾向にあるため、凹部の側壁に形成される第一導電膜１０４は、深さ方向に狭くなるようなテーパー形状をなしている。凹部１０２内において、凹部底面１０２ｂと平行な第一導電膜の表面１０４ａの位置は、第三工程の処理時間を長くするにつれて、凹部の開口面１０２ｃに近づく。

次に、第三工程を経たバリア膜１０３、第一導電膜１０４が順に積層された基板１０１に対して、一定時間の加熱処理を行うとともに、図３（ｅ）に示すように、例えばスパッタリング法により、Ｃｕなどの導電材料からなり、第二導電膜を構成するスパッタリング粒子１０５Ａを、第三工程を経て形成された第一導電膜１０４に対して付着させる（第四工程）。第四工程処理中、被処理体の支持台（支持手段）の温度を制御することにより、被処理体を２００［℃］以上３００［℃］以下の温度範囲で加熱することが望ましい。また、加熱時間は３０［ｓ］以下であることが望ましく、１０［ｓ］以上であればさらに望ましい。

第四工程を経ることにより、図３（ｆ）に示すように、凹部１０２内（基板の一面１０１ａより内側）に、配線として機能する導電部１０６Ａが凹部を埋め込むように形成されるとともに、凹部１０２外（基板の一面１０１ａより外側）に、不要な導電部１０６Ｂが形成される。導電部１０６Ａ、導電部１０６Ｂは、いずれも溶融した第一導電膜１０４および第二導電膜１０５からなる。なお、第三工程と第四工程は２回以上繰り返して行ってもよく、凹部１０２が埋め込まれるまで行うことが望ましい。

次に、図３（ｇ）に示すように、第四工程を経て形成された、導電部１０６Ａおよび１０６Ｂによって構成される導電体１０６をめっきシード（めっき触媒）として用い、めっき法により、導電体１０６の表面１０６ａに、めっき金属からなる第三導電膜１０７を析出させる（第五工程）。第三導電膜１０７は、導電体の表面１０６ａの形状が、その最表面１０７ａの形状に反映されない程度の厚さとし、最表面１０７ａが平坦になるように形成する。

次に、図３（ｈ）に示すように、バリア膜１０３、第一導電膜１０４、第二導電膜１０５、および第三導電膜１０７からなり、基板の一面１０１ａより外側に形成された部位を、ＣＭＰ法を用いて除去する（第六工程）。第六工程を経ることにより、図１に示したデバイス１００が製造される。

以上説明したように、第一実施形態に係るデバイスの製造方法によれば、第三工程において、凹部の表面と側壁に形成された第一導電膜は加熱され、溶融して凹部の底面側に流れる。これにより、凹部は、その内部に形成された第一導電膜が溶融した分だけ底上げされた状態となる。そのため、第四工程において、表面の残留導電膜と側壁部の影響が軽減された状態で、第二導電膜を形成することができ、第四工程後に凹部からはみ出して形成される、不要な導電部の表面のモフォロジーが悪化するのを抑制することができる。その結果、不要な導電部の除去後に露出する、配線として機能する導電部の表面においても、モフォロジーの悪化が抑制される。

したがって、第一実施形態に係るデバイスの製造方法を適用することにより、製造されるデバイスにおいて、導電部の表面モフォロジーに起因して、電気特性のばらつきや異常成膜等の問題が発生するのを防ぐことができる。第一実施形態に係るデバイスの製造方法は、表面モフォロジーが凹部の寸法に対して無視できない大きさとなり、電気特性のばらつきや異常成膜等の問題が顕在化する場合に、特に有効となる。

以下、第一実施形態に該当する実施例１を用いて、本発明をさらに具体的に説明するが、本発明が適用可能な実施例は、実施例１に限定されるものではない。

［実施例１］
上述したデバイスの製造方法を用いて行った実施例１について説明する。実施例１は、図１に示すデバイス１００を、第三工程における処理時間と、第三工程および第四工程における処理温度とを相互に変えた条件にて製造された、１６個のサンプルを用いて行ったものである。いずれのサンプルも、３００［℃］にてデガス処理を行い、水素ガスを用いたドライ洗浄処理を行った上で、第一工程、第二工程、第三工程、第四工程を順に経たものである。また、いずれのサンプルも、バリア膜はＴａ（約５［ｎｍ］）によって構成されており、導電部１０６ＡはＣｕによって構成されている。

第二工程の処理は、−２０［℃］で行った。第二工程において形成される第一導電膜１０４の厚さは２０［ｎｍ］とした。第三工程の処理時間は、０〜３０［ｓ］の範囲で設定した。そして、第三工程および第四工程の処理温度は、２００〜３００［℃］の範囲で設定した。第四工程において形成される第二導電膜１０５の厚さは、３０［ｎｍ］とした。

表１は、１６個のサンプルのデバイスを構成する凹部からはみ出して形成される、不要な導電部の表面モフォロジーに起因した不良頻度ついて、評価した結果をまとめたものである。表１の縦方向には、第三工程および第四工程にて行う加熱処理の温度について、上側から大きい順（３００［℃］、２５０［℃］、２２５［℃］、２００［℃］）に並んで示されている。表１の横方向には、第三工程にて行う加熱処理に要した時間について、左側から小さい順（０［ｓ］、５［ｓ］、１０［ｓ］、３０［ｓ］）に並んで示されている。

表１の不良頻度に関する評価結果は、表２に示された評価基準に基づいている。すなわち、各デバイスにおいて、上述した製造方法を用いて埋め込みを行った凹部の数に対する、埋め込み不良が発生した凹部の数の比（不良頻度Ｘ）について、小さいほど良い結果であるとし、大きいほど悪い結果であるとして評価した。より具体的には、不良頻度Ｘが０［％］の場合（◎で表示）を最良の結果として評価し、以下、０［％］以上５［％］未満の場合（○で表示）、５［％］以上１０［％］未満の場合（△で表示）、１０［％］以上の場合（×で表示）の順に悪くなる結果として評価した。

表１に示されるように、第三工程の処理時間については、長くするほど不良頻度Ｘの小さくなる傾向が確認された。特に、処理時間を１０［ｓ］以上３０［ｓ］以下の範囲に設定した場合において、不良頻度Ｘが０［％］との結果が得られることが分かった。

また、第三工程および第四工程の処理温度については、２２５［℃］以上２５０［℃］以下の範囲において、不良頻度Ｘが０［％］との結果が得られることが分かった。これらの結果から、第三工程の処理時間について１０［ｓ］以上３０［ｓ］以下とし、第三工程および第四工程の処理温度について、それぞれ、２２５［℃］以上２５０［℃］以下とするのが望ましいことが分かった。

なお、第三工程の処理時間、第三工程および第四工程の処理温度について、それぞれ、所望の時間（１０［ｓ］以上３０［ｓ］以下）より短く設定した場合、あるいは、所望の温度（２２５［℃］以上２５０［ｓ］以下］）より低く設定した場合に、不良頻度Ｘが上昇することが分かった。この不良頻度Ｘの上昇は、加熱時間、加熱温度が不十分であるために、凹部内に導電膜が十分に流れることがなく、基板の表面側、凹部の側壁に残ることに起因している。

また、第三工程の処理時間、第三工程および第四工程の処理温度について、所望の温度（２２５［℃］以上２５０［ｓ］以下］）より高く設定した場合に、不良頻度Ｘが上昇することが分かった。この不良頻度Ｘの上昇は、所望の温度を超える高い温度の加熱によって、基板の表面側において不安定に残った導電膜が、熱エネルギーを得て凝集することに起因している。

本発明は、銅元素によって構成される配線を備えたデバイスに対して、広く適用することが出来る。

１０・・・製造装置、１１・・・第一処理室、１２・・・第二処理室、
１３・・・第三処理室、１４・・・第四処理室、１５・・・第五処理室、
１６・・・ロードロック室、１７・・・アンロードロック室、１８・・・搬送手段、
１９・・・搬送室、１００・・・デバイス、１０１・・・基板、１０１ａ・・・主面、
１０２・・・凹部、１０２ａ・・・内壁面、１０２ｂ・・・底面、１０２ｃ・・・開口面、
１０３・・・バリア膜、１０４・・・第一導電膜、１０４ａ・・・表面、
１０５・・・第二導電膜、１０４Ａ、１０５Ａ・・・スパッタリング粒子、
１０６・・・導電体、１０６Ａ、１０６Ｂ・・・導電部、１０６ａ、１０７ａ・・・表面、
１０７・・・第三導電膜、Ｄ・・・凹部の深さ、Ｗ・・・凹部の幅。

Claims (3)

1. 基板の一方の主面および該主面の一部に設けられた凹部の内壁面を覆うように、バリア膜を形成する第一工程と、
   前記バリア膜を覆うように、第一導電膜を形成する第二工程と、
   リフロー法によって、前記第一導電膜を溶融させる第三工程と、
   前記第三工程を経ることにより前記バリア膜、前記第一導電膜が順に積層された基板を加熱するとともに、該第一導電膜を覆うように、第二導電膜を形成する第四工程と、
   前記第四工程を経た第二導電膜を覆うように、第三導電膜を形成する第五工程と、
   前記第五工程を経た、前記バリア膜、前記第一導電膜、前記第二導電膜、および前記第三導電膜からなり、前記基板の一方の主面より外側に形成された部位を、ＣＭＰ法を用いて除去する第六工程と、を少なくとも備えたことを特徴とするデバイスの製造方法。
2. 前記第三工程の処理時間は、３０［ｓ］以内であることを特徴とする請求項１に記載のデバイスの製造方法。
3. 前記第三工程と前記第四工程の処理温度は、２００［℃］以上３００［℃］以下であることを特徴とする請求項１または２に記載のデバイスの製造方法。

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