KR20000012027A - 반도체장치의제조방법 - Google Patents

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Abstract

본 발명은 다수의 처리 공정을 감소시키고 동 금속 배선을 효율적으로 형성하는 CVD 방법을 사용하여 동 재료로 구성된 배선의 형성 방법을 제공한다. 박막의 표면 상에 결정 입자에 기인한 요철(bumps and dips)를 가상적으로 유발하지 않도록 조정된 막두께를 갖는 제1 동 박막이, 반도체 기판을 덮으며 접속 트랜치를 포함하는 절연막 상의 상기 제1 동 박막과 절연막 사이에 장벽 금속막을 배치하여 CVD 방법을 사용하여 형성된 후, 동 박막의 표면이 리플로우하도록 리플로우 처리가 수행된다. 다음에, 스퍼터링 방법을 사용하여 단기간에 얻어진 배선 기능을 부여하기에 충분한 막 두께를 갖는 제2 동 박막이 제1 동 박막 상에 형성된 후, CMP 방법에 의해 표면에 대해 평탄화가 수행되어 동 박막을 형성한다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히, 반도체 기판을 피복하는 절연막의 접속 트랜치(trench) 또는 접속홀 상에 동만으로 또는 동이 배선의 주성분으로 형성되는 물질로 이루어지는 배선을 CVD(Chemical Vapor Deposition)을 이용하여 형성하는 반도체 장치를 제조하는 방법에 관한 것이다.
LSI(Large Scale Integrated) 회로, 예컨데 마이크로프로세서 또는 전형적인 반도체 장치와 같은 기지의 메모리는 그 집적도가 증가함에 따라 크기가 줄어들고, 그결과 각각의 장치를 구성하는 반도체 영역은 미세하게 된다. 더욱이, 각각의 반도체 영역에 배선이 형성되는 경우, 접촉 홀 또는 비아홀과 같은 접속홀 또는 배선이 매설된 접속 트랜치 각각은 절연막 상에 형성되며, 또한 보다 작아지게 된다. 배선 밀도 증가의 요구를 만족시키기 위하여, 반도체 기판의 두께 방향으로 다층 상태에서 적층됨에 의해서 다층 상호 접속 기술이 개발되였다.
이런 LSI에 있어서, 특히, 고속 마이크로프로세서는 동작상 문제가 배선의 높은 전기 저항으로부터 일어나기 때문에, 그 전기 저항을 감소시키는 것이 요구되어진다. LSI를 포함하는 반도체 장치에 사용되는 배선용 종래의 물질은 전기적 특성, 가공성등이 우수한 알루미늄(Al) 또는 알루미늄이 주성분으로 형성된 알루미늄계 금속이다.
그러나, 이런 알루미늄계 금속은 일렉트로-마이그레이션(electro-migration) 및/또는 스트레스 마이그레이션(stress migration) 내성이 약하다는 약점을 가진다. 이런 이유로 인해, 알루미늄계 금속 대신에, 동만으로 또는 동이 주성분으로 형성된 동계 금속은 일렉트로-마이그레이션 및/또는 스트레스 마이그레이션 내성이 우수한 알루미늄 또는 알루미늄계 금속에 비교해 전기 저항이 작은 것으로 널리 사용된다.
이런 동 또는 동계 금속으로 이루어지는 박막은 반도체 기판에 일반적으로 CVD 방법, 스퍼터링 방법 또는 PVD(Physical Vapor Deposition) 방법을 사용하여 형성된다. 많은 경우에 있어서, CVD 방법은 단차 피복성이 우수하기 때문에 사용된다.
동계 금속 박막이 CVD 방법을 사용하여 형성되는 경우, 배선으로써 사용되는 동 박막의 두께가 비교적 크다면, 보이드(void)(기포 및/또는 공극)이 박막에 일어날 수 있다. 배선에서의 보이드는 높은 전기 저항 및/또는 단선을 야기하며, 반도체 장치의 신뢰성을 감소시킨다.
따라서, 이런 보이드의 발생을 방지하는 동 배선을 형성하는 방법이 요구되어 진다. CVD 방법을 사용하여 형성된 동 배선에서 보이드의 효과를 회피하기 위한 반도체 장치를 제조하는 이런 방법은 일본 특허공개공보(평 10-79389)에 개시된다. 개시된 반도체 장치 제조 방법은 도 7a 내지 7d를 참고로 해서 공정 순으로 이하 설명된다.
도 7a에 도시된 바와 같이, 오목부(63A 및 63B)가 실리콘 산화막으로 이루어진 절연막(62) 상에 실리콘 기판(61)을 피복하는 약 0.1μm의 두께의 막으로 형성된후, 약 150nm의 막 두께를 갖는 제1 동 박막(65)은 확산 방지막(64)이 절연막(62)과 동 박막(65) 사이에 개재되어 오목부(63A 및 63B)를 포함하는 실리콘 기판 상에 CVD 방법을 사용하여 형성된다. 이런 점에서, 보이드(66A 및 66B)는 동 박막(65) 상에 형성된다.
그후, 도 7b에 도시된 바와 같이, 약 10분 동안 약 400。C의 온도에서 실리콘 기판 상에 어널링(annealing) 처리를 수행하여, 제1 동 박막(65)이 유동되고(즉, 리플로우 공정에 놓이고), 보이드(66A 및 66B)에 유입된다. 연속해서, 제2 동 박막(66)은 도 7c에 도시된 바와 같이, CVD 방법의 사용에 의해 제1 동 박막 상에 형성된다. 그후, 제1 및 제2 동 박막(65 및 66)은 CMP(Chemical Mechanical Polishing) 방법에 의해 연마되고, 각각의 오목부(63A 및 63B)에 매립된 동 배선(67)이 형성된다. 따라서, 보이드가 존재하지 않는 동 배선(67)이 얻어질 수 있다.
그러나, 상기의 반도체 장치 제조 방법에 있어서는 동 박막의 큰 두께가 배선 기능을 분배하는데 요구된다면, CVD 방법을 사용하여 박막을 형성하는 공정 및 리플로잉 공정이 여러번 반복될 필요가 있으며, 따라서, 공정의 수의 증가를 야기하며, 그 결과 비효율적인 제조를 낳게되는 문제점이 있게 된다.
즉, 종래의 반도체 제조 방법에 있어서, 배선 기능을 분배하도록 충분한 두께를 갖는 배선이 공정을 조합함으로써 얻어지기 때문에, 동 박막은 막 두께가, 보이드가 심지어 CVD 방법에 의해서도 발생되지 않도록 작은 방식으로 형성되고, 리플로우 공정으로 CVD 공정은 예컨데, 3개로 분할되야만 하고, 분할된 공정 사이에서 리플로우 공정이 행해져야만 하고, 따라서 동 배선의 불충분한 형성을 불가피하게 야기하게 된다.
상술한 관점에서, 본 발명의 일 목적은 공정의 수를 감소시킬 수 있으며 CVD 방법을 사용하여 동계 금속을 형성하는 공정에서 효율적인 배선의 형성을 가능하게 하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 일면에 따르면, 반도체 기판을 피복하는 절연막의 접속 트랜치 또는 접속홀 상에 배선을 형성하기 위한 반도체 장치의 제조 방법은, CVD 방법을 사용하여 소정의 금속으로 이루어지며, 접속 트랜치 또는 접속홀을 포함하는 반도체 기판 상의 박막의 표면상에 결정 입자에 기인한 요철이 실질적으로 생기지 않도록 조절된 막 두께를 가지는 제1 전도성 박막 형성 단계;
반도체 기판에 대해 열처리를 수행하여 제1 전도성 박막의 표면이 리플로우하도록 리플로잉(reflowing)하는 단계;
CVD 방법과 다른 방법에 의해서, 소정의 금속으로 이루어지며, 제1 전도성 박막 상에 접속 트랜치 또는 접속홀의 깊이 보다 큰 막 두께를 갖는 제2 전도성 박막을 형성하는 단계; 및
제2 전도성 박막을 평탄화하는 단계를 포함한다.
본 발명의 제2 면에 따르면, 반도체 기판을 피복하는 절연막의 접속 트랜치 또는 접속홀 상에 동만으로 또는 동이 주성분으로 형성된 물질로 이루어지는 배선을 형성하기 위한 반도체 장치의 제조 방법은, CVD 방법을 사용하여 동만으로 또는 동이 주성분으로 형성된 물질로 이루어지며, 접속 트랜치 또는 접속홀을 포함하는 반도체 기판 상의 박막의 표면상에 결정 입자에 기인한 요철이 실질적으로 생기지 않도록 조절된 막 두께를 가지는 제1 전도성 박막 형성 단계;
반도체 기판에 대해 열처리를 수행하여 제1 전도성 박막의 표면이 리플로우하도록 리플로잉(reflowing)하는 단계;
CVD 방법과 다른 방법에 의해서, 동만으로 또는 동이 주성분으로 형성된 물질로 이루어지며, 제1 전도성 박막 상에 접속 트랜치 또는 접속홀의 깊이 보다 큰 막 두께를 갖는 제2 전도성 박막을 형성하는 단계; 및
제2 전도성 박막을 평탄화하는 단계를 포함한다.
상술한 바에서, 바람직한 형태는 제1 전도성 박막이 형성되기 전, 접속 트랜치 또는 접속홀을 포함하는 반도체 기판 상에 장벽 금속막을 형성하는 단계를 포함한다.
또한, 바람직한 형태는 제1 전도성 박막이 비산화성 분위기에서 형성되는 것이다.
또한, 바람직한 실시예는 제1 전도성 박막의 리플로우잉이 환원성 분위기 또는 진공 분위기에서 수행된다는 것이다.
또한, 바람직한 형태는 제2 전도성 박막이 스퍼터링 방법 또는 플레이팅(plating) 방법에 의해 형성된다는 것이다.
또한 바람직한 형태는 제2 전도성 박막의 평탄화가 CMP 방법에 의해 수행된다는 것이다.
또한 바람직한 형태는 동만으로 또는 동이 주성분으로 형성된 물질로 이루어지는 제1 전도성 박막의 두께가 30 - 150 nm 이라는 것이다.
더욱이, 바람직한 형태는 내화성 물질이 장벽 금속으로서 사용된다는 것이다.
도 1a, 1b 및 1c는 본 발명의 제1 실시예에 따른 반도체 장치를 제조하는 방법을 공정 순으로 도시한 개요 단면도.
도 2d, 2e 및 2f는 도 1a, 1b및 1c 도시된 반도체 장치를 제조하는 방법을 공정 순으로 도시한 개요 단면도.
도 3은 도 1a 1b, 및 1c및 도 2d 2e 및 2f 도시된 반도체 장치를 제조하는 방법에 의해 제조된 반도체 장치를 도시한 사시도.
도 4a 및 4b는 도 3에 도시된 반도체 장치를 제조하는 방법의 원리를 설명하는 개요 단면도.
도 5a, 5b, 5c 및 5d는 본 발명의 제2 실시예에 따른 반도체 장치를 제조하는 방법을 공정 순으로 도시한 개요 단면도.
도 6e, 6f 및 6g는 도 5a, 5b, 5c 및 5d에 도시된 반도체 장치를 제조하는 방법을 공정 순으로 도시한 개요 단면도.
도 7a, 7b, 7c 및 7d는 반도체 장치를 제조하는 종래의 방법을 공정 순으로 도시한 개요 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2, 12 : 절연막
3 : 접속 트랜치
4, 14 : 장벽 금속막
5, 15 : 제1 동 박막
6, 16 : 제2 동 박막
7 : 동 배선
8, 18 : 반도체 장치
10 : 요철
11 : 하층 배선
13 : 접속홀
17 : 비아 플러그
19 : 상층배선
본 발명의 다른 목적, 이점 및 특징은 첨부된 도면과 결합하여 다음의 설명으로부터 명확해질 것이다.
본 발명의 바람직한 실시예는 첨부된 도면을 참고로 다양한 실시예를 사용하여 더욱 상세히 설명된다.
제1 실시예
도 1a, 1b ,및 1c 및 도 2d, 2e 및 2f는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 공정순으로 도시한 개요 단면도이다.
도 3은 도 1a, 1b 및 1c 및 도 2d, 2e 및 2f에 도시된 반도체 장치의 제조 방법에 따라 제조된 반도체 장치를 도시한 사시도이다. 본 발명의 반도체 장치의 제조 방법은 이하 공정순으로 설명된다.
도 1a에 도시된 바와 같이, 반도체 기판(1)은 예컨데, 실리콘 산화막(SiO2)으로 코팅된 표면을 갖는 단일 결정 실리콘으로 이루어지는 500-1000 nm의 두께를 갖는 절연막(2)으로 피복되도록 제공된다. 반도체 기판(1) 상에는 소정의 소자 영역이 불순물 이온 주입에 의해 형성된다. 그후, 약 0.28μm 직경을 갖는 접속 트랜치는 건식 에칭법에 의해 절연막(2) 상에 형성된다. 공지의 리소그래피 기술을 사용하여, 접속 트랜치(3)는 소정의 깊이를 얻도록 형성된다.
도 1b에 도시된 바와 같이, 장벽 금속막(4)은 접속 트랜치의 영역을 포함하는 절연막(2) 상에 PVD 방법 중 하나인 스퍼터링 방법에 의해 20 내지 50μm의 두께를 갖는 티타늄 질화막(TiN)으로 이루어진다. 장벽 금속막(4)은 반복하는 공정으로 형성된 동 박막이 절연막(2) 또는 반도체 기판(1)에 확산되는 것을 방지하는데 기여한다.
다음 단계로서, 도 1c에 도시된 바와 같이, 30-150nm의 두께를 갖는 제1 동 박막은 CVD 방법을 사용하여 장벽 금속막(4) 상에 형성된다. 이 경우, 제1 동 박막(5)의 증착 속도는 약 30nm/min 이다. 제1 동 박막(5)의 두께는 결정 입자에 기인한 요철이 동 박막(5)의 표면 상에서 실질적으로 발생하지 않도록 선택된다. 즉, 제1 동 박막(5)이 CVD 방법을 사용하여 형성되는 경우, 막 두께가 상술한 바와 같이, 30-150nm 이라면, 도 4a에 도시된 바와 같이 거의 어떤 요철도 생기지 않는다. 그러나, 막 두께가 150nm 또는 그 이상이라면, 도 4b에 도시된 비와 같이, 결정 입자에 기인한 요철(10)이 동 박막(5)의 표면 상에 생성된다. 막 두께가 커지게 됨에 따라, 요철(10)은 보이드의 발생을 야기한다. 한편, 막 두께가 30nm 또는 이 이하이면, 균일한 동 박막의 형성은 어려워진다.
CVD 방법을 사용하여 제1 동 박막(5)을 형성하는 방법은 증착을 위한 두 종류의 조건하에서 구현된다.
증착을 위한 조건 1
원료 가스: 구리 헥사클로로-아세틸아세토나토-트리메틸비닐 실란(hexachloro-acetylacetonato-trimethylvinyl silane; Cu(hfac)tmvs)
캐리어 가스: 헬륨(He)
캐리어 가스의 유량: 50-1000 sccm(Standard Cubic Centimeter per Minute)
증착 온도: 150-250。C
증착 시간: 1-10 분
증착 챔버에서 압력: 0.1-30 Torr
증착을 위한 조건 2
원료 가스: 구리 시클로펜타디에닐-트리엔칠-포스파인(cyclopentadienyl-triethyl-phosphine; CuCpTep)
캐리어 가스: 헬륨
캐리어 가스의 유량: 50-1000 sccm
증착 온도: 150-300。C
증착 시간: 1-10 분
증착 챔버에서 압력: 0.01-30 Torr
상기 두 조건 1 및 2에 있어서, 캐리어 가스로 사용되는 가스는 아르곤(Ar) 및 수소(H2)로 대치될 수 있다. 가스가 비산화되는한, 캐리어 가스로써 사용될 수 있다.
그후, 도 2d에 도시된 바와 같이, 반도체 기판(1)을 열처리함으로써, 제1 동 박막(5)의 표면은 유동되고 리플로우 공정에 놓여진다. 이는 제1 동 박막(5)의 표면이 매우 평탄하게 한다.
리플로잉을 위해 열처리하는 방법은 이하에 제시된 3 종류의 조건하에서 구현된다.
리플로우용 열처리 조건 1
분위기 가스: 수소
가스 유량: 100-5000 sccm
기판의 온도: 350-500。C
리플로우용 열처리 조건 2
분위기 가스: 수소(30-95%) + 산소(70-5%)
가스 유량: 1000-50000 sccm
기판의 온도: 350-650。C
리플로우용 열처리 조건 3
분위기: 진공(10-6-10-11Torr)
기판의 온도: 350-500。C
상기 조건 1, 2 및 3에 나타난 바와 같이, 리플로우용 열처리의 분위기는 환원성, 산화성 및 진공 분위기를 포함한다. 열처리가 진공 분위기에서 수행되는 경우, CVD 방법에 의해 형성된 제1 동 박막을 갖는 반도체 기판(1)은 CVD 방치의 외부로 꺼냄이 없이 리플로우 공정에 놓여진다.
다음 단계로서, 도 2e에 도시된 바와 같이, 1.0-2.0μm의 두께를 갖는 제2 동 박막(6)은 스퍼터링 방법에 의해 제1 동 박막(50 상에 형성된다. 이는 제2 동 박막(6)이 접속 트랜치(3)의 상부에 적층되게 한다. 이 경우, 제2 동 박막(6)의 증착 속도는 약 1000nm/min 이다. 즉, 동 박막은 CVD 방법 보다 30배 또는 그 이상 빠른 스퍼터링 방법에 의해 형성될 수 있다. 단차 피복성이 CVD 방법에 비해 열악한 스퍼터링 방법을 사용하는 이유는 동 배선이 짧은 시간에 형성되도록 하며, 그 결과 공정이 대량 생산에 적합하게 하는데 있다. CVD 방법에 의해 형성된 제1 동 박막(5)이 단차 피복성 관점에서 우수한 박막이고 제1 동 박막(5)의 표면이 리플로우 공정을 거치기 때문에, 비록 제1 동 박막(5) 상에 형성된 제2 동 박막(6)을 통해 스퍼터링 방법에 의해 형성된다 할지라도, 제2 동 박막(6)의 막 품질에 어떠한 문제도 일어나지 않는다.
그후, 도 2f에 도시된 바와 같이, 제1 및 제2 동 박막(5 및 6)은 CMP 방법에 의해 연마되고 평탄화된다. 이에 의해서, 반도체 장치(8)는 제1 동 박막(5)을 매설하고 적층하여 형성된 동 배선(7) 및 접속 트랜치(3)에서 동 박막(6)을 갖도록 생성된다. 동 배선(7)은 소자 영역(도시 안됨)에 접속된다.
도 3은 반도체 장치(8)의 완전한 구성을 도시한 사시도이다.
상술한 바와 같이, 본 실시예에 따르면, 막의 표면상에 결정 입자에 기인한 요철이 실질적으로 생기지 않도록 조절되는 막 두께를 갖는 제1 동 박막(5)이 CVD 방법을 사용하여 형성되고 반도체 기판(1)을 피복하며 접속 트랜치(3)를 포함하는 절연막(2) 상에 장벽 금속막(4)이 제1 동 박막(5)과 절연막(2) 사이에 개재된후, 동 박막(5)의 표면이 리플로우하도록 리플로우 공정이 수행되고, 스퍼터링 방법을 사용하여 짧은 시간에 얻어진 배선 기능 분배하도록 충분한 막 두께를 갖는 제2 동 박막(6)이 제1 동 박막(5) 상에 형성된후, 평탄화가 동 배선(7)을 형성하기 위해 CMP 방법에 의해 수행되고, 그결과 공정의 수를 감소시킬 수 있으며 동 배선의 효율적인 형성이 가능하게 된다.
따라서, 배선에 인가되도록 충분히 큰 두께를 갖는 동 박막의 형성의 경우에 조차도, CVD 방법을 사용하여 박막을 형성하고 리플로우잉하는 반복된 공정이 요구되지 않고, 생산성이 증가된다.
제2 실시예
도 5a, 5b, 5c 및 5d 및 도 6e, 6f 및 6g는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 공정 순으로 도시하는 개략 단면도이다. 제2 실시예의 반도체 장치의 제조 방법은, 주로 접속 트랜치 대신에 접속 홀이 동 배선을 형성하는데 사용된다는 점에서 제1 실시예와는 다른다. 본 발명의 반도체 장치의 제조 방법이 이하 공정 순으로 설명된다.
먼저, 도 5a에 도시된 바와 같이, 하층 배선(11)이 미리 제공되고 표면이 실리콘 산화막으로 코팅된 500-1000 ㎚의 막 두께를 갖는 절연막(12)이 제공된 반도체 기판(1)이 준비되고, 약 0.28㎛의 직경을 갖는 접속 홀(13)이 드라이 에칭 방법에 의해 절연막(12) 상에 형성된다.
다음에, 20-50㎚의 막 두께를 갖는 티타늄 질화막으로 구성된 장벽 금속막(14)이 도 5b에 도시된 바와 같이 접속 홀(13)을 포함하는 절연막(12) 상에 스퍼터링 방법에 의해 형성된다.
다음 단계로서, 30-150㎚의 막 두께를 갖는 제1 동 박막(15)이 도 5c에 도시된 바와 같이 장벽 금속막(14) 상에 CVD 방법을 사용하여 성장된다. 제1 동 박막(15)은 제1 실시예의 제1 동 박막(5)의 경우에서와 거의 동일한 조건 하에서 형성될 수 있다.
다음에, 도 5d에 도시된 바와 같이, 반도체 기판(1)을 열 처리함으로써, 제1 동 박막(15)의 표면이 리플로우 공정에서 리플로우하게 된다. 리플로우 공정을 위한 열 처리는 제1 실시예의 열처리의 경우와 거의 동일한 조건하에서 수행될 수 있다.
더욱이, 1.0-2.0㎛의 막 두께를 갖는 제2 동 박막(16)이 도 6e에 도시된 바와 같이 제1 동 박막(15) 상에 스퍼터링 방법에 의해 형성된다. 이는 제2 동 박막(16)이 접속 홀(13)의 상부 상에 축적되는 것을 가능하게 한다.
CVD 방법에 의해 형성된 제1 동 박막(15)이 단차 피복면에서 뛰어난 박막이고 제1 동 박막(15)의 표면이 리플로우 공정이 수행되기 때문에, 제1 동 박막(15) 상에 성장된 제2 동 박막(16)이 스퍼터링 방법에 의해 형성되더라도, 제2 동 박막(16)의 막 품질에 어떠한 문제도 없다.
다음에, 도 6f에 도시된 바와 같이, 제1 동 박막(15)과 제2 동 박막(16)이 CMP 방법에 의해 연마되고 평탄화된다. 이로 인해, 비아 플러그(17)가 접속 홀(13)에 제1 동 박막(15)과 제2 동 박막(16)을 적층하고 매립함으로써 형성된다. 마지막으로, 도 6g에 도시된 바와 같이, 상층 배선(19)이 동 배선(17)에 접속되도록, 절연막(12) 상에 상층 배선(19)을 제공함으로써, 상층 배선(11)이 동 배선(17)을 통해 상층 배선(19)에 전기적으로 접속된 반도체 장치(18)가 완성된다.
이와 같이, 본 실시예에서는, 제1 실시예에 기술된 것과 거의 동일한 효과가 발생된다.
부수적으로, 제2 실시예에 따르면, 비아 플러그와 같은 큰 막 두께를 갖는 동 배선의 구비조건이 충족될 수 있다.
본 발명은 상기 실시예에 한정되어 있지 않고 본 발명의 범위와 정신을 벗어나지 않고 변경 및 수정될 수 있다는 것은 명확한다. 예를 들어, 박막이 동 박막의 표면 상에 결정 입자에 기인할 수 있는 요철을 가상적으로 유발하지 않도록 조정된 막 두께로 형성하는 CVD 방법이 동 박막뿐 아니라 알루미늄과 같은 다른 금속으로 구성된 막에도 적용될 수 있다. 따라서, 상술된 방법은 충분히 큰 두께를 갖는 알루미늄 배선을 형성하는데 적용될 수 있다.
더욱이, 동이 100%를 구성하고 어느 정도 다른 구성요소를 포함하는 배선이 수용가능한 배선을 사용할 필요가 없고, 동이 주요 구성요소를 형성하는 부수적인 동 금속이 역시 사용될 수 있다. 예를 들어, 티타늄(Ti), 크롬(Cr) 등과 같은 내화 금속의 트레이스 양(trace amount)을 포함하는 배선이 배선의 신뢰성을 향상시키는데 효율적으로 사용될 수 있다.
부수적으로, 동(copper) 만으로 또는 동이 주요 구성요소를 형성하는 재료로 구성된 충분히 큰 두께를 갖는 배선을 형성하기 위해, 제2 도전 박막이 CVD 방법에 의해 성장된 제1 도전 박막 상에 플레이팅 방법에 의해 형성될 수 있다. 특히, 플레이팅 방법에 의해, 뛰어난 막 품질을 가지며 동(copper) 만으로 또는 동이 주요 구성요소를 형성하는 재료로 구성된 배선이 용이하게 형성될 수 있다.
또한, 장벽 금속막에 사용될 수 있는 내화 금속은 티타늄 질화물뿐 아니라, 탄탄륨 질화물(TaN),텅스텐 질화물(WN), 티타늄 텅스텐(TiW), 텅스텐 실리콘 질화물(WSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탄륨(Ta), 텅스텐(W) 및 몰리브덴(Mo) 등을 포함할 수 있다.
더욱이, 절연막은 실리콘 산화막 뿐아니라, 실리콘 질화물, BSG(Boro Silicate Galss), PSG(Phospho Silicate Glass), BPSG(Boro-Phospho Silicate Glass) 막 등을 포함할 수 있다.
상술된 바와 같이, 본 발명의 반도체 장체의 제조 방법에 따르면, 제1 도전성 박막의 표면 상에 결정 입자에 기인할 수 있는 요철을 가상적으로 유발하지 않도록 조정된 막 두께를 갖는 제1 도전성 박막이 반도체 기판을 덮으며 접속 트랜치 또는 접속 홀을 포함하는 절연막 상에 CVD 방법에 의해 형성된 후, 리플로우 공정이 수행되어 도전성 박막의 표면이 리플로우하게 하며, CVD 방법 이외의 방법을 사용하여 단기간에 얻어진 배선 기능을 부여하기에 충분한 막 두께를 갖는 제2 도전성 박막이 제1 도전성 박막 상에 형성된 후, 제2 도전성 박막에 대해 평탄화가 수행되어 배선을 형성함으로써, 공정 수를 감소시키는 것이 가능하고 배선을 효율적으로 형성하는 것이 가능하게 된다.
따라서, 배선에 적용될 충분히 큰 두께를 갖는 도전성 박막의 형성의 경우, CVD 방법에 의해 박막을 형성하고 리플로우하는 반복된 공정이 불필요하게 되어 생산성을 증가시킨다.

Claims (15)

  1. 반도체 기판을 덮는 절연막의 접속 트랜치 또는 접속 홀 상에 배선을 형성하기 위한 반도체 장치의 제조 방법에 있어서,
    CVD (화학 기상 증착) 방법을 사용하여, 소정의 금속으로 구성되고, 상기 접속 트랜치 또는 접속 홀을 포함하는 상기 반도체 기판 상의 제1 도전성 박막 표면 상에 결정 입자에 기인할 수 있는 요철(bumps and dips)을 가상적으로 유발하지 않도록 조정된 막 두께를 갖는 제1 도전성 박막을 형성하는 단계;
    상기 반도체 기판에 대해 열 처리를 수행함으로써 상기 제1 도전성 박막의 표면이 리플로우하도록 리플로우시키는 단계;
    상기 CVD 방법 이외의 방법에 의해, 소정의 금속으로 구성되고, 상기 제1 도전성 박막 상의 상기 접속 트랜치 또는 접속 홀의 깊이보다 큰 막 두께를 갖는 제2 도전성 박막을 형성하는 단계; 및
    상기 제2 도전성 박막을 평탄화시키는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 반도체 기판을 덮는 절연막의 접속 트랜치 또는 접속 홀 상에 동(copper) 만으로 또는 동이 주요 구성요소를 형성하는 재료로 구성된 배선을 형성하기 위한 반도체 장치의 제조 방법에 있어서,
    CVD 방법을 사용하여, 동(copper) 만으로 또는 동이 주요 구성요소를 형성하는 재료로 구성되며, 상기 접속 트랜치 또는 상기 접속 홀을 포함하는 상기 반도체 기판 상의 제1 도전성 박막 표면 상에 결정 입자에 기인할 수 있는 요철을 유발하지 않도록 조정된 막 두께를 갖는 제1 도전성 박막을 형성하는 단계;
    상기 반도체 기판에 대해 열 처리를 수행함으로써 상기 제1 도전성 박막의 표면이 리플로우하도록 리플로우시키는 단계;
    상기 CVD 방법 이외의 방법에 의해, 동만으로 또는 동이 주요 구성요소를 형성하는 재료로 구성되고, 상기 제1 도전성 박막 상의 상기 접속 트랜치 또는 상기 접속 홀의 깊이보다 큰 막 두께를 갖는 제2 도전성 박막을 형성하는 단계; 및
    상기 제2 도전성 박막을 평탄화시키는 단계
    를 포함하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 제1 도전성 박막을 성장시키기 전에 상기 접속 트랜치 또는 상기 접속 홀을 포함하는 상기 반도체 기판 상에 장벽 금속막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  4. 제2항에 있어서, 상기 제1 도전성 박막은 비-산화 분위기에서 형성되는 반도체 장치의 제조 방법.
  5. 제2항에 있어서, 상기 제1 도전성 박막의 리플로잉은 환원성 분위기 또는 진공 분위기에서 수행되는 반도체 장치의 제조 방법.
  6. 제2항에 있어서, 상기 제2 도전성 박막은 스퍼터링 방법 또는 플레이팅 방법에 의해 형성되는 반도체 장치의 제조 방법.
  7. 제2항에 있어서, 상기 제2 도전성 박막의 평탄화는 CMP 방법에 의해 수행되는 반도체 장치의 제조 방법.
  8. 제2항에 있어서, 동만으로 또는 동이 주요 구성요소를 형성하는 재료로 구성된 상기 제1 도전성 박막의 두께는 30-150㎚인 반도체 장치의 제조 방법.
  9. 제2항에 있어서, 내화 금속이 상기 장벽 금속으로서 사용되는 반도체 장치의 제조 방법.
  10. 제3항에 있어서, 상기 제1 도전성 박막은 비-산화 분위기에서 형성되는 반도체 장치의 제조 방법.
  11. 제3항에 있어서, 상기 제1 도전성 박막의 리플로잉은 환원성 분위기 또는 진공 분위기에서 수행되는 반도체 장치의 제조 방법.
  12. 제3항에 있어서, 상기 제2 도전성 박막은 스퍼터링 방법 또는 플레이팅 방법에 의해 형성되는 반도체 장치의 제조 방법.
  13. 제3항에 있어서, 상기 제2 도전성 박막의 평탄화는 CMP (화학 기계적 폴리싱) 방법에 의해 수행되는 반도체 장치의 제조 방법.
  14. 제3항에 있어서, 동 만으로 또는 동이 주요 구성요소를 형성하는 재료로 구성된 상기 제1 도전성 박막의 두께는 30-150 ㎚인 반도체 장치의 제조 방법.
  15. 제3항에 있어서, 내화 금속이 상기 장벽 금속으로서 사용되는 반도체 장치의 제조 방법.
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