JPS6213051A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6213051A JPS6213051A JP15164485A JP15164485A JPS6213051A JP S6213051 A JPS6213051 A JP S6213051A JP 15164485 A JP15164485 A JP 15164485A JP 15164485 A JP15164485 A JP 15164485A JP S6213051 A JPS6213051 A JP S6213051A
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- insulating film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はたとえば、半導体集積回路などにおいて、接続
部での配線を平担化し、断線のない良好な配線形成を目
的とした半導体装置の製造方法に関する。
部での配線を平担化し、断線のない良好な配線形成を目
的とした半導体装置の製造方法に関する。
従来の技術
半導体集積回路の製造方法について、シリコン基板上に
形成した拡散層と配線との接続穴であるコンタクトホー
ル部に、化学気相成長（ＣＶＤ）法によりタングステン
膜を選択的に形成し、コンタクトホール部での配線の平
担化を行う従来の方法を用い、二層配線を形成した例を
第２図（、）〜（ｄ）の工程順断面図に示し、以下、説
明を行う。
形成した拡散層と配線との接続穴であるコンタクトホー
ル部に、化学気相成長（ＣＶＤ）法によりタングステン
膜を選択的に形成し、コンタクトホール部での配線の平
担化を行う従来の方法を用い、二層配線を形成した例を
第２図（、）〜（ｄ）の工程順断面図に示し、以下、説
明を行う。
ま′ず、第２図（ａ）に示すように、シリコン基板１を
熱酸化して、ゲート酸化膜２を形成した後、リンをドー
プしたポリシリコンによりゲート電極３を形成する。
熱酸化して、ゲート酸化膜２を形成した後、リンをドー
プしたポリシリコンによりゲート電極３を形成する。
つぎに、ゲート電極を注入マスクとして用い、ヒ３へ−
７ 素イオンを注入し、１０００℃、１０分のアニールを行
い拡散層５を形成する。つぎに、ＣＶＤ法により、絶縁
膜６を形成した後、フォトレジストをマスクとしたエツ
チングによりコンタクトホール７を形成する。その後、
ソースガスとしてＷＦ６゜Ｈ２を用い、ＣＶＤ法により
、第２図（ｂ）に示すように、コンタクトホール７にタ
ングステン膜８を選択的に形成し、コンタクトホール７
をタングステン膜８で埋める。この場合のタングステン
の形成反応はシリコン基板１との反応を含め、下記の２
つの式によシ進行している。
７ 素イオンを注入し、１０００℃、１０分のアニールを行
い拡散層５を形成する。つぎに、ＣＶＤ法により、絶縁
膜６を形成した後、フォトレジストをマスクとしたエツ
チングによりコンタクトホール７を形成する。その後、
ソースガスとしてＷＦ６゜Ｈ２を用い、ＣＶＤ法により
、第２図（ｂ）に示すように、コンタクトホール７にタ
ングステン膜８を選択的に形成し、コンタクトホール７
をタングステン膜８で埋める。この場合のタングステン
の形成反応はシリコン基板１との反応を含め、下記の２
つの式によシ進行している。
２ ＷＦｅ ＋３ Ｓ １→２ Ｗ 十ｓ Ｓ ｘＦｅ
↑ （１）ＷＦ６＋３Ｈ２→Ｗ＋６ＨＦ↑
（２）すなわち、シリコン基板上にタングステン膜を選
択的に形成する場合、反応初期において上記反応式（１
）の反応が生じ、その後シリコン基板１上にタングステ
ン膜が１６０人程度以上形成されるとタングステン膜自
身が触媒となり上記反応式（２）の反応が生じ、タング
ステン膜上にタングステン膜が選択的に形成されること
により、コンタクトホール７をタングステン８で埋める
。つぎに、第２図（０）のように配線用のアルミニウム
膜１３をスパッタ法によシ形成し、フォトレジストをマ
スクトシた選択エツチングによシアルミニウム膜１３の
パターニングを行い配線を形成する。つぎに、第２図（
ｄ）のように、ＣＶＤ法により、第２の絶縁膜１゜を形
成し、一層目と同様の方法によりコンタクトホールを形
成後、再び、ＣＶＤ法により、コンタクトホール部にタ
ングステン１１を選択的に形成する。そして、つぎに第
２のアルミニウム膜１４をスパッタ法により形成した後
、第１のアルミニウム膜１３の場合と同様にパターニン
グにより二層目の配線を形成し、とれにより、半導体集
積回路の二層配線を完了する。
↑ （１）ＷＦ６＋３Ｈ２→Ｗ＋６ＨＦ↑
（２）すなわち、シリコン基板上にタングステン膜を選
択的に形成する場合、反応初期において上記反応式（１
）の反応が生じ、その後シリコン基板１上にタングステ
ン膜が１６０人程度以上形成されるとタングステン膜自
身が触媒となり上記反応式（２）の反応が生じ、タング
ステン膜上にタングステン膜が選択的に形成されること
により、コンタクトホール７をタングステン８で埋める
。つぎに、第２図（０）のように配線用のアルミニウム
膜１３をスパッタ法によシ形成し、フォトレジストをマ
スクトシた選択エツチングによシアルミニウム膜１３の
パターニングを行い配線を形成する。つぎに、第２図（
ｄ）のように、ＣＶＤ法により、第２の絶縁膜１゜を形
成し、一層目と同様の方法によりコンタクトホールを形
成後、再び、ＣＶＤ法により、コンタクトホール部にタ
ングステン１１を選択的に形成する。そして、つぎに第
２のアルミニウム膜１４をスパッタ法により形成した後
、第１のアルミニウム膜１３の場合と同様にパターニン
グにより二層目の配線を形成し、とれにより、半導体集
積回路の二層配線を完了する。
発明が解決しようとする問題点
上記方法によりコンタクトホール部へタングステンを選
択的に形成し、スパッタ法によりアルミニウム膜を形成
した場合、コンタクトホール部での平担化は可能である
が、第２図（Ｃ）に示すように、ゲート電極端の差部で
はスパッタ法により形成し５ハ・７゛ たアルミニウム膜のカバレンジ特性は悪い。とりわけ、
第２の絶縁膜、第２のアルミニウム膜を形と 成すＣ段差部でのカバレッジはさらに悪くなるため、多
層配線の形成においてアルミニウムの断線、あるいはエ
レクトロマイグレーションによる配線抵抗の劣化等の問
題をひき起こす。また配線にアルミニウムを用いるため
、高温処理ができない等の問題がある。
択的に形成し、スパッタ法によりアルミニウム膜を形成
した場合、コンタクトホール部での平担化は可能である
が、第２図（Ｃ）に示すように、ゲート電極端の差部で
はスパッタ法により形成し５ハ・７゛ たアルミニウム膜のカバレンジ特性は悪い。とりわけ、
第２の絶縁膜、第２のアルミニウム膜を形と 成すＣ段差部でのカバレッジはさらに悪くなるため、多
層配線の形成においてアルミニウムの断線、あるいはエ
レクトロマイグレーションによる配線抵抗の劣化等の問
題をひき起こす。また配線にアルミニウムを用いるため
、高温処理ができない等の問題がある。
本発明は、上記問題点を解決するものであり、微細化、
高集積化、高速化および３次元化を要する超ＬＳＩにお
いて有効な半導体装置の製造方法を提供するものである
。
高集積化、高速化および３次元化を要する超ＬＳＩにお
いて有効な半導体装置の製造方法を提供するものである
。
即題点を解決するための手段
本発明は、コンタクトホール部に高融点金属を選択的に
形成し、コンタクトホールを高融点金属で埋めた後、反
応室内にシランガスを導入することにより金属シリサイ
ド膜をコンタクトホール部の高融点金属上のみならず、
コンタクトホール部以外の絶縁膜上にも形成し、フォト
レジストをマスクとした選択エツチングによる配線形成
を行つ６ ・ た後、化学気相成長で形成した絶縁膜を熱処理によシフ
ローさせる工程を繰り返すことにょシ、デバイスの平担
化を行いステップカバレッジの良好な多層配線を形成す
るものである。
形成し、コンタクトホールを高融点金属で埋めた後、反
応室内にシランガスを導入することにより金属シリサイ
ド膜をコンタクトホール部の高融点金属上のみならず、
コンタクトホール部以外の絶縁膜上にも形成し、フォト
レジストをマスクとした選択エツチングによる配線形成
を行つ６ ・ た後、化学気相成長で形成した絶縁膜を熱処理によシフ
ローさせる工程を繰り返すことにょシ、デバイスの平担
化を行いステップカバレッジの良好な多層配線を形成す
るものである。
作 用
コンタクトホール部を高融点金属で埋めた後、高融点金
属シリサイド膜をウェハー表面に一様に形成するため、
コンタクトホール部での平担化が可能なことと、高融点
シリサイド配線であるため下地の絶縁膜との密着性が良
いことに加えて層間絶縁膜を高温処理によりフローさせ
る工程を繰シ返すことが可能であり、多層化あるいは三
次元化を目的とした半導体装置の製造に非常に有利であ
るＯ 実施例 以下、本発明の実施例を用いて本発明を具体的に詳述す
る。第１図（ａ）〜（ｄ）は本発明の実施に際し、タン
グステンシリサイドを配線材料として用いた場合の半導
体集積回路の製造工程順断面図である。
属シリサイド膜をウェハー表面に一様に形成するため、
コンタクトホール部での平担化が可能なことと、高融点
シリサイド配線であるため下地の絶縁膜との密着性が良
いことに加えて層間絶縁膜を高温処理によりフローさせ
る工程を繰シ返すことが可能であり、多層化あるいは三
次元化を目的とした半導体装置の製造に非常に有利であ
るＯ 実施例 以下、本発明の実施例を用いて本発明を具体的に詳述す
る。第１図（ａ）〜（ｄ）は本発明の実施に際し、タン
グステンシリサイドを配線材料として用いた場合の半導
体集積回路の製造工程順断面図である。
まず、第１図（ａ）に示すようにＰ型で方位面（１・０
０）７′・ のシリコン基板１を熱酸化し、２００人のゲート酸化膜
２の形成を行った後、ゲート酸化膜２土にリンをドープ
したポリシリコン３を２０００人形成し、その後ＣＶＤ
装置の反応室内でウェハーを３５０℃に加熱し、ソース
ガスとしテＷＦ６． Ｓ ｉＨ４を導入し、下記（３）
式の反応に基きポリシリコン３上にタングステンシリサ
イド膜４を２５０ＯＡ形成し、パターニングを行いゲー
ト電極を形成する。
０）７′・ のシリコン基板１を熱酸化し、２００人のゲート酸化膜
２の形成を行った後、ゲート酸化膜２土にリンをドープ
したポリシリコン３を２０００人形成し、その後ＣＶＤ
装置の反応室内でウェハーを３５０℃に加熱し、ソース
ガスとしテＷＦ６． Ｓ ｉＨ４を導入し、下記（３）
式の反応に基きポリシリコン３上にタングステンシリサ
イド膜４を２５０ＯＡ形成し、パターニングを行いゲー
ト電極を形成する。
ＷＦ６＋２８ ｉＨ４→ＷＳ ｔ２＋６ ＨＦ↑十Ｈ２
↑ （３）次にゲート電極を注入のマスクとして用い、
ヒ素イオンを注入し、１０００℃のＮ２ガス中で１０分
アニールを行い拡散層５を形成する。次に、ＣＶＤ法に
より、９５００人の絶縁膜６を形成し、９００℃、９０
分のフロー処理を行った後、第２図（ｂ）のようにフォ
トレジストをマスクとしたエツチングによりコンタクト
ホール７を形成する。その後、ＣＶＤ装置の反応室内に
ソースガスとしてＷＦ６．Ｎ２を導入し、第１図（Ｃ）
に示すように、コンタクトホール７にタングステン膜８
を選択的に形成し、コンタクトホール７をタングステン
で埋める。その後、反応室内に水素ガスの導入を止め、
シランガスを導入し、タングステンシリサイド膜９を、
コンタクトホール７に形成したタングステン膜８および
絶縁膜６上にＣＶＤ法によシ連続的に成長させる。その
後、フォトレジストをマスクとしたエツチングによるパ
ターン形成を行った後、８０００Ａの二層目の絶縁膜１
０をＣＶＤ法によ多形成し、一層目の場合と同様にフロ
ーを行った後、第１図（ｄ）のようにコンタクトホール
を形成し、同様の方法によシタングステン１１で埋めた
後、連続してタングステンシリサイド膜１２を形成し、
パターニングを行い二層目の配線を形成を行う。
↑ （３）次にゲート電極を注入のマスクとして用い、
ヒ素イオンを注入し、１０００℃のＮ２ガス中で１０分
アニールを行い拡散層５を形成する。次に、ＣＶＤ法に
より、９５００人の絶縁膜６を形成し、９００℃、９０
分のフロー処理を行った後、第２図（ｂ）のようにフォ
トレジストをマスクとしたエツチングによりコンタクト
ホール７を形成する。その後、ＣＶＤ装置の反応室内に
ソースガスとしてＷＦ６．Ｎ２を導入し、第１図（Ｃ）
に示すように、コンタクトホール７にタングステン膜８
を選択的に形成し、コンタクトホール７をタングステン
で埋める。その後、反応室内に水素ガスの導入を止め、
シランガスを導入し、タングステンシリサイド膜９を、
コンタクトホール７に形成したタングステン膜８および
絶縁膜６上にＣＶＤ法によシ連続的に成長させる。その
後、フォトレジストをマスクとしたエツチングによるパ
ターン形成を行った後、８０００Ａの二層目の絶縁膜１
０をＣＶＤ法によ多形成し、一層目の場合と同様にフロ
ーを行った後、第１図（ｄ）のようにコンタクトホール
を形成し、同様の方法によシタングステン１１で埋めた
後、連続してタングステンシリサイド膜１２を形成し、
パターニングを行い二層目の配線を形成を行う。
発明の効果
本発明によれば、コンタクトホールを高融点金属で埋め
、コンタクトホール部での配線を平担化するとともに、
コンタクトホール部を高融点金属で埋めた後、連続して
高融点金属シリサイド膜をＣＶＤ法で形成し、これをフ
ォトレジストをマスクとしてエツチングし配線形成を行
っているため、下地の絶縁膜との密着性が優れているこ
とに加え９”−’ て、眉間絶縁膜のフローを繰シ返すことによる平担化が
可能となり、多層配線あるいは三次元の半導体装置の製
造に極めて有利である。
、コンタクトホール部での配線を平担化するとともに、
コンタクトホール部を高融点金属で埋めた後、連続して
高融点金属シリサイド膜をＣＶＤ法で形成し、これをフ
ォトレジストをマスクとしてエツチングし配線形成を行
っているため、下地の絶縁膜との密着性が優れているこ
とに加え９”−’ て、眉間絶縁膜のフローを繰シ返すことによる平担化が
可能となり、多層配線あるいは三次元の半導体装置の製
造に極めて有利である。
第１図（ａ）〜（ｄ）は従来方法による工程順断面図、
第２図（ａ）〜（ｄ）は本発明実施例による工程順断面
図である。 １・・・・・・シリコン基板、２・・・・・・ゲート酸
化膜、３・・・・・・ポリシリコン、４・・・・・・タ
ングステンシリサイド膜、５・・・−・・拡散層、６・
・・・・・絶縁膜、７・・・・・・コンタクトホール、
８・・・・・・タングステン膜、９・・・・・・タング
ステンシリサイド膜、１ｏ・・・・・・絶縁膜、１１・
・・・・・タングステン膜、１２・・・・・・タングス
テンシリサイド膜。
第２図（ａ）〜（ｄ）は本発明実施例による工程順断面
図である。 １・・・・・・シリコン基板、２・・・・・・ゲート酸
化膜、３・・・・・・ポリシリコン、４・・・・・・タ
ングステンシリサイド膜、５・・・−・・拡散層、６・
・・・・・絶縁膜、７・・・・・・コンタクトホール、
８・・・・・・タングステン膜、９・・・・・・タング
ステンシリサイド膜、１ｏ・・・・・・絶縁膜、１１・
・・・・・タングステン膜、１２・・・・・・タングス
テンシリサイド膜。
Claims (1)
- 【特許請求の範囲】 （１）シリコン基板上に絶縁膜を形成する第１の工程、
前記絶縁膜を熱処理によりフローさせる第２の工程、フ
ォトレジストをマスクとしたエッチングにより、必要に
応じて前記絶縁膜上に接続穴を形成する第３の工程、高
融点金属を上記接続穴に選択的に形成し、上記接続穴を
高融点金属で埋めた後、前記絶縁膜上および接続穴上に
金属シリサイド膜を形成する第４の工程、フォトレジス
トをマスクとして前記金属シリサイド膜を選択エッチン
グし、配線パターンを形成する第５の工程を含むことを
特徴とする半導体装置の製造方法。 （２）高融点金属が、モリブデンまたはタングステンか
らなる特許請求の範囲第１項記載の半導体装置の製造方
法。 （４）高融点金属シリサイドが、モリブデンシリサイド
、タングステンシリサイド、タンタルシリサイドまたは
チタンシリサイドからなる特許請求の範囲第１項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151644A JPH0783021B2 (ja) | 1985-07-10 | 1985-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151644A JPH0783021B2 (ja) | 1985-07-10 | 1985-07-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6213051A true JPS6213051A (ja) | 1987-01-21 |
| JPH0783021B2 JPH0783021B2 (ja) | 1995-09-06 |
Family
ID=15523063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60151644A Expired - Fee Related JPH0783021B2 (ja) | 1985-07-10 | 1985-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0783021B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0305143A2 (en) * | 1987-08-24 | 1989-03-01 | Fujitsu Limited | Method of selectively forming a conductor layer |
| US5223455A (en) * | 1987-07-10 | 1993-06-29 | Kabushiki Kaisha Toshiba | Method of forming refractory metal film |
| KR100402547B1 (ko) * | 1994-10-27 | 2004-03-02 | 소니 가부시끼 가이샤 | 고융점금속막의성막방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495283A (ja) * | 1972-04-28 | 1974-01-17 | ||
| JPS58162051A (ja) * | 1982-03-23 | 1983-09-26 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPS5998535A (ja) * | 1982-11-29 | 1984-06-06 | Hitachi Ltd | 半導体集積回路の製造方法 |
| JPS60117719A (ja) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-07-10 JP JP60151644A patent/JPH0783021B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495283A (ja) * | 1972-04-28 | 1974-01-17 | ||
| JPS58162051A (ja) * | 1982-03-23 | 1983-09-26 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JPS5998535A (ja) * | 1982-11-29 | 1984-06-06 | Hitachi Ltd | 半導体集積回路の製造方法 |
| JPS60117719A (ja) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5223455A (en) * | 1987-07-10 | 1993-06-29 | Kabushiki Kaisha Toshiba | Method of forming refractory metal film |
| EP0305143A2 (en) * | 1987-08-24 | 1989-03-01 | Fujitsu Limited | Method of selectively forming a conductor layer |
| KR100402547B1 (ko) * | 1994-10-27 | 2004-03-02 | 소니 가부시끼 가이샤 | 고융점금속막의성막방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0783021B2 (ja) | 1995-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |