JPH0429318A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0429318A JPH0429318A JP2134072A JP13407290A JPH0429318A JP H0429318 A JPH0429318 A JP H0429318A JP 2134072 A JP2134072 A JP 2134072A JP 13407290 A JP13407290 A JP 13407290A JP H0429318 A JPH0429318 A JP H0429318A
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- Japan
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- insulating film
- film
- contact hole
- gate electrodes
- interlayer insulating
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- Pending
Links
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Landscapes
- Local Oxidation Of Silicon (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法の内、主として層間絶縁
膜の形成方法に関するものである。
膜の形成方法に関するものである。
（従来の技術）
第２図に従来行なわれている層間絶縁膜の形成方法を示
す。
す。
まず（ａ）図のように半導体基板（Ｓｉ基板）ｌ上にゲ
ート電極２を形成しくゲート電極は通常のサイドウオー
ルをもつポリシリコン又はポリサイドゲートである）、
イオン注入によりＭＯＳ）−ランジスタのソース、ドレ
インとなる拡散層３を形成する。次いで（ｂ）図のよう
に表面全体に常圧ＣＶＤ法により酸化膜４を１０００〜
３０００人成長させる。その後（Ｃ）図のようにコンタ
クトホール部８に公知のホトリソグラフィ・エツチング
技術で酸化膜４（これは層間絶縁膜となる）に拡散層３
と接続をとるコンタクトホール８を形成する。
ート電極２を形成しくゲート電極は通常のサイドウオー
ルをもつポリシリコン又はポリサイドゲートである）、
イオン注入によりＭＯＳ）−ランジスタのソース、ドレ
インとなる拡散層３を形成する。次いで（ｂ）図のよう
に表面全体に常圧ＣＶＤ法により酸化膜４を１０００〜
３０００人成長させる。その後（Ｃ）図のようにコンタ
クトホール部８に公知のホトリソグラフィ・エツチング
技術で酸化膜４（これは層間絶縁膜となる）に拡散層３
と接続をとるコンタクトホール８を形成する。
続いて（ｄ）図のようにその上にＣＶＤ法或、はスパッ
タ法で配線層９を形成、エツチングして所望の配線パタ
ーンを得る。
タ法で配線層９を形成、エツチングして所望の配線パタ
ーンを得る。
（発明が解決しようとする課題）
前記従来の方法では、第３図（ａ）に示すようにゲート
電極２同士の間隔が十分広い場合は配線層９のカバレー
ジは、ゲ−ト電極間によって生じる段差の影響をあまり
受けず良好な形状を得られるが、その間隔が狭くなると
悪化して（る。それは常圧ＣＶＤ法による酸化膜４はス
テップカバレージが良くないために、第３図（ｂ）に示
すように前記間隔が狭くなるほど段差がきつくなり配線
層９のカバレージが悪化し、配線抵抗の増大、配線の段
切れ、段差部でのエツチング残りにより生じる上層配線
の短絡等が生じるからである。
電極２同士の間隔が十分広い場合は配線層９のカバレー
ジは、ゲ−ト電極間によって生じる段差の影響をあまり
受けず良好な形状を得られるが、その間隔が狭くなると
悪化して（る。それは常圧ＣＶＤ法による酸化膜４はス
テップカバレージが良くないために、第３図（ｂ）に示
すように前記間隔が狭くなるほど段差がきつくなり配線
層９のカバレージが悪化し、配線抵抗の増大、配線の段
切れ、段差部でのエツチング残りにより生じる上層配線
の短絡等が生じるからである。
本発明はこれらの欠陥を解決する層間絶縁膜の形成方法
を提供するもので、なおかつコンタクトホール部の上の
前記絶縁膜は最小限に薄くする（周知のようにその部分
は薄いほど良好なコンタクトホールが形成できる）こと
を実現したものである。
を提供するもので、なおかつコンタクトホール部の上の
前記絶縁膜は最小限に薄くする（周知のようにその部分
は薄いほど良好なコンタクトホールが形成できる）こと
を実現したものである。
（課題を解決するための手段）
前述の課題を解決するため本発明は、前記層間絶縁膜と
して酸化膜の上にさらに不純物を含んだ酸化膜１（ＢＰ
ＳＧＩＩ莫 ： Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏ−５ｉ
ｌｉｃａｔｅ−Ｇ’１ａｓｓ）を生成した後熱処理を施
し全面をエッチバックをすることにより、狭いゲート電
極間はその絶縁膜で埋め込み、かつコンタクトホールを
形成する部分は最小限の膜厚にするようにしたものであ
る。
して酸化膜の上にさらに不純物を含んだ酸化膜１（ＢＰ
ＳＧＩＩ莫 ： Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏ−５ｉ
ｌｉｃａｔｅ−Ｇ’１ａｓｓ）を生成した後熱処理を施
し全面をエッチバックをすることにより、狭いゲート電
極間はその絶縁膜で埋め込み、かつコンタクトホールを
形成する部分は最小限の膜厚にするようにしたものであ
る。
（作用）
前述の方法で層間絶縁膜を形成するようにしたので、ゲ
ート電極間の狭い部分の段差は十分埋め込むことができ
良好な配線層を形成できるとともに、間隔の広いコンタ
クトホール部の絶縁膜は極めて薄くすることができこれ
も良好なコンタクトホールを形成できる。
ート電極間の狭い部分の段差は十分埋め込むことができ
良好な配線層を形成できるとともに、間隔の広いコンタ
クトホール部の絶縁膜は極めて薄くすることができこれ
も良好なコンタクトホールを形成できる。
（実施例）
第１図（ａ）〜（ｅ）に本発明の実施例の製造工程を示
す。
す。
まず（ａＪ図のように従来の方法と同様にして半導体基
板（Ｓｉ基板）ｌ上にゲート電極２を形成し、ＭＯＳト
ランジスタのソース、ドレインにあたる拡散層３をイオ
ン注入により形成する。
板（Ｓｉ基板）ｌ上にゲート電極２を形成し、ＭＯＳト
ランジスタのソース、ドレインにあたる拡散層３をイオ
ン注入により形成する。
次いで（ｂ）図のように基板上全面に常圧ＣＶＤ法によ
り酸化［４を５００〜２０００人形成し、さらにその上
に常圧ＣＶＤ法によりボロン、リンを含んだ酸化膜（Ｂ
ＰＳＧＭ）５を生成する。このＢＰＳＧ膜５はボロン濃
度８〜１３ｗｔ％、リン濃度１３〜１８ｗｔ％、 ｌ［
厚は３０００〜１５０００人とした。
り酸化［４を５００〜２０００人形成し、さらにその上
に常圧ＣＶＤ法によりボロン、リンを含んだ酸化膜（Ｂ
ＰＳＧＭ）５を生成する。このＢＰＳＧ膜５はボロン濃
度８〜１３ｗｔ％、リン濃度１３〜１８ｗｔ％、 ｌ［
厚は３０００〜１５０００人とした。
その後（ｃ）図のように８００〜９５０℃、５〜４０分
の熱処理を加えＢＰＳＧ膜５を平坦にする。次ぎに（ｄ
）図のようにＲＩＥ法により全面を工・ノチバックする
。このときのエッチバックを行なう膜厚としてはコンタ
クトホールを形成する部分６において（この部分は間隔
は一般に広い）該ＢＰＳＧ膜５が最も薄くなるように設
定する。
の熱処理を加えＢＰＳＧ膜５を平坦にする。次ぎに（ｄ
）図のようにＲＩＥ法により全面を工・ノチバックする
。このときのエッチバックを行なう膜厚としてはコンタ
クトホールを形成する部分６において（この部分は間隔
は一般に広い）該ＢＰＳＧ膜５が最も薄くなるように設
定する。
その後（ｅ）図のように、そのＢＰＳＧ膜５から上層配
線層に不純物が移動しないようにノンドープの酸化膜７
をＣ，ＶＤ法で５００〜１５００人生成して、拡散層３
と電気的接続を得るためのコンタクトホール８を形成し
、その上に配線層９を形成する。
線層に不純物が移動しないようにノンドープの酸化膜７
をＣ，ＶＤ法で５００〜１５００人生成して、拡散層３
と電気的接続を得るためのコンタクトホール８を形成し
、その上に配線層９を形成する。
前述したようにコンタクトホール部８のＢＰＳＧ膜５は
できるだけ薄くするのが望ましい。コンタクトホールを
形成するにはその部分のＩＩＪｊ厚が薄いほどアスペク
ト比もよく良好なホールが形成できることはよく知られ
たことである。
できるだけ薄くするのが望ましい。コンタクトホールを
形成するにはその部分のＩＩＪｊ厚が薄いほどアスペク
ト比もよく良好なホールが形成できることはよく知られ
たことである。
第４図にゲート電極２相互の間隔ｄとその部分のＢＰＳ
Ｇ膿の厚さｔどの関係を、平坦化のフロー後とエッチバ
ック後とで示す。この図から分かるように、その間隔ｄ
が約１．４ｇｍ以下になると膜厚しは急激に増加し、狭
い間隔のゲート電極素子により生ずる段差を平坦にでき
る。また見方を変えるとその間［ｄが一般に１．５μｍ
以上はあるコンタクトホール部８のような部分では膜は
非常に薄くできることが分かる。
Ｇ膿の厚さｔどの関係を、平坦化のフロー後とエッチバ
ック後とで示す。この図から分かるように、その間隔ｄ
が約１．４ｇｍ以下になると膜厚しは急激に増加し、狭
い間隔のゲート電極素子により生ずる段差を平坦にでき
る。また見方を変えるとその間［ｄが一般に１．５μｍ
以上はあるコンタクトホール部８のような部分では膜は
非常に薄くできることが分かる。
（発明の効果）
以上説明したように本発明の方法で層間絶縁膜を形成す
れば、ゲート電極間のように狭い間隔の部分の段差は十
分に埋め込むことができ、かつコントクトホールを形成
するような間隔の広い部分ではＢＰＳＧ膜を十分に薄く
することができる。
れば、ゲート電極間のように狭い間隔の部分の段差は十
分に埋め込むことができ、かつコントクトホールを形成
するような間隔の広い部分ではＢＰＳＧ膜を十分に薄く
することができる。
従って配線層形成に当たってゲート電極によって生じる
段差を従来よりはるかに低減でき、その配線層のカバレ
ージが向上し、段切れ、段差部でのエツチング残りによ
る配線の短絡などがなくなるとともに、良好なコンタク
トホールな形成できるので、極めて信頼性の高い製品を
得られる。
段差を従来よりはるかに低減でき、その配線層のカバレ
ージが向上し、段切れ、段差部でのエツチング残りによ
る配線の短絡などがなくなるとともに、良好なコンタク
トホールな形成できるので、極めて信頼性の高い製品を
得られる。
第１図は本発明の実施例の工程図、第２図は従来の形成
方法の工程図、第３図は従来技術の欠陥を説明する図、
第４図は本発明の実施例によるゲート電極素子間隔と膜
厚関係図である。 ４−−−−−一酸化膜、 ５−−−−−−Ｂ Ｐ
Ｓ Ｇ膜、６−−−−−−コンタクトホール部 ８−−−−−−コンタクトホール。 （Ｃ） 第 図 （ｄ） 従 テ＊ ／） ｆｌ； ｂ〜 方 ラ去 工
才！ 凹第２図 （ａ） 従来技術の欠陥説明図 第３図
方法の工程図、第３図は従来技術の欠陥を説明する図、
第４図は本発明の実施例によるゲート電極素子間隔と膜
厚関係図である。 ４−−−−−一酸化膜、 ５−−−−−−Ｂ Ｐ
Ｓ Ｇ膜、６−−−−−−コンタクトホール部 ８−−−−−−コンタクトホール。 （Ｃ） 第 図 （ｄ） 従 テ＊ ／） ｆｌ； ｂ〜 方 ラ去 工
才！ 凹第２図 （ａ） 従来技術の欠陥説明図 第３図
Claims (2)
- （１）半導体装置の製造において （ａ）半導体基板上に複数のゲート電極或は同様の素子
をを形成し、その上に第１の層間絶縁膜を形成する工程
と、 （ｂ）該絶縁膜の上に第２の層間絶縁膜として不純物を
含む酸化膜を生成し、それを平坦化する工程と、 （ｃ）該第２の層間絶縁膜を間隔が約１．４μｍ以下の
前記ゲート電極間のような部分で極めて平坦にするとと
もに、それ以外の部分では最小限の膜厚になるようにエ
ッチバックする工程とを含むことを特徴とする半導体装
置の製造方法。 - （２）１項記載の、間隔が約１．４μｍ以下の部分以外
の部分が、１項記載の両層間絶縁膜を選択的にエッチン
グしてコンタクトホールを形成するコンタクトホール部
であることを特徴とする請求項１項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2134072A JPH0429318A (ja) | 1990-05-25 | 1990-05-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2134072A JPH0429318A (ja) | 1990-05-25 | 1990-05-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0429318A true JPH0429318A (ja) | 1992-01-31 |
Family
ID=15119729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2134072A Pending JPH0429318A (ja) | 1990-05-25 | 1990-05-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0429318A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0591769A2 (de) * | 1992-09-29 | 1994-04-13 | Siemens Aktiengesellschaft | Herstellverfahren für ein selbstjustiertes Kontaktloch und Halbleiterstruktur |
| WO2017183390A1 (ja) * | 2016-04-20 | 2017-10-26 | ソニー株式会社 | 積層構造体及びその製造方法 |
-
1990
- 1990-05-25 JP JP2134072A patent/JPH0429318A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0591769A2 (de) * | 1992-09-29 | 1994-04-13 | Siemens Aktiengesellschaft | Herstellverfahren für ein selbstjustiertes Kontaktloch und Halbleiterstruktur |
| EP0591769A3 (de) * | 1992-09-29 | 1994-12-14 | Siemens Ag | Herstellverfahren für ein selbstjustiertes Kontaktloch und Halbleiterstruktur. |
| KR100279014B1 (ko) * | 1992-09-29 | 2001-02-01 | 칼 하인쯔 호르닝어 | 자기 정렬 콘택홀의 제조방법 및 반도체 구조 |
| WO2017183390A1 (ja) * | 2016-04-20 | 2017-10-26 | ソニー株式会社 | 積層構造体及びその製造方法 |
| US10889082B2 (en) | 2016-04-20 | 2021-01-12 | Sony Corporation | Laminated structure and method for producing the same |
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