JPH02203552A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JPH02203552A
JPH02203552A JP1020741A JP2074189A JPH02203552A JP H02203552 A JPH02203552 A JP H02203552A JP 1020741 A JP1020741 A JP 1020741A JP 2074189 A JP2074189 A JP 2074189A JP H02203552 A JPH02203552 A JP H02203552A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体素子、特に異なる深さのコンタクト孔
を有する半導体素子の製造方法に関するものである。
（従来の技術） 第２図は従来の半導体素子の製造方法による半導体素子
の配線構造を示す図である。このような半導体素子の製
造方法は、先ず半導体基板ｌに素子分離のための絶縁膜
２（例えばＳｉＯｘ）および拡散層３を形成した後、例
えばＢＰＳＧからなる絶縁膜４をＣＶＤ法にて形成し、
更に熱処理を行って絶縁膜４をフローさせ、表面を平坦
にする。その後コンタクトとなる開孔部５を形成し、ま
た必要に応じてこの開孔部５にインプラを行い、コンタ
クト形状をなだらかにするため再度熱処理を行う、そし
て配線となるＡ４−５ｉ系合金層６をスパッタ法で形成
し、配線パターンを作成する。これによって半導体素子
が完成する。
しかしながら半導体素子の集積度が増加するにつれて開
孔部５の径は小さくなり、アスペクト比（コンタクト深
さ／コンタクト径）が大きくなるにつれて上記従来の製
造方法では＾ｌ／Ｓｉ合金層６のステップカバレージが
悪くなり、断線の恐れがある。
このためコンタクトの内部を金属で埋込む技術が開発さ
れており、その一つとして選択Ｗ（タングステン＞ＣＶ
Ｄ法による半導体素子の構造を第３図に示す、この製造
方法は、先ず半導体基板１１に上記第２図の製造方法と
同様に素子分離絶縁膜１２および拡散層１３を形成した
後絶縁膜１４を形成し、コンタクトとなる開孔部１５を
形成する。
そして選択ＣＶＤ法によりＷＷＡ１６を開孔部１５と絶
縁膜１４との段差が生じない程度に形成する。
その後Ａｌ−３ｉ系合金膜１７をスパッタ法で形成し、
ホトリソエツチングによりバターニングを行う。
このような製造方法によれば、コンタクト内を金属で埋
込めるため、ステップカバレージの悪化による断線を防
止することができ、４８　Ｈ性の高い配線構造を得るこ
とができる。
（発明が解決しようとする課題） しかしながら実際のデバイスのコンタクト孔は全て同じ
深さではなく、例えばゲート電極のシリサイド等と下地
Ｓｔとは異なる。このため、このようなうエバに選択Ｃ
ＶＤを行うと、深いコンタクト孔を段差が生じないよう
埋込むと浅いコンタクト孔はあふれてしまい、逆に浅い
コンタクト孔を平坦に埋込むと深いコンタクト孔にはＷ
が途中までしか埋らず、小さなコンタクトになると上記
のスパッタ法ではステップカバレージが悪く断線を生じ
る。また、ＳＩとの良好なオーミンクを得るためにコン
タクトのＳｉ表面濃度を高くする必要があり、コンタク
トへのインプラは必要である。しかも下地の各々の段差
を緩和するため層間絶縁膜にフロー性の良好な例えばＢ
ＰＳＧ等の膜は不可決となっている。このためコンタク
トインプラ後の熱処理を行うとコンタクト孔もフローし
てしまい、開孔部が広がる。そして広がった開孔部で選
択ＣＶＤを行うとＷも広がって形成され、その上面がい
わゆるマツシュルーム型となり、これより上の配線層の
平坦性をｌ員うばかりでなく、集積度も上げられないと
いう問題点があった。
この発明は、以上述べた異なる深さのコンタクトを形成
した場合に深いコンタクトが金属で完全に埋らず次工程
の配線層形成時に断線が生じる問題点と、フロー性を有
する眉間絶縁膜を使用するとコンタクト孔に形成される
金属膜が開孔部で大きく広がってしまう問題点を除去し
、配線層形成時の断線を防止しかつ集積度向上を図るこ
とのできる半導体素子の製造方法を提供するものである
。
（課題を解決するための手段） この発明は半導体素子の製造方法において、半導体基板
上にフロー性を有する第１の絶縁膜を形成してフローさ
せ、更にこの第１の絶縁膜上にフロー性を有する第２の
絶縁膜を形成してフローさせ、この第２の絶縁膜上の、
異なる深さのコンタクト孔のうち浅いコンタクト孔の形
成予定領域にのみフロー性を有しない絶縁膜を形成して
熱処理し、それぞれのコンタクト孔に選択ＣＶＤ法で金
属を埋込んだ後、配線層を形成するようにしたものであ
る。
（作　用） この発明によれば、浅いコンタクト孔の形成部周辺にの
みフロー性を有しない絶縁膜を形成したので、コンタク
ト開孔後の熱処理を行っても浅いコンタクト孔の上層部
はフローせず、深いコンタクト孔の上層部のみがフロー
する。従ってその後の選択ＣＶＤ法によりコンタクト孔
に金属を埋込む工程においても浅いコンタクト孔へ埋込
まれる金属の上面は平坦となり、また深いコンタクト孔
は途中までしか金属が埋込まれなくてもその開孔部がテ
ーバ状に広がっているため、その後の配線層形成時にお
いても良好なカバレージで配線層を形成することができ
る。
（実施例） 第１図はこの発明の一実施例による半導体素子の製造方
法を示す製造工程断面図である。
先ず、第１図（ｅ）に示すように、Ｓ五基板２１に素子
分離のための例えばＳｉＯ□からなる絶縁膜２２および
拡散層２３を形成した後、眉間絶縁膜からの不純物拡散
防止のための絶縁膜２４（例えば５ｉｆｔ）をＣＶＤ法
により１０００人形成する０次にフロー性を有する第１
の絶縁膜の眉間ｍ縁膜２５としてＢＰＳＧをＣＶＤ法に
て４０００人形成し、その後フローさせるための熱処理
を行う、この熱処理はＮｔ雰囲気で９５０″ＣＩ５分行
う、これにより眉間絶縁膜２５の上面はほぼ平坦となる
。その後、この眉間絶縁膜２５上にゲート電極等の結線
として例えばＷＳｉ　からなるシリサイド層２６を２０
００人形成し、パターニングする。そして更に眉間絶縁
膜２７として例えば５ｉＯｔ膜をＣＶＤ法にて１０００
人形成する。これはこの眉間絶縁膜２７を形成すること
によって後の熱処理によるシリサイド層２６の下層の眉
間絶縁膜２５のフローを抑え、パターン（ずれを防止す
るものである。その後フロー性を有する第２の絶縁膜と
しての眉間絶縁膜２８（例えばＢＰＳＧ）をＣＶＤ法ニ
テ５０００人形成し、更ニＮ　を雰囲気９００℃１５分
の熱処理を行い上面を平坦化する。
続いて第１図山）に示すように、平坦にした層間絶縁膜
２８上に、コンタクトテーパフロー防止のためのフロー
性を有しない絶縁膜２９　（例えばＳｈｏｗ、　Ｐ　Ｓ
　Ｇ　（Ｐ□Ｏｓ　６　＠ｔ％））をＣＶＤ法で１００
０人形成する。その後ホトリソエツチングによって、シ
リサイド膜２６上に形成される予定の浅いコンタクト孔
部分の絶縁膜２９を残して他の部分を除去する。この場
合絶縁膜２９の形成部分はコンタクトの開孔部をカバー
していれば良く、マスク合わせ等は特に問題がない、ま
た、絶縁膜２９の形成はシリサイド膜２６上に限らず他
の浅いコンタクトに選択的に行っても良いことは言うま
でもない、そしてホトリソエツチングによりコンタクト
孔３０．３１を形成する。ここで、拡散層２３上のコン
タクト孔３０は深く、シリサイド膜２６上のコンタクト
孔は浅く形成される。
次に良好なオーミック性を得るために表面濃度を高くす
ることおよびマスク合わせずれによるリーク電流抑制を
目的としたインプラを行う、このインフラノ条件ハｐ　
”　（７）場合ＢＦｇ　　３０ＫｅＶ　５　Ｘｌ０Ｉｓ
ｉｏｎｓ／ｄ、ｎ”の場合”９”　４０ＸｅＶ　　５　
ｘｌＯ”１ｏｎｓ、’ａＪである。その後活性化のため
の熱処理をＮ８雰囲気８５０℃２０分で行う、この熱処
理により、深いコンタクト孔３０はその上層のＢＰＳＧ
部分（層間絶縁膜２８）が第１図（ｃ）に示すようにフ
ローされるが、浅いコンタクト孔３Ｉは上部をフローし
ない絶縁膜２９で押さえているため変化しない。そして
選択ＣＶＤ法によりＷ膜３２を浅いコンタクト孔３１で
絶縁膜２９と段差が生じないように形成する。これによ
り深いコンタクト孔３０内にはＷ膜３２が浅いコンタク
ト孔３１の深さと等しい厚さで埋込まれることになる。
その後、配線となるＡｌ−３ｔ系合金膜３３をスパッタ
法により７０００人形成してホトリソエツチングを行い
、配線パターンを形成し、第１図（ｃ）に示す半導体素
子を得る。
なお、上記実施例においてコンタクト孔３０゜３１に埋
込む金属としてＷを用いたがこれに限定されるものでは
なく、Ｍｏ、＋ｕ等他の金属であっても上記実施例と同
様の効果を奏する。
（発明の効果） 以上説明したようにこの発明によれば、絶縁膜をフロー
させて平坦化を行った後にフロー性を有しない絶縁膜を
浅いコンタクト孔の開孔部を覆うよう選択的に形成した
ので、コンタクト孔形成後の熱処理を行９ても浅いコン
タクト孔のフローは生じず、埋込まれる金属は平坦とな
り、また深いコンタクト孔は上層部がフローされるため
配線層も良好なカバレージで形成でき、断線を防止する
ことができると共に集積度の向上を図ることができる効
果がある。
【図面の簡単な説明】
第１図はこの発明の一実施例による半導体素子の製造方
法の工程断面図、第２図および第３図はそれぞれ従来の
半導体素子の製造方法による半導体素子の断面図である
。 ２１・・・ＳＩ基板、２５・・・第１の絶縁膜、２８・
・・第２の絶縁膜、２９・・・フロー性を有しない絶縁
膜、３０・・・深いコンタクト孔、３１・・・浅いコン
タクト孔、３２・・・金属。 ηし東の訳遠工ｌｆＭ前面口 第３図

Claims (1)

  1. 【特許請求の範囲】 （ａ）半導体基板上にフロー性を有する第１の絶縁膜を
    形成する工程と、 （ｂ）前記第１の絶縁膜を熱処理によってフローさせる
    工程と、 （ｃ）前記第１の絶縁膜上にフロー性を有する第２の絶
    縁膜を形成する工程と、 （ｄ）前記第２の絶縁膜を熱処理によってフローさせる
    工程と、 （ｅ）前記第２の絶縁膜上にフロー性を有しない絶縁膜
    を、異なる深さのコンタクト孔のうち浅いコンタクト孔
    の形成予定領域のみに形成する工程と、（ｆ）前記第２
    の絶縁膜およびフロー性を有しない絶縁膜上から異なる
    深さのコンタクト孔を形成する工程と、 （ｇ）熱処理を行い、浅いコンタクト孔形成部以外をフ
    ローさせる工程と、 （ｈ）異なる深さコンタクト孔にそれぞれ選択ＣＶＤ法
    により金属を埋込む工程と、 （ｉ）配線層を形成する工程と、 を順に施すことを特徴とする半導体素子の製造方法。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0420597B1 (en) * 1989-09-26 1996-04-24 Canon Kabushiki Kaisha Process for forming a deposited film by use of alkyl aluminum hydride and process for preparing semiconductor device
JP2721023B2 (ja) * 1989-09-26 1998-03-04 キヤノン株式会社 堆積膜形成法
JP2892421B2 (ja) * 1990-02-27 1999-05-17 沖電気工業株式会社 半導体素子の製造方法
US5164340A (en) * 1991-06-24 1992-11-17 Sgs-Thomson Microelectronics, Inc Structure and method for contacts in cmos devices
TW520072U (en) * 1991-07-08 2003-02-01 Samsung Electronics Co Ltd A semiconductor device having a multi-layer metal contact
US5298463A (en) * 1991-08-30 1994-03-29 Micron Technology, Inc. Method of processing a semiconductor wafer using a contact etch stop
JP2771057B2 (ja) * 1991-10-21 1998-07-02 シャープ株式会社 半導体装置の製造方法
JPH05283362A (ja) * 1992-04-03 1993-10-29 Sony Corp 多層配線の形成方法
JP2934353B2 (ja) * 1992-06-24 1999-08-16 三菱電機株式会社 半導体装置およびその製造方法
KR940010197A (ko) * 1992-10-13 1994-05-24 김광호 반도체 장치의 제조방법
EP0608628A3 (en) * 1992-12-25 1995-01-18 Kawasaki Steel Co Method for manufacturing a semiconductor device having a multi-layer interconnection structure.
US5328553A (en) * 1993-02-02 1994-07-12 Motorola Inc. Method for fabricating a semiconductor device having a planar surface
JP2727909B2 (ja) * 1993-03-26 1998-03-18 松下電器産業株式会社 金属配線の形成方法
US5498562A (en) * 1993-04-07 1996-03-12 Micron Technology, Inc. Semiconductor processing methods of forming stacked capacitors
US5286677A (en) * 1993-05-07 1994-02-15 Industrial Technology Research Institute Method for etching improved contact openings to peripheral circuit regions of a dram integrated circuit
US5385868A (en) * 1994-07-05 1995-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Upward plug process for metal via holes
US5563097A (en) * 1995-04-17 1996-10-08 Lee; Young J. Method for fabricating semiconductor device
US5950099A (en) * 1996-04-09 1999-09-07 Kabushiki Kaisha Toshiba Method of forming an interconnect
JPH1070252A (ja) * 1996-08-27 1998-03-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH10173046A (ja) * 1996-12-10 1998-06-26 Sony Corp 半導体装置の製造方法
US5933753A (en) * 1996-12-16 1999-08-03 International Business Machines Corporation Open-bottomed via liner structure and method for fabricating same
TW399266B (en) * 1997-02-04 2000-07-21 Winbond Electronics Corp Method for etching contact windows
US5930669A (en) 1997-04-03 1999-07-27 International Business Machines Corporation Continuous highly conductive metal wiring structures and method for fabricating the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6081842A (ja) * 1983-10-12 1985-05-09 Mitsubishi Electric Corp 配線の形成方法
JPS62235739A (ja) * 1986-04-07 1987-10-15 Matsushita Electronics Corp 半導体装置の製造方法
US4676867A (en) * 1986-06-06 1987-06-30 Rockwell International Corporation Planarization process for double metal MOS using spin-on glass as a sacrificial layer
US4933297A (en) * 1989-10-12 1990-06-12 At&T Bell Laboratories Method for etching windows having different depths

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Publication number Publication date
US5006484A (en) 1991-04-09
JP2578193B2 (ja) 1997-02-05
KR0154127B1 (ko) 1998-12-01
KR900013585A (ko) 1990-09-06

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