JP2000243829A - デュアル・ダマスク構造及びその製造方法 - Google Patents

デュアル・ダマスク構造及びその製造方法

Info

Publication number
JP2000243829A
JP2000243829A JP10131822A JP13182298A JP2000243829A JP 2000243829 A JP2000243829 A JP 2000243829A JP 10131822 A JP10131822 A JP 10131822A JP 13182298 A JP13182298 A JP 13182298A JP 2000243829 A JP2000243829 A JP 2000243829A
Authority
JP
Japan
Prior art keywords
layer
dual damascene
dielectric layer
damascene structure
etch stop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10131822A
Other languages
English (en)
Inventor
Chijin Ri
智仁 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Publication of JP2000243829A publication Critical patent/JP2000243829A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26533Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 ポリシリコン又は窒化ケイ素の層をマスクと
して用いてデュアル・ダマスク構造を形成し、バイア及
びトレンチを形成する工程の間のミスアラインメントを
低減させる。 【解決手段】 本発明においては、2つの注入工程を用
いて2つの停止層306、310を形成する。これら停
止層を用いて異方性のエッチング作業を行い、これによ
り、バイア及びトレンチを形成する。これらバイア及び
トレンチの中に導電層314を充填し、その後、停止層
310よりも上方にある導電層を除去することにより、
デュアル・ダマスク構造を完成させる。本発明は、従来
技術に見られるようなエッチング停止機能を調節する際
の困難性を有していない。また、本発明は、従来技術で
使用される多数のマスクの代わりに、スペーサをトレン
チマスクとして使用するという利点を有している。これ
により、従来技術において問題となるミスアラインメン
トを防止することができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、概略的に言えば、
半導体構成要素及びその製造方法に関し、より詳細に言
えば、多層メタライゼーション、並びに、相互接続要素
及びその製造方法に関する。
【0002】
【従来の技術】集積回路の集積度が高くなるに連れて、
各素子を接続するために必要な相互接続部の数も増大す
る。従って、2又はそれ以上の金属層を採用する設計
が、徐々に、集積回路を製作する際の基準になりつつあ
る。集積度が更に高くなると、高い製造歩留及び良好な
信頼性を得ることが困難である。ダマスク処理法は、最
初に平坦な誘電体層にエッチングによりトレンチを形成
し、その後このトレンチに金属を充填することによって
相互接続線を形成する工程を含む製作技術である。この
方法は、エッチングすることが容易ではない銅金属を半
導体素子に導入することができる。従って、上記方法
は、4分の1ミクロン以下の相互接続部を製造する産業
において、最善の選択肢である。
【0003】通常のダマスク処理法は、多くの問題を有
している。例えば、トレンチ線の深さを調節することが
難しく、バイアの側壁の輪郭を標準化することが困難で
あり、処理ウィンドが極めて狭い。
【0004】図1乃至図4は、通常のデュアル・ダマス
ク(damascene)処理法の製造工程を示す断面
図である。図1に示すように、絶縁層102を半導体基
板100の上に設ける。次に、マスクを用いて、絶縁層
102の上に相互接続部のパターンを画定する。エッチ
ングプロセスを実行して、絶縁層102にトレンチ10
4を形成する。
【0005】次に、図2を参照すると、厚いフォトレジ
スト層106を絶縁層102の上に形成して、トレンチ
104の中に充填する。その後、画定プロセス及びエッ
チングプロセスを実行して、トレンチ104の中の絶縁
層102の表面を露出させ、これにより、第1のバイア
(via)108を形成する。
【0006】次に、図3に示すように、エッチングプロ
セスを実行し、第1のバイア108の中で露出された絶
縁層102の部分を除去して第2のバイア108’を形
成し、半導体基板100を露出させる。
【0007】次に、フォトレジスト層106を図4に示
すように除去して、2つの異なる幅を有する第3のバイ
ア110を形成する。導電層(図示せず)を構造全体の
上に形成し、その後、研磨プロセスを実行して、絶縁層
102の上の導電層を除去する。これにより、デュアル
・ダマスク構造の形成作業が完了する。
【0008】上述の通常の方法によるデュアル・ダマス
クの製造方法には、欠点がない訳ではない。トレンチを
形成した後に、フォトリソグラフィー工程(光露光工
程)を実行して第1のバイアを形成する必要がある。ま
た、第1のバイアの幅は、トレンチよりも小さく、従っ
て、画定プロセスの間にパターンの不整合すなわちミス
アラインメントが生ずる。更に、第2のバイアのアスペ
クト比が大きいので、エッチングを行ってバイアを形成
することが困難である。
【0009】図5乃至図9は、他の通常のデュアル・ダ
マスク処理法の製造工程を示す断面図である。図5に示
すように、絶縁層202を半導体基板200の上に設け
る。次に、マスクを用いて絶縁層202の上に相互接続
部のパターンを画定する。エッチングプロセスを実行し
て、絶縁層202の中にトレンチ204を形成し、半導
体基板200の表面を露出させる。
【0010】次に、図6を参照すると、フォトレジスト
層206を絶縁層202の上に形成して、バイア204
を充填する。その後、図7に示すように、マスクを用い
てフォトレジスト層206の中にトレンチ208のパタ
ーンを画定し、望ましくないフォトレジスト206を除
去して絶縁層202の一部を露出させる。フォトレジス
トプラグ206’が、バイア204の中に残る。トレン
チ208の幅は、バイア204よりも大きい。
【0011】次に、図8を参照すると、絶縁層202に
対してエッチングプロセスを実行し、フォトレジスト層
206の中のトレンチパターン208を用いて、トレン
チ208’を形成する。
【0012】次に、図9に示すように、フォトレジスト
層206及びフォトレジストプラグ206’を除去す
る。導電層(図示せず)を構造全体の上に形成し、その
後研磨プロセスを実行して、絶縁層202の上の導電層
を除去する。これにより、デュアル・ダマスク構造を形
成する作業が完了する。
【0013】上述の方法はまだ欠点を有している。例え
ば、絶縁層の中にはエッチング停止層が設けられておら
ず、従って、トレンチをエッチングする作業の間に絶縁
層が過度にエッチングされる可能性がある。集積回路の
集積度が高くなるに連れて、バイアの中のフォトレジス
トプラグを除去することが益々困難になる。また、この
方法も、バイア及びトレンチを形成する作業の間にミス
アラインメントを生じさせる幾つかの光露光エッチング
工程を使用している。
【0014】
【発明が解決しようとする課題及び課題を解決するため
の手段】従って、本発明の目的は、デュアル・ダマスク
構造、並びに、エッチング停止層を形成する窒素注入工
程を用いてデュアル・ダマスク構造を製造する製造方法
を提供することである。本発明は、トレンチを形成する
ために使用されるエッチングプロセスの間のエッチング
停止機能の調節を改善する。また、ポリシリコン又は窒
化ケイ素の層をマスクとして用いて、バイア及びトレン
チを形成する工程の間のミスアラインメントを低減させ
る。
【0015】本発明は、デュアル・ダマスク構造を形成
する新規な方法を提供することによって、上述の目的を
達成する。半導体基板の上に誘電層を形成する。パター
ン化されたマスク層を上記誘電層の上に形成する。第1
の注入工程を実行して、窒素ガス又は窒素イオンを注入
し、その後、熱アニーリング工程を実行して、誘電層に
第1のエッチング停止層を形成する。この第1のエッチ
ング停止層は、上記マスク層に対応する位置にバイア開
口を有している。パターン化されたフォトレジスト層を
形成する。次に、スペーサを上記フォトレジスト層の側
壁に形成し、上記フォトレジスト層の下にスペーサ層を
残す。第2の注入工程を実行して、上記誘電層の上に第
2のエッチング停止層を形成する。この第2のエッチン
グ停止層は、トレンチ開口を有している。その後、上記
スペーサ層、スペーサ及びマスク層を除去する。異方性
のエッチング工程を用いて上記誘電層の一部を除去し
て、トレンチ及びバイアを形成する。これらトレンチ及
びバイアの中に導電層を形成して、半導体基板に接続さ
れたデュアル・ダマスク構造を形成する。
【0016】本発明は、デュアル・ダマスク構造を形成
する別の新規な方法を提供することによって、上述の目
的を達成する。誘電層を半導体基板の上に形成する。開
口を有するマスク層を上記誘電層の上に形成する。上記
開口の側壁にスペーサを形成する。窒素イオンを注入す
る第1の注入工程を実行することによって、上記誘電層
に注入停止層を形成する。この注入停止層は、上記スペ
ーサによって形成された開口に対応する位置に形成され
る。上記スペーサを除去し、上記マスク層に他のトレン
チ開口を形成する。第2の注入工程を実行して、上記誘
電層にエッチング停止層を形成する。このエッチング停
止層は、上記マスク層の開口に対応する位置に形成され
る。第3の注入工程を実行して、上記注入停止層の耐注
入性を低下させる。上記注入停止層を非凝集性の構造又
は酸化物状の構造に転換させる。次に、異方性のエッチ
ング工程を実行して、トレンチ及びバイアを形成する。
このバイアは、半導体基板を露出させる。最後に、上記
トレンチ及びバイアの中に導電層を形成する。これによ
り、デュアル・ダマスク構造を形成する作業が完了す
る。
【0017】本発明の他の目的、特徴及び利点は、非限
定的な好ましい実施例に関する以下の詳細な記載から明
らかとなろう。
【0018】
【発明の実施の形態】図面を参照して以下に本発明の実
施例を説明する。
【0019】図10乃至図18は、デュアル・ダマスク
構造を製造する本発明の製造方法の好ましい実施例の各
プロセス工程を示す断面図である。
【0020】図10を参照すると、誘電層302が、半
導体基板300の上に形成されている。基板の上には多
くの素子が形成されているが、そのような素子は図面を
簡単にするために図示されていない。誘電層302は、
例えば、約20,000Åの厚さを有する二酸化ケイ素
又はホウリン珪酸ガラスの層である。次に、マスク層3
04を誘電層302の上に形成する。
【0021】次に、図11を参照すると、マスク層30
4を用いて第1の注入工程I31を実行して、例えば窒素
ガス又は窒素イオンの如き反応物質を誘電層302の中
に注入する。その後、約350−450°Cの温度でア
ニーリング工程を実行して、例えば窒化ケイ素の層の如
き第1のエッチング停止層306を約9,000−1
0,000Åの深さに形成する。アニーリング処理の温
度範囲を調節して、注入物の拡散に影響を与えないよう
にする。米国特許第5,314,843号は、注入エネ
ルギを制御して所定濃度の反応物質を所定深さに注入す
ることに関する注入方法を開示している。
【0022】その後、上記第1のエッチング停止層30
6を形成した後に、図12に示すように、例えば窒化チ
タン又はポリシリコンのスペーサの如きスペーサ層30
8を、例えば化学蒸着法によって、誘電層302及びマ
スク層304の上に形成する。次に、フォトレジスト層
309をスペーサ308の上に形成する。
【0023】次に、図13に示すように、マスク層30
4の頂面が露出するまで、スペーサ層308及びフォト
レジスト層309の一部を除去して、マスク304の側
壁にスペーサ308’を形成すると共に、第2のフォト
レジスト層309の下にスペーサ308’’を残す。上
記第1のフォトレジスト層304、スペーサ308’及
びスペーサ308’’は、トレンチマスクを構成する。
【0024】図14に示すように、第2の注入作業を実
行して、例えば窒素イオンの如き反応物質を誘電層30
2の中に注入する。その後、トレンチマスクを用いて約
350−450°Cの温度でアニーリング工程を実行し
て、例えば、1,000−2,000Åの深さの窒化ケ
イ素の層の如き第2のエッチング停止層310を形成す
る。ここでも上述の米国特許第5,314,843号を
参照すると、所定濃度の反応物質を所定深さに注入する
注入エネルギの制御に関する注入方法が開示されてい
る。
【0025】次に、図15を参照すると、トレンチマス
クが除去されている。第1のエッチング停止層306及
び第2のエッチング停止層310が、誘電層302の中
に形成されている。第1のエッチング停止層306は、
バイアを形成するために使用される開口を有しており、
また、第2のエッチング停止層310は、トレンチを形
成するために使用される開口を有している。第1のエッ
チング停止層306の開口の寸法は、マスク層304に
相当し、また、第2のエッチング停止層310の開口の
寸法は、トレンチマスクの開口の寸法に相当している。
従って、トレンチの寸法は、バイアよりも大きい。
【0026】図16を参照すると、例えば異方性のエッ
チング法を用い、また、その下の誘電層302をエッチ
ングから保護するための停止層として上記第1及び第2
のエッチング停止層306、310を用いることによっ
て、誘電層302の一部が除去されている。また、第1
及び第2のエッチング停止層306、310は開口を有
しており、従って、エッチングプロセスの間にトレンチ
/バイア312及びトレンチ313が形成される。更
に、基板は、バイア312によって露出されている。
【0027】次に、図17を参照すると、図16に示す
構造の上に導電層314が形成されている。この導電層
314は、例えば、銅、アルミニウム、アルミニウム合
金又はアルミニウム/銅合金の如き金属から形成されて
いる。
【0028】図18を参照すると、例えば化学機械的な
研磨法によって第2のエッチング停止層310の上の導
電層314を除去して、トレンチ/バイア312及びト
レンチ313の中に相互接続構造314’を形成する。
これにより、デュアル・ダマスク構造を形成する作業が
完了する。
【0029】図19乃至図25は、デュアル・ダマスク
構造を製造する製造方法の他の好ましい実施例の各プロ
セス工程を示す断面図である。
【0030】最初に図19を参照すると、誘電層402
が、半導体基板400の上に形成されている。基板の上
には多くの素子が形成されているが、そのような素子は
図面を簡単にするために図示されていない。誘電層40
2は、例えば、約20,000Åの厚さを有する二酸化
ケイ素又はホウリン珪酸ガラスの層である。開口を有す
るマスク層404が、誘電層402の上に形成されてい
る。
【0031】次に、図20を参照すると、例えば化学蒸
着法を用いて、窒化チタン又はポリシリコンの如きスペ
ーサ層406を図19に示す構造の上に形成する。
【0032】図21に示すように、例えばエッチバック
法を用いて、スペーサ406の一部を除去して、開口の
中のマスク層404の側壁にスペーサ406’を形成す
る。次に、マスク層404及びスペーサ406’を用い
て第1の注入工程I41を実行して、例えば窒素イオンの
如き反応物質を誘電層402の中に注入し、これによ
り、例えば、約1,000−2,000Åの深さを有す
る窒化ケイ素の層の如き注入停止層408を形成する。
上述の米国特許第5,314,843号は、所定濃度の
反応物質を所定深さに注入する注入エネルギの制御に関
する注入方法を開示している。注入停止層408の寸法
は、スペーサ406’及びマスク層404に形成された
開口と同じである。
【0033】次に図22を参照すると、スペーサ40
6’を除去し、その後、別の画定工程を実行して、マス
ク層406’にトレンチ開口を形成する。第2の注入プ
ロセスI42を実行して、例えば窒素イオンの如き反応物
質を誘電層402の中に注入する。次に、高温によるア
ニーリングプロセスを実行して、例えば、約9,000
−10,000Åの深さを有する窒化ケイ素の層の如き
エッチング停止層410を形成する。上述の米国特許第
5,314,843号を再度参照すると、所定濃度の反
応物質を所定深さに注入する注入エネルギの制御に関す
る注入方法が開示されている。第2の注入プロセスI42
の間に、上記注入停止層408及びマスク層404をバ
リヤ層として用いることができるので、注入停止層40
8及びマスク層404の背後にエッチング停止層410
が形成されることはない。
【0034】次に、図23を参照すると、例えば、上述
の高温のアニーリング工程を実行することなく酸素ガス
を注入停止層408の中に注入することにより、第3の
注入工程I43を実行して注入停止層408を非凝集性の
構造408’に変換させる。上記高温のアニーリング工
程の間には、誘電層402のような層が形成される。こ
の第3の注入工程I43は、窒化ケイ素の結晶を破壊する
か、あるいは、窒化ケイ素の層を酸化物状の構造すなわ
ち組織に還元する。従って、上記第3の注入工程は、注
入停止層408のバリヤ機能を失わせる。
【0035】その後、図24に示すように、例えば異方
性のエッチング法を用い、また、マスク層404及びエ
ッチング停止層410をバリヤ層として用いることによ
り、誘電層402の一部を除去して、半導体基板400
を露出させる。従って、マスク層404及びエッチング
停止層410の下の誘電層402は除去されず、最終的
に、トレンチ/バイア412及びトレンチ413が形成
される。
【0036】次に、図25に示すように、例えば金属層
の如き導電層が、図24に示す構造の上に形成される。
上記導電層を形成するために使用する物質は、銅、アル
ミニウム、アルミニウム合金又はアルミニウム/銅合金
とすることができる。例えば化学機械的な研磨法を用い
て、マスク層404の上の導電層を除去して、トレンチ
/バイア412及びトレンチ413の中に相互接続構造
414を形成する。これにより、デュアル・ダマスク構
造を形成する作業が完了する。
【0037】本発明は、2つの注入工程を用いて誘電層
の中に2つのエッチング停止層を形成するという特徴を
備えている。本発明は、従来技術に見られるようなエッ
チングの停止を制御する際の困難性を有していない。
【0038】本発明の別の特徴は、デュアル・ダマスク
構造並びにその製造方法を提供するということである。
従来技術においては2つのマスクを使用するが、本発明
は、トレンチマスクとしてスペーサを使用する。本発明
においては、通常の方法のミスアラインメントが生ずる
ことはない。
【0039】好ましい実施例を例示して本発明を説明し
たが、本発明はそのような好ましい実施例に限定される
ものではないことを理解する必要がある。本発明は、種
々の変更例並びに同様な構成及び手法を包含するもので
あり、従って、請求の範囲の記載は、そのような変更例
並びに同様な構成及び手法を総て包含するように、最も
広く解釈されなければならない。
【図面の簡単な説明】
【図1】従来技術のデュアル・ダマスク処理法の一製造
工程を示す断面図である。
【図2】上記従来技術のデュアル・ダマスク処理法の一
製造工程を示す断面図である。
【図3】上記従来技術のデュアル・ダマスク処理法の一
製造工程を示す断面図である。
【図4】上記従来技術のデュアル・ダマスク処理法の一
製造工程を示す断面図である。
【図5】従来技術の別のデュアル・ダマスク処理法の一
製造工程を示す断面図である。
【図6】上記従来技術の別のデュアル・ダマスク処理法
の一製造工程を示す断面図である。
【図7】上記従来技術の別のデュアル・ダマスク処理法
の一製造工程を示す断面図である。
【図8】上記従来技術の別のデュアル・ダマスク処理法
の一製造工程を示す断面図である。
【図9】上記従来技術の別のデュアル・ダマスク処理法
の一製造工程を示す断面図である。
【図10】デュアル・ダマスク構造を製造する本発明の
製造方法の好ましい実施例の一プロセス工程を示す断面
図である。
【図11】デュアル・ダマスク構造を製造する本発明の
製造方法の上記好ましい実施例の一プロセス工程を示す
断面図である。
【図12】デュアル・ダマスク構造を製造する本発明の
製造方法の上記好ましい実施例の一プロセス工程を示す
断面図である。
【図13】デュアル・ダマスク構造を製造する本発明の
製造方法の上記好ましい実施例の一プロセス工程を示す
断面図である。
【図14】デュアル・ダマスク構造を製造する本発明の
製造方法の上記好ましい実施例の一プロセス工程を示す
断面図である。
【図15】デュアル・ダマスク構造を製造する本発明の
製造方法の上記好ましい実施例の一プロセス工程を示す
断面図である。
【図16】デュアル・ダマスク構造を製造する本発明の
製造方法の上記好ましい実施例の一プロセス工程を示す
断面図である。
【図17】デュアル・ダマスク構造を製造する本発明の
製造方法の上記好ましい実施例の一プロセス工程を示す
断面図である。
【図18】デュアル・ダマスク構造を製造する本発明の
製造方法の上記好ましい実施例の一プロセス工程を示す
断面図である。
【図19】デュアル・ダマスク構造を製造する本発明の
製造方法の他の好ましい実施例の一プロセス工程を示す
断面図である。
【図20】デュアル・ダマスク構造を製造する本発明の
製造方法の上記他の好ましい実施例の一プロセス工程を
示す断面図である。
【図21】デュアル・ダマスク構造を製造する本発明の
製造方法の上記他の好ましい実施例の一プロセス工程を
示す断面図である。
【図22】デュアル・ダマスク構造を製造する本発明の
製造方法の上記他の好ましい実施例の一プロセス工程を
示す断面図である。
【図23】デュアル・ダマスク構造を製造する本発明の
製造方法の上記他の好ましい実施例の一プロセス工程を
示す断面図である。
【図24】デュアル・ダマスク構造を製造する本発明の
製造方法の上記他の好ましい実施例の一プロセス工程を
示す断面図である。
【図25】デュアル・ダマスク構造を製造する本発明の
製造方法の上記他の好ましい実施例の一プロセス工程を
示す断面図である。
【符号の説明】
300、400 半導体基板 302、402 誘電層 304、404 マスク層 306、310、408、410 停止層 308、406 スペーサ層 308’、308’’、406’ スペーサ 309 フォトレジスト層 312、412 トレンチ/バイア 313、413 トレンチ 314 導電層 314’、414 相互接続構造

Claims (76)

    【特許請求の範囲】
  1. 【請求項1】 デュアル・ダマスク構造であって、 半導体基板と、 該半導体基板の上に形成された誘電層と、 該誘電層の中に形成されていると共に、第1の開口を有
    している第1のエッチング停止層と、 前記誘電層の上に形成されていると共に、前記第1のエ
    ッチング停止層の前記第1の開口に対応する位置に形成
    された第2の開口を有している第2のエッチング停止層
    と、 前記誘電層、前記第1のエッチング停止層及び前記第2
    のエッチング停止層の中に形成された相互接続構造とを
    備えることを特徴とするデュアル・ダマスク構造。
  2. 【請求項2】 請求項1に記載のデュアル・ダマスク構
    造において、前記誘電層の厚さは、約20,000Åで
    あることを特徴とするデュアル・ダマスク構造。
  3. 【請求項3】 請求項1に記載のデュアル・ダマスク構
    造において、前記誘電層は、二酸化ケイ素から構成され
    ていることを特徴とするデュアル・ダマスク構造。
  4. 【請求項4】 請求項1に記載のデュアル・ダマスク構
    造において、前記誘電層は、ホウリン珪酸ガラス(ボロ
    フォスフォシリケートガラス)から構成されていること
    を特徴とするデュアル・ダマスク構造。
  5. 【請求項5】 請求項1に記載のデュアル・ダマスク構
    造において、前記誘電層は、低誘電率物質から構成され
    ていることを特徴とするデュアル・ダマスク構造。
  6. 【請求項6】 請求項1に記載のデュアル・ダマスク構
    造において、前記第1のエッチング停止層は、前記誘電
    層の中で前記半導体基板の表面から約10,000Åの
    深さに形成されていることを特徴とするデュアル・ダマ
    スク構造。
  7. 【請求項7】 請求項1に記載のデュアル・ダマスク構
    造において、前記第1のエッチング停止層は、窒化ケイ
    素の層であることを特徴とするデュアル・ダマスク構
    造。
  8. 【請求項8】 請求項7に記載のデュアル・ダマスク構
    造において、前記窒化ケイ素の層は、反応物質を前記誘
    電層の中に注入してアニーリング工程を実行することに
    よって形成されていることを特徴とするデュアル・ダマ
    スク構造。
  9. 【請求項9】 請求項8に記載のデュアル・ダマスク構
    造において、前記反応物質は、窒素/窒素イオンから構
    成されていることを特徴とするデュアル・ダマスク構
    造。
  10. 【請求項10】 請求項8に記載のデュアル・ダマスク
    構造において、前記アニーリング工程の温度が、約35
    0−450°Cであることを特徴とするデュアル・ダマ
    スク構造。
  11. 【請求項11】 請求項1に記載のデュアル・ダマスク
    構造において、前記第2のエッチング停止層は、前記第
    1のエッチング停止層よりも約8,000Å高い位置に
    あることを特徴とするデュアル・ダマスク構造。
  12. 【請求項12】 請求項11に記載のデュアル・ダマス
    ク構造において、前記第2のエッチング停止層は、窒化
    ケイ素の層であることを特徴とするデュアル・ダマスク
    構造。
  13. 【請求項13】 請求項12に記載のデュアル・ダマス
    ク構造において、前記窒化ケイ素の層は、窒素/窒素イ
    オンを前記誘電層の中に注入してある反応を実行するこ
    とにより形成されていることを特徴とするデュアル・ダ
    マスク構造。
  14. 【請求項14】 請求項1に記載のデュアル・ダマスク
    構造において、前記第2の開口の寸法は、前記第1の開
    口よりも大きいことを特徴とするデュアル・ダマスク構
    造。
  15. 【請求項15】 デュアル・ダマスク構造であって、 半導体基板と、 該半導体基板の上に形成される誘電層と、 該誘電層の中に形成されていると共に、第1の開口を有
    しており、第1の反応物質を前記誘電層の中に注入して
    第1のアニーリング工程を実行することにより形成され
    る第1の窒化ケイ素の層と、 前記誘電層の上に形成されていると共に、前記第1の窒
    化ケイ素の層の前記第1の開口に対応する位置に設けら
    れる第2の開口を有しており、第2の反応物質を前記誘
    電層の中に注入して第2のアニーリング工程を実行する
    ことにより形成される第2の窒化ケイ素の層とを備えて
    おり、 前記第2の開口の寸法が前記第1の開口の寸法よりも大
    きいことを特徴とするデュアル・ダマスク構造。
  16. 【請求項16】 請求項15に記載のデュアル・ダマス
    ク構造において、前記誘電層の厚さは、約20,000
    Åであることを特徴とするデュアル・ダマスク構造。
  17. 【請求項17】 請求項15に記載のデュアル・ダマス
    ク構造において、前記誘電層は、二酸化ケイ素から構成
    されていることを特徴とするデュアル・ダマスク構造。
  18. 【請求項18】 請求項15に記載のデュアル・ダマス
    ク構造において、前記誘電層は、ホウリン珪酸ガラスか
    ら構成されていることを特徴とするデュアル・ダマスク
    構造。
  19. 【請求項19】 請求項15に記載のデュアル・ダマス
    ク構造において、前記誘電層は、低誘電率物質から構成
    されていることを特徴とするデュアル・ダマスク構造。
  20. 【請求項20】 請求項15に記載のデュアル・ダマス
    ク構造において、前記第1の窒化ケイ素の層は、前記誘
    電層の中で前記半導体基板の表面から約10,000Å
    の深さに形成されていることを特徴とするデュアル・ダ
    マスク構造。
  21. 【請求項21】 請求項15に記載のデュアル・ダマス
    ク構造において、前記第1の反応物質は、窒素/窒素イ
    オンから構成されていることを特徴とするデュアル・ダ
    マスク構造。
  22. 【請求項22】 請求項15に記載のデュアル・ダマス
    ク構造において、前記第1のアニーリング工程の温度
    が、約350−450°Cであることを特徴とするデュ
    アル・ダマスク構造。
  23. 【請求項23】 請求項15に記載のデュアル・ダマス
    ク構造において、前記第2の反応物質は、窒素/窒素イ
    オンから構成されていることを特徴とするデュアル・ダ
    マスク構造。
  24. 【請求項24】 請求項15に記載のデュアル・ダマス
    ク構造において、前記第2のアニーリング工程の温度
    が、約350−450°Cであることを特徴とするデュ
    アル・ダマスク構造。
  25. 【請求項25】 請求項15に記載のデュアル・ダマス
    ク構造において、前記第2の窒化ケイ素の層は、前記第
    1のエッチング停止層よりも約8,000Å高い位置に
    設けられていることを特徴とするデュアル・ダマスク構
    造。
  26. 【請求項26】 デュアル・ダマスク構造を形成する方
    法であって、 半導体基板を準備する工程と、 前記半導体基板の上に誘電層を形成する工程と、 前記誘電層の上にパターン化されたマスク層を形成する
    工程と、 バイア開口を有する第1のエッチング停止層を前記誘電
    層に形成するための第1の注入作業を実行する工程と、 前記マスク層の上にスペーサ層を形成する工程と、 前記スペーサ層の上にパターン化されたフォトレジスト
    層を形成する工程と、 前記フォトレジスト層及び前記スペーサ層の一部を除去
    して、前記マスク層の側壁にスペーサを形成すると共
    に、前記フォトレジスト層の下に前記スペーサ層を残す
    工程と、 トレンチ開口を有する第2のエッチング停止層を前記誘
    電層の上に形成するための第2の注入作業を実行する工
    程と、 前記スペーサ層、前記スペーサ及び前記マスク層を除去
    する工程と、 前記誘電層の一部を除去して、前記半導体基板、前記第
    1のエッチング停止層及び前記第2のエッチング停止層
    の一部を露出させる工程と、 前記半導体基板、前記第1のエッチング停止層及び前記
    第2のエッチング停止層の上に導電層を形成する工程
    と、 前記第2のエッチング停止層の上の導電層を除去してデ
    ュアル・ダマスク構造を形成する工程とを備えることを
    特徴とする方法。
  27. 【請求項27】 請求項26に記載の方法において、前
    記誘電層の厚さを約20,000Åとすることを特徴と
    する方法。
  28. 【請求項28】 請求項26に記載の方法において、前
    記誘電層を二酸化ケイ素から構成することを特徴とする
    方法。
  29. 【請求項29】 請求項26に記載の方法において、前
    記誘電層をホウリン珪酸ガラスから構成することを特徴
    とする方法。
  30. 【請求項30】 請求項26に記載の方法において、前
    記誘電層を低誘電率物質から構成することを特徴とする
    方法。
  31. 【請求項31】 請求項26に記載の方法において、前
    記第1のエッチング停止層を前記誘電層の中の前記半導
    体基板の表面から約10,000Åの深さに形成するこ
    とを特徴とする方法。
  32. 【請求項32】 請求項26に記載の方法において、前
    記第1のエッチング停止層を窒化ケイ素の層とすること
    を特徴とする方法。
  33. 【請求項33】 請求項32に記載の方法において、前
    記誘電層の中に反応物質を注入してアニーリング作業を
    実行することにより、前記窒化ケイ素の層を形成するこ
    とを特徴とする方法。
  34. 【請求項34】 請求項33に記載の方法において、前
    記反応物質を窒素/窒素イオンから構成することを特徴
    とする方法。
  35. 【請求項35】 請求項33に記載の方法において、前
    記アニーリング作業の温度を約350−450°Cにす
    ることを特徴とする方法。
  36. 【請求項36】 請求項26に記載の方法において、前
    記第2のエッチング停止層を前記第1のエッチング停止
    層よりも約8,000Å高い位置に設けることを特徴と
    する方法。
  37. 【請求項37】 請求項26に記載の方法において、前
    記第2のエッチング停止層を窒化ケイ素の層とすること
    を特徴とする方法。
  38. 【請求項38】 請求項37に記載の方法において、前
    記誘電層の中に反応物質を注入することによって、前記
    窒化ケイ素の層を形成することを特徴とする方法。
  39. 【請求項39】 請求項38に記載の方法において、前
    記反応物質を窒素/窒素イオンから構成することを特徴
    とする方法。
  40. 【請求項40】 請求項38に記載の方法において、前
    記アニーリング作業の温度を約350−450°Cにす
    ることを特徴とする方法。
  41. 【請求項41】 請求項26に記載の方法において、前
    記スペーサをポリシリコンから構成することを特徴とす
    る方法。
  42. 【請求項42】 請求項26に記載の方法において、前
    記スペーサを窒化チタンから構成することを特徴とする
    方法。
  43. 【請求項43】 請求項26に記載の方法において、前
    記マスク層、及び、前記スペーサ層の一部を除去する前
    記工程をエッチバック法を用いて行うことを特徴とする
    方法。
  44. 【請求項44】 請求項26に記載の方法において、前
    記第2のエッチング停止層を除去する工程を化学機械的
    な研磨法を用いて行うことを特徴とする方法。
  45. 【請求項45】 デュアル・ダマスク構造であって、 半導体基板と、 該半導体基板の上に形成された誘電層と、 該誘電層に形成されていて前記半導体基板を露出させる
    バイアと、 前記誘電層に形成されたトレンチと、 前記トレンチと前記誘電層との境界面に形成されたエッ
    チング停止層と、 前記トレンチ及び前記バイアの中に形成された相互接続
    構造とを備えることを特徴とするデュアル・ダマスク構
    造。
  46. 【請求項46】 請求項45に記載のデュアル・ダマス
    ク構造において、前記誘電層の厚さが、約20,000
    Åであることを特徴とするデュアル・ダマスク構造。
  47. 【請求項47】 請求項45に記載のデュアル・ダマス
    ク構造において、前記誘電層が、二酸化ケイ素から構成
    されていることを特徴とするデュアル・ダマスク構造。
  48. 【請求項48】 請求項45に記載のデュアル・ダマス
    ク構造において、前記誘電層が、ホウリン珪酸ガラスか
    ら構成されていることを特徴とするデュアル・ダマスク
    構造。
  49. 【請求項49】 請求項45に記載のデュアル・ダマス
    ク構造において、前記誘電層が、低誘電率物質から構成
    されていることを特徴とするデュアル・ダマスク構造。
  50. 【請求項50】 請求項45に記載のデュアル・ダマス
    ク構造において、前記エッチング停止層が、窒化ケイ素
    の層から構成されていることを特徴とするデュアル・ダ
    マスク構造。
  51. 【請求項51】 請求項50に記載のデュアル・ダマス
    ク構造において、前記窒化ケイ素の層が、前記誘電層の
    中に反応物質を注入してアニーリング作業を実行するこ
    とにより形成されていることを特徴とするデュアル・ダ
    マスク構造。
  52. 【請求項52】 請求項51に記載のデュアル・ダマス
    ク構造において、前記反応物質が、窒素/窒素イオンか
    ら構成されていることを特徴とするデュアル・ダマスク
    構造。
  53. 【請求項53】 請求項51に記載のデュアル・ダマス
    ク構造において、前記アニーリング作業の温度が、約3
    50−450°Cであることを特徴とするデュアル・ダ
    マスク構造。
  54. 【請求項54】 デュアル・ダマスク構造を形成する方
    法であって、 半導体基板を準備する工程と、 前記半導体基板の上に誘電層を形成する工程と、 第1の開口を有するマスク層を前記誘電層の上に形成す
    る工程と、 前記第1の開口の側壁にスペーサを形成する工程と、 前記誘電層の頂面から離れた前記誘電層の中の第1の深
    さに注入停止層を形成するために第1の注入作業を実行
    する工程と、 前記スペーサを除去して前記マスク層に第2の開口を画
    定する工程と、 前記誘電層の頂面から離れた前記誘電層の中の第2の深
    さにエッチング停止層を形成するために第2の注入作業
    を実行する工程と、 前記注入停止層の耐注入性を低減させるために第3の注
    入作業を実行する工程と、 前記誘電層の一部を除去してトレンチ及びバイアを形成
    し、該バイアを介して前記半導体基板を露出させる工程
    と、 前記トレンチ及びバイアの中及び前記誘電層の上に導電
    層を形成する工程と、 前記導電層、及び、前記誘電層の上のマスクを除去する
    工程とを備えることを特徴とする方法。
  55. 【請求項55】 請求項54に記載の方法において、前
    記誘電層を二酸化ケイ素から構成することを特徴とする
    方法。
  56. 【請求項56】 請求項54に記載の方法において、前
    記誘電層をホウリン珪酸ガラスから構成することを特徴
    とする方法。
  57. 【請求項57】 請求項54に記載の方法において、前
    記誘電層を低誘電率物質から構成することを特徴とする
    方法。
  58. 【請求項58】 請求項54に記載の方法において、前
    記スペーサを形成する前記工程を、 前記半導体基板の上にスペーサ層を形成する工程と、 前記スペーサ層の一部を除去して前記開口の側壁にスペ
    ーサを形成する工程とから構成することを特徴とする方
    法。
  59. 【請求項59】 請求項58に記載の方法において、前
    記スペーサ層をポリシリコンから構成することを特徴と
    する方法。
  60. 【請求項60】 請求項58に記載の方法において、前
    記スペーサ層を窒化チタンから構成することを特徴とす
    る方法。
  61. 【請求項61】 請求項58に記載の方法において、前
    記スペーサ層の一部を除去する前記工程をエッチバック
    法を用いて行うことを特徴とする方法。
  62. 【請求項62】 請求項54に記載の方法において、前
    記注入停止層を窒化ケイ素から構成することを特徴とす
    る方法。
  63. 【請求項63】 請求項62に記載の方法において、反
    応物質を前記誘電層の中に注入してアニーリング作業を
    実行することによって、前記窒化ケイ素の層を形成する
    ことを特徴とする方法。
  64. 【請求項64】 請求項63に記載の方法において、前
    記反応物質を窒素/窒素イオンから構成することを特徴
    とする方法。
  65. 【請求項65】 請求項64に記載の方法において、前
    記アニーリング作業の温度を約350−450°Cにす
    ることを特徴とする方法。
  66. 【請求項66】 請求項54に記載の方法において、前
    記第2のエッチング停止層を窒化ケイ素の層とすること
    を特徴とする方法。
  67. 【請求項67】 請求項66に記載の方法において、反
    応物質を前記誘電層の中に注入してアニーリング作業を
    実行することにより、前記窒化ケイ素の層を形成するこ
    とを特徴とする方法。
  68. 【請求項68】 請求項67に記載の方法において、前
    記反応物質を窒素/窒素イオンから構成することを特徴
    とする方法。
  69. 【請求項69】 請求項67に記載の方法において、前
    記アニーリング作業の温度を約350−450°Cにす
    ることを特徴とする方法。
  70. 【請求項70】 請求項54に記載の方法において、前
    記第1の深さを前記第2の深さよりも小さくすることを
    特徴とする方法。
  71. 【請求項71】 請求項54に記載の方法において、前
    記誘電層の厚さを約20,000Åにすることを特徴と
    する方法。
  72. 【請求項72】 請求項54に記載の方法において、前
    記第1の深さを約1,000−2,000Åにすること
    を特徴とする方法。
  73. 【請求項73】 請求項54に記載の方法において、前
    記第2の深さを約10,000Åにすることを特徴とす
    る方法。
  74. 【請求項74】 請求項54に記載の方法において、前
    記注入停止層に対応する位置に酸素ガスを注入して、前
    記注入停止層を非凝集性の構造に変換させることによっ
    て、前記第3の注入工程を行うことを特徴とする方法。
  75. 【請求項75】 請求項54に記載の方法において、前
    記注入停止層に対応する位置に酸素ガスを注入し、前記
    注入停止層を酸化物状の構造に変換させるためのアニー
    リング作業を実行することによって、前記第3の注入工
    程を行うことを特徴とする方法。
  76. 【請求項76】 請求項54に記載の方法において、化
    学機械的な研磨作業を用いて前記導電層の一部並びに前
    記マスク層を除去する前記工程を実行することを特徴と
    する方法。
JP10131822A 1998-02-09 1998-05-14 デュアル・ダマスク構造及びその製造方法 Pending JP2000243829A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW087101688A TW366563B (en) 1998-02-09 1998-02-09 Double damascene structure and the manufacturing method
TW87101688 1998-02-09

Publications (1)

Publication Number Publication Date
JP2000243829A true JP2000243829A (ja) 2000-09-08

Family

ID=21629471

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10131822A Pending JP2000243829A (ja) 1998-02-09 1998-05-14 デュアル・ダマスク構造及びその製造方法

Country Status (4)

Country Link
JP (1) JP2000243829A (ja)
DE (1) DE19826546A1 (ja)
FR (1) FR2774808A1 (ja)
TW (1) TW366563B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008210893A (ja) * 2007-02-23 2008-09-11 Fujitsu Ltd 半導体装置とその製造方法
US7514365B2 (en) 2005-11-16 2009-04-07 United Microelectronics Corp. Method of fabricating opening and plug

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004055213B4 (de) * 2004-11-16 2009-04-09 Atmel Germany Gmbh Verfahren zur Herstellung einer integrierten Schaltung auf einem Halbleiterplättchen

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01143231A (ja) * 1987-11-27 1989-06-05 Nec Corp 半導体装置の製造方法
JP2934353B2 (ja) * 1992-06-24 1999-08-16 三菱電機株式会社 半導体装置およびその製造方法
US5741626A (en) * 1996-04-15 1998-04-21 Motorola, Inc. Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC)
US5741741A (en) * 1996-05-23 1998-04-21 Vanguard International Semiconductor Corporation Method for making planar metal interconnections and metal plugs on semiconductor substrates

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7514365B2 (en) 2005-11-16 2009-04-07 United Microelectronics Corp. Method of fabricating opening and plug
JP2008210893A (ja) * 2007-02-23 2008-09-11 Fujitsu Ltd 半導体装置とその製造方法
US8598045B2 (en) 2007-02-23 2013-12-03 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing the same

Also Published As

Publication number Publication date
TW366563B (en) 1999-08-11
DE19826546A1 (de) 1999-08-19
FR2774808A1 (fr) 1999-08-13

Similar Documents

Publication Publication Date Title
US5933761A (en) Dual damascene structure and its manufacturing method
EP0391562B1 (en) Semiconductor devices incorporating a tungsten contact and fabrication thereof
US6077733A (en) Method of manufacturing self-aligned T-shaped gate through dual damascene
US6407002B1 (en) Partial resist free approach in contact etch to improve W-filling
TWI251296B (en) Method for fabricating semiconductor device capable of preventing damage by wet cleaning process
TW201926556A (zh) 半導體製作方法
TWI227042B (en) Method for forming thick copper self-aligned dual damascene
JPH08227938A (ja) 半導体装置及びその製造方法
US6114233A (en) Dual damascene process using low-dielectric constant materials
JP2720796B2 (ja) 半導体装置の製造方法
US6372649B1 (en) Method for forming multi-level metal interconnection
JPH09205145A (ja) 集積回路及びその製造方法
US6228761B1 (en) Method of forming a local interconnect with improved etch selectivity of silicon dioxide/silicide
US5340769A (en) Method for manufacturing semiconductor device having groove-structured isolation
JPH11186225A (ja) テーパ形コンタクトホールの形成方法、テーパ形ポリシリコンプラグの形成方法並びにテーパ形ポリシリコンプラグ
KR100433488B1 (ko) 트랜지스터 형성 방법
US6239017B1 (en) Dual damascene CMP process with BPSG reflowed contact hole
JP2003124144A (ja) 半導体素子の製造方法
US6236091B1 (en) Method of forming a local interconnect with improved etch selectivity of silicon dioxide/silicide
JP2000243829A (ja) デュアル・ダマスク構造及びその製造方法
US6225216B1 (en) Method of forming a local interconnect with improved etch selectivity of silicon dioxide/silicide
KR19990084958A (ko) 이중 상감 구조물 및 그 제조 방법
JP2002329779A (ja) 半導体装置およびその製造方法
US5455198A (en) Method for fabricating tungsten contact plug
KR101103550B1 (ko) 반도체 소자의 금속배선 형성방법