JP2892421B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

Info

Publication number
JP2892421B2
JP2892421B2 JP2044628A JP4462890A JP2892421B2 JP 2892421 B2 JP2892421 B2 JP 2892421B2 JP 2044628 A JP2044628 A JP 2044628A JP 4462890 A JP4462890 A JP 4462890A JP 2892421 B2 JP2892421 B2 JP 2892421B2
Authority
JP
Japan
Prior art keywords
film
contact hole
insulating film
forming
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2044628A
Other languages
English (en)
Other versions
JPH03248534A (ja
Inventor
裕介 原田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2044628A priority Critical patent/JP2892421B2/ja
Priority to US07/658,239 priority patent/US5192713A/en
Publication of JPH03248534A publication Critical patent/JPH03248534A/ja
Application granted granted Critical
Publication of JP2892421B2 publication Critical patent/JP2892421B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、半導体素子におけるコンタクト孔埋込み
配線形成に際し、深いコンタクト孔も浅いコンタクト孔
の両方ともに断線することなく、良好に形成できるよう
にした半導体素子の製造方法に関するものである。
（従来の技術） 半導体素子において、配線構造は従来第３図に示すよ
うに形成されている。この第３図において、まずIC基板
１に素子分離のための絶縁膜２（例えばSiO2）、拡散層
３を形成した後、絶縁膜４（例えばBPSG）をCVD法にて
形成する。
その後、コンタクトとなる開孔部５を形成し、その後
配線となるAl−Si系合金膜６をスパッタ法で形成し、配
線パターンをホトリソ・エッチングで得る。これによっ
て半導体素子が完成する。
しかしながら、集積度が増加するにつれて、コンタク
トの開孔部５の径は小さくなり、アスペクト比（径と深
さの比）が大きくなるにつれて、第３図の従来の方法で
は、Al−Si合金膜６のステップカバレージが悪くなり、
断線となる。そのため、コンタクト孔内部を金属で埋め
込む技術が開発されてきている。
その一つとして、選択WCVD法を例に用いて第４図によ
り説明する。この第４図において、IC基板11に先程と同
様に素子分離絶縁膜12,拡散層13を形成した後絶縁膜14
を形成し、コンタクトとなる開孔部15を形成する。そし
て、選択WCVD法により、Ｗ膜16を開孔部15と絶縁膜14の
段差が生じない程度に形成する。その後、Al−Si系合金
膜17をスパッタ法で形成し、ホトリソ・エッチングによ
りパターニングする。
このような方法によれば、コンタクト孔内を金属で埋
め込めるため、ステップカバレージの悪化による断線を
防ぐことができ、信頼性の高い配線構造を得ることがで
きる。
しかしながら、実際に用いられる半導体素子のコンタ
クト孔は第５図のように、拡散層23上だけではなく、電
極層25上も存在する。
すなわち、第５図において、第４図の場合と同様にIC
基板21上に素子分離絶縁膜22,拡散層23を形成した後、
絶縁膜24を形成し、この絶縁膜24内に電極層25を埋め込
み、拡散層23上と電極層25上のコンタクト孔26,27を形
成した後、コンタクト孔26,27にそれぞれＷ膜28,29を形
成し、しかる後に、Al−Si系合金膜30を形成してパター
ニングする。
（発明が解決しようとする課題） このように、第５図の例では、拡散層27上および電極
層25上のコンタクト孔26,コンタクト孔27を同時に選択W
CVD法でＷ膜28,W膜29を形成することになる。
この２種類のコンタクト孔26,コンタクト孔27のう
ち、コンタクト孔27の方が浅いため、埋め込まれるＷ膜
29の厚さはコンタクト孔27における絶縁膜24と段差が生
じない程度に抑えなければならない。
したがって、深い方のコンタクト孔26内のＷ膜28の厚
さはＷ膜29と同じであるため、コンタクト孔26は完全に
埋め込まれておらず、配線層となるAl−Si系合金膜30を
スパッタ法で形成する際、ステップカバレージの悪化に
より、コンタクト孔26内では、Al−Si系合金膜30が断線
する可能性がある。
また、前記ステップカバレージを良くするために、コ
ンタクト孔26のＷ膜28の膜厚を厚くすると、コンタクト
孔27でのＷ膜29が絶縁膜24よりあふれ、上方および左右
へＷ膜が成長するため、平坦性の悪化および、層内ショ
ートという問題が発生する。
これらのために、深さの異なるコンタクト孔への選択
WCVD法は技術的に満足できるものは得られなかった。
この発明は前記従来技術が持っている問題点のうち、
深さの異なるコンタクト孔に選択WCVD法を用いる際、浅
いコンタクト孔を埋め込んでも、深いコンタクト孔は完
全に埋め込むことができないために、配線層となるAl−
Si系合金膜をスパッタする際、ステップカバレージ悪化
による断線が生じるという問題点について解決した半導
体素子の製造方法を提供するものである。
この発明は前記問題点を解決するために半導体素子の
製造方法において、半導体基板上に素子分離用の絶縁膜
を形成して拡散層形成後に第１の層間絶縁膜を形成する
工程と、Asを含む高融点のＷポリサイド膜を第１の層間
絶縁膜上に形成した後第２の層間絶縁膜を形成して拡散
層上には深いコンタクト孔を形成し、かつＷポリサイド
膜上には浅いコンタクト孔を形成する工程と、深いコン
タクト孔のみにＷ膜を埋め込み、かつ浅いコンタクト孔
にはＷ膜を埋め込まない工程とを導入したものである。
（作 用） この発明によれば、半導体素子の製造方法において、
以上のような工程を導入したので、浅いコンタクト孔と
深いコンタクト孔の形成後、選択WCVD法によりＷ膜を形
成させると、深いコンタクト孔のみに第２の層間絶縁膜
と段差の生じない程度にＷ膜を埋め込まれ、浅いコンタ
クト孔はその下地となるＷポリサイド膜にはAsが含まれ
ているから、Ｗ膜が成長しなくなり、後工程で、配線層
を形成しても、浅いコンタクト孔での配線層のステップ
カバレージを悪化するレベルまで浅いコンタクト孔が盛
り上がらなくなり、したがって前記問題点を除去でき
る。
（実施例） 以下、この発明の半導体素子の製造方法の実施例につ
いて図面に基づき説明する。第１図（ａ）ないし第１図
（ｃ）はその一実施例の工程断面であり、まず第１図
（ａ）に示すように、半導体基板としてSi基板31に素子
分離のための絶縁膜32（例えばSiO2）を形成し、拡散層
33を形成した後、第１の層間絶縁膜34（例えばBPSG）を
CVD法にて5000Å形成する。次いで、この第１の層間絶
縁膜34の表面を平坦にさせるフロー熱処理を行う。この
処理はN2雰囲気で950℃,15分行う。
次に、第１の層間絶縁膜34が平坦になった後、電極と
なるＷポリサイド（W Six）膜35を形成する。この作成
方法は、まずポリシリコン膜をCVD法にて1000〜1500Å
形成する。その後、ドーパントとなる不純物をポリシリ
コンに含ませる。通常リン（Ｐ）が一般的であるが、こ
こでは、選択Ｗの成長を行わせないことが目的であるの
で、Asをイオンインプランテーション法によって打ち込
む。
このイオンプランテーションの条件は、40KeV １×1
016ions/cm2で行う。そして、W Si膜をスパッタ法にて1
500Å形成し、前述のポリシリコン層/W Si層をホトリソ
・エッチングでパターニングする。そして、第２の層間
絶縁膜36（例えばBPSG）をCVD法にて5000Å形成し、平
坦にさせるフロー熱処理を行う。
この熱処理条件はN2雰囲気で950℃,15分行う。この熱
処理によって、前述のポリシリコン層/W Si層はAsを含
む高融点金属のＷポリサイド膜35となる。
その後、第１図（ｂ）に示すように、ホトリソ・エッ
チングにより拡散層33上およびＷポリサイド膜35上にコ
ンタクト孔37,38をそれぞれ形成する。
コンタクト孔37,38のエッチングはRIE（リアクティブ
・イオン・エッチング）を用い、RIEはC2F615sccm,CHF3
20sccm,圧力80pa,RFパワー400Wで行う。
コンタクト孔37,38開孔後、選択WCVD（化学気相反
応）法にてＷ膜39を深いコンタクト孔37内には、この層
間絶縁膜36と段差が生じない程度に形成する。この時、
Ｗポリサイド膜35上の浅いコンタクト孔38には、AsをＷ
ポリサイド内に含有させているために、Ｗ膜の成長はな
く、コンタクト孔38があいたままの状態となっている。
その後、第１図（ｃ）に示すように、配線層となるAl
−Si系合金膜40をスパッタ法にて6000Å形成した後、ホ
トリソ・エッチングを行い、配線パターンを得る。
また、Asはポリシリコン層形成後だけとは限らず、コ
ンタクト孔37,38を形成した後に浅いコンタクト孔38に
選択的にイオンインプランテーションにより打ち込んで
もよい。Ｐの濃度よりもAsの濃度の方が高い時にＷ膜の
成長は起こらなくなる。
第２図はこのＷ膜の成長が起こらない様子を顕微鏡写
真から転写して示した図であり、図中のＷポリサイドＡ
の領域でＷがついていないことが示されている（図中空
白で示す部分）。
Ｐを用いてＷポリサイド膜35を形成した場合には、選
択WCVD法でコンタクト孔37内にＷ膜39を形成する時、浅
いコンタクト孔38内には選択Ｗの成長が正常に起こるの
に対して、Asを用いて、Ｗポリサイド膜35を形成後に選
択WCVD法でコンタクト孔37にＷ膜39を形成すると、浅い
コンタクト孔38内Ｗ膜の成長が起こらないのは、Ｗポリ
サイド膜35の表面の状態に違いがあると考えられるが、
詳しいことはよくわかっていない。
（発明の効果） 以上詳細に説明したように、この発明によれば、浅い
コンタクト孔の下地をAsを含むＷポリサイド膜としたの
で、Siが下地である深いコンタクト孔が同時に存在する
ウエハに選択WCVDを行っても、Ｗポリサイドが下地であ
る浅いコンタクト孔にはＷは成長されなくなり、深いコ
ンタクト孔に選択Ｗ膜を埋込むことができ、深いコンタ
クト孔でのスパッタAl−Si系合金膜のステップカバレー
ジの悪化はなくなる。
また、選択Ｗ膜が成長しない浅いコンタクト孔はスパ
ッタAl−Si系合金のステップカバレージが悪化するレベ
ルではなく、断線のない良好な半導体素子の実現が可能
となる。
【図面の簡単な説明】
第１図（ａ）ないし第１図（ｃ）はこの発明の半導体素
子の製造方法の工程断面図、第２図は選択Ｗ膜の非成長
性の説明図、第３図ないし第５図はそれぞれ従来の異な
る半導体素子の製造方法の説明図である。 31……Si基板、32……絶縁膜、33……拡散層、34……第
１の層間絶縁膜、35……Ｗポリサイド膜、36……第２の
層間絶縁膜、37,38……コンタクト孔、39……Ｗ膜、40
……Al−Si系合金膜。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】（ａ）半導体基板上に素子分離用の絶縁膜
    を形成後拡散層を形成し、かつ第１の層間絶縁膜を形成
    する工程と、 （ｂ）上記第１の層間絶縁膜上に配線層および第２の層
    間絶縁膜を形成した後この配線層上に浅いコンタクト孔
    を形成すると共に上記拡散層上に深いコンタクト孔を形
    成する工程と、 （ｃ）上記深いコンタクト孔にのみ導電膜を埋め込んだ
    後に配線層を形成する工程と、 よりなる半導体素子の製造方法。
  2. 【請求項２】前記配線層は、Asを含むＷポリサイド膜で
    あることを特徴とする請求項１記載の半導体素子の製造
    方法。
JP2044628A 1990-02-27 1990-02-27 半導体素子の製造方法 Expired - Lifetime JP2892421B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2044628A JP2892421B2 (ja) 1990-02-27 1990-02-27 半導体素子の製造方法
US07/658,239 US5192713A (en) 1990-02-27 1991-02-20 Method of manufacturing semiconductor devices having multi-layered structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2044628A JP2892421B2 (ja) 1990-02-27 1990-02-27 半導体素子の製造方法

Publications (2)

Publication Number Publication Date
JPH03248534A JPH03248534A (ja) 1991-11-06
JP2892421B2 true JP2892421B2 (ja) 1999-05-17

Family

ID=12696691

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2044628A Expired - Lifetime JP2892421B2 (ja) 1990-02-27 1990-02-27 半導体素子の製造方法

Country Status (2)

Country Link
US (1) US5192713A (ja)
JP (1) JP2892421B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940010197A (ko) * 1992-10-13 1994-05-24 김광호 반도체 장치의 제조방법
JP3219909B2 (ja) * 1993-07-09 2001-10-15 株式会社東芝 半導体装置の製造方法
JPH07297194A (ja) * 1994-04-25 1995-11-10 Sony Corp マルチチャンバー装置及び半導体装置の製造方法
US5512514A (en) * 1994-11-08 1996-04-30 Spider Systems, Inc. Self-aligned via and contact interconnect manufacturing method
JP2710221B2 (ja) * 1995-01-25 1998-02-10 日本電気株式会社 半導体装置及びその製造方法
JP3397505B2 (ja) * 1995-04-19 2003-04-14 株式会社東芝 半導体装置の製造方法
US5950099A (en) * 1996-04-09 1999-09-07 Kabushiki Kaisha Toshiba Method of forming an interconnect
TW402809B (en) * 1997-10-18 2000-08-21 United Microelectronics Corp The manufacture method of electrical charge storage structure
KR19990072936A (ko) * 1998-02-27 1999-09-27 가나이 쓰도무 아이솔레이터및그것을사용하는모뎀장치
KR100589490B1 (ko) * 2003-12-30 2006-06-14 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4648175A (en) * 1985-06-12 1987-03-10 Ncr Corporation Use of selectively deposited tungsten for contact formation and shunting metallization
US5108941A (en) * 1986-12-05 1992-04-28 Texas Instrument Incorporated Method of making metal-to-polysilicon capacitor
JPH069200B2 (ja) * 1987-03-31 1994-02-02 株式会社東芝 金属配線の形成方法
US4764484A (en) * 1987-10-08 1988-08-16 Standard Microsystems Corporation Method for fabricating self-aligned, conformal metallization of semiconductor wafer
JP2695861B2 (ja) * 1988-09-21 1998-01-14 株式会社東芝 半導体装置の製造方法
JPH0724261B2 (ja) * 1989-01-20 1995-03-15 株式会社東芝 半導体装置の製造方法
JP2578193B2 (ja) * 1989-02-01 1997-02-05 沖電気工業株式会社 半導体素子の製造方法
US4933297A (en) * 1989-10-12 1990-06-12 At&T Bell Laboratories Method for etching windows having different depths
US4987099A (en) * 1989-12-29 1991-01-22 North American Philips Corp. Method for selectively filling contacts or vias or various depths with CVD tungsten

Also Published As

Publication number Publication date
US5192713A (en) 1993-03-09
JPH03248534A (ja) 1991-11-06

Similar Documents

Publication Publication Date Title
US6476488B1 (en) Method for fabricating borderless and self-aligned polysilicon and metal contact landing plugs for multilevel interconnections
US5308786A (en) Trench isolation for both large and small areas by means of silicon nodules after metal etching
EP0435388B1 (en) Method for selectively filling contacts or vias of various depths
US5677557A (en) Method for forming buried plug contacts on semiconductor integrated circuits
JP3020543B2 (ja) タングステンコンタクトの製造方法および半導体デバイス
US5374583A (en) Technology for local oxidation of silicon
US5899741A (en) Method of manufacturing low resistance and low junction leakage contact
JP2000082682A (ja) 半導体―絶縁層の製造方法及びそれを有する素子の製造方法
JP2720796B2 (ja) 半導体装置の製造方法
JP2892421B2 (ja) 半導体素子の製造方法
JP2519837B2 (ja) 半導体集積回路およびその製造方法
JPH11186225A (ja) テーパ形コンタクトホールの形成方法、テーパ形ポリシリコンプラグの形成方法並びにテーパ形ポリシリコンプラグ
JP3065395B2 (ja) 半導体素子の製造方法
KR100408000B1 (ko) 반도체 소자 형성 방법
US6583055B1 (en) Method of forming stepped contact trench for semiconductor devices
US5455198A (en) Method for fabricating tungsten contact plug
US6251769B1 (en) Method of manufacturing contact pad
US6887767B2 (en) Method for manufacturing semiconductor device
JPH06283483A (ja) エッチング方法
JPH0586653B2 (ja)
KR100272270B1 (ko) 반도체 소자의 금속 배선 형성방법
JP2940986B2 (ja) 半導体装置の製造方法
KR100208446B1 (ko) 반도체 소자의 제조방법
JPH04127425A (ja) 半導体集積回路の製造方法
JP2670674B2 (ja) 半導体装置の製造方法