JP3397505B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、たとえば多層配線構
造を有してなる半導体装置の製造方法に関するもので、
特に配線の相互を接続するスルーホールなどの接続孔の
埋め込みに用いられるものである。
造を有してなる半導体装置の製造方法に関するもので、
特に配線の相互を接続するスルーホールなどの接続孔の
埋め込みに用いられるものである。
【０００２】
【従来の技術】従来、多層配線構造を有してなる半導体
装置を製造する場合において、たとえば下層側の導電層
と上層側の導電層との間を接続する接続孔内への導電性
物質の埋め込みは、選択的ＣＶＤ（Chemical Vapor Dep
osition ）法により行われている。
装置を製造する場合において、たとえば下層側の導電層
と上層側の導電層との間を接続する接続孔内への導電性
物質の埋め込みは、選択的ＣＶＤ（Chemical Vapor Dep
osition ）法により行われている。
【０００３】さて、接続孔内への導電性物質の埋め込み
を上記選択的ＣＶＤ法によって行う場合、接続孔の底部
に露出する、下層側の導電層の表面に発生する自然酸化
膜をあらかじめプラズマエッチングにより除去する必要
がある。これは、下層側の導電層上での導電性物質の形
成性などを良好に保つためである。
を上記選択的ＣＶＤ法によって行う場合、接続孔の底部
に露出する、下層側の導電層の表面に発生する自然酸化
膜をあらかじめプラズマエッチングにより除去する必要
がある。これは、下層側の導電層上での導電性物質の形
成性などを良好に保つためである。
【０００４】しかしながら、下層側の導電層、特に半導
体基板上に形成される第１層目の導電層としては、拡散
層の場合と下層配線の場合とがある。拡散層の場合と下
層配線の場合とでは、用いられる材料の違いにより、当
然、自然酸化膜を除去するためのエッチング処理の条件
が異なる。このため、自然酸化膜を十分に除去するに
は、それぞれに適した条件のもとでエッチング処理を行
わなければならない。
体基板上に形成される第１層目の導電層としては、拡散
層の場合と下層配線の場合とがある。拡散層の場合と下
層配線の場合とでは、用いられる材料の違いにより、当
然、自然酸化膜を除去するためのエッチング処理の条件
が異なる。このため、自然酸化膜を十分に除去するに
は、それぞれに適した条件のもとでエッチング処理を行
わなければならない。
【０００５】したがって、たとえば半導体基板上に二種
類の導電層が混在しているような場合には、拡散層と下
層配線とにそれぞれ適した条件でのエッチング処理が個
々に必要となり、各接続孔内への導電性物質の埋め込み
を同時に行うことができないという問題があった。
類の導電層が混在しているような場合には、拡散層と下
層配線とにそれぞれ適した条件でのエッチング処理が個
々に必要となり、各接続孔内への導電性物質の埋め込み
を同時に行うことができないという問題があった。
【０００６】図３は、半導体基板上に二種類の導電層が
混在している場合を例に、接続孔内への導電性物質の埋
め込み方法を示すものである。たとえば、半導体基板１
０１の表面領域に拡散層１０２およびＴｉＳｉ2 からな
るバリアメタル１０３が、また、半導体基板１０１上に
絶縁膜１０４を介してＷＳｉ2 からなる下層配線１０５
が、それぞれ設けられているとする（同図（ａ））。
混在している場合を例に、接続孔内への導電性物質の埋
め込み方法を示すものである。たとえば、半導体基板１
０１の表面領域に拡散層１０２およびＴｉＳｉ2 からな
るバリアメタル１０３が、また、半導体基板１０１上に
絶縁膜１０４を介してＷＳｉ2 からなる下層配線１０５
が、それぞれ設けられているとする（同図（ａ））。
【０００７】この場合、たとえば、Ｃｌを含むガスを用
いてプラズマエッチングにより自然酸化膜１０６，１０
７の除去を行うと、バリアメタル（ＴｉＳｉ2 ）１０３
上にはＴｉＣｌｘとＳｉＣｌｘとが生成される。これら
ＴｉＣｌｘおよびＳｉＣｌｘは蒸気圧が高いため、２５
０℃程度のアニール処理により容易に除去することがで
きる（同図（ｂ））。したがって、アルミニウムなどか
らなる上層側の導電層（図示していない）との接続のた
めの、接続孔１０８内へのＷなどの導電性物質１０９の
埋め込みは、何ら支障なく、選択的ＣＶＤにより安定し
て行える（同図（ｃ））。
いてプラズマエッチングにより自然酸化膜１０６，１０
７の除去を行うと、バリアメタル（ＴｉＳｉ2 ）１０３
上にはＴｉＣｌｘとＳｉＣｌｘとが生成される。これら
ＴｉＣｌｘおよびＳｉＣｌｘは蒸気圧が高いため、２５
０℃程度のアニール処理により容易に除去することがで
きる（同図（ｂ））。したがって、アルミニウムなどか
らなる上層側の導電層（図示していない）との接続のた
めの、接続孔１０８内へのＷなどの導電性物質１０９の
埋め込みは、何ら支障なく、選択的ＣＶＤにより安定し
て行える（同図（ｃ））。
【０００８】しかし、上記Ｃｌを含むガスによるエッチ
ング処理によって、上記下層配線（ＷＳｉ2 ）１０５上
には、自然酸化膜１０７とは別にＷＣｌｘやＳｉＣｌｘ
などのエッチング生成物１１０が生成される（同図
（ｂ））。このＷＣｌｘは蒸気圧が低いため、アニール
処理を行ってもほとんど除去することができない。した
がって、接続孔１１１内へは、上記導電性物質１０９が
うまく埋め込めない。
ング処理によって、上記下層配線（ＷＳｉ2 ）１０５上
には、自然酸化膜１０７とは別にＷＣｌｘやＳｉＣｌｘ
などのエッチング生成物１１０が生成される（同図
（ｂ））。このＷＣｌｘは蒸気圧が低いため、アニール
処理を行ってもほとんど除去することができない。した
がって、接続孔１１１内へは、上記導電性物質１０９が
うまく埋め込めない。
【０００９】一方、たとえば、Ｆを含むガスを用いてプ
ラズマエッチングにより自然酸化膜１０６，１０７の除
去を行うと、上記下層配線１０５上にはＷＦｘやＳｉＦ
ｘが生成される。これらＷＦｘおよびＳｉＦｘは蒸気圧
が高いため、簡単に除去することができる。したがっ
て、接続孔１１１内への上記導電性物質１０９の埋め込
みは、何ら支障なく、安定して行える。
ラズマエッチングにより自然酸化膜１０６，１０７の除
去を行うと、上記下層配線１０５上にはＷＦｘやＳｉＦ
ｘが生成される。これらＷＦｘおよびＳｉＦｘは蒸気圧
が高いため、簡単に除去することができる。したがっ
て、接続孔１１１内への上記導電性物質１０９の埋め込
みは、何ら支障なく、安定して行える。
【００１０】しかし、上記Ｆを含むガスによるエッチン
グ処理によって、上記バリアメタル１０３上には、自然
酸化膜１０６とは別にＴｉＦｘとＳｉＦｘとが生成され
る。このＴｉＦｘは蒸気圧が低いため、ほとんど除去す
ることができない。したがって、接続孔１０８内へは、
導電性物質１０９がうまく埋め込めない。また、ＴｉＦ
ｘによって、上記バリアメタル１０３との間のコンタク
ト抵抗が著しく増大する。
グ処理によって、上記バリアメタル１０３上には、自然
酸化膜１０６とは別にＴｉＦｘとＳｉＦｘとが生成され
る。このＴｉＦｘは蒸気圧が低いため、ほとんど除去す
ることができない。したがって、接続孔１０８内へは、
導電性物質１０９がうまく埋め込めない。また、ＴｉＦ
ｘによって、上記バリアメタル１０３との間のコンタク
ト抵抗が著しく増大する。
【００１１】そこで、良好な選択性を保ちつつ、コンタ
クト抵抗の増大を抑えるためには、上述の如く、接続孔
１０８内への導電性物質１０９の埋め込みを行った後
（同図（ｃ））、Ｆを含むガスを用いてプラズマエッチ
ングにより自然酸化膜１０７および上記エッチング生成
物１１０の除去を行う（同図（ｄ））。そして、再度の
選択ＣＶＤによって、上記接続孔１１１内への上記導電
性物質１０９の埋め込みを行う（同図（ｅ））。
クト抵抗の増大を抑えるためには、上述の如く、接続孔
１０８内への導電性物質１０９の埋め込みを行った後
（同図（ｃ））、Ｆを含むガスを用いてプラズマエッチ
ングにより自然酸化膜１０７および上記エッチング生成
物１１０の除去を行う（同図（ｄ））。そして、再度の
選択ＣＶＤによって、上記接続孔１１１内への上記導電
性物質１０９の埋め込みを行う（同図（ｅ））。
【００１２】このように、従来は、拡散層１０２上のバ
リアメタル１０３につながる接続孔１０８内への導電性
物質１０９の埋め込みと、下層配線１０５につながる接
続孔１１１内への導電性物質１０９の埋め込みとを同時
に行うことができず、面倒なものとなっていた。
リアメタル１０３につながる接続孔１０８内への導電性
物質１０９の埋め込みと、下層配線１０５につながる接
続孔１１１内への導電性物質１０９の埋め込みとを同時
に行うことができず、面倒なものとなっていた。
【００１３】
【発明が解決しようとする課題】上記したように、従来
においては、半導体基板上に二種類以上の導電層が混在
する場合、各接続孔内への導電性物質の埋め込みを選択
的ＣＶＤによって同時に行おうとしても、自然酸化膜を
除去する際の最適なエッチング条件が異なるために、両
接続孔内をうまく埋め込むことができないという問題が
あった。
においては、半導体基板上に二種類以上の導電層が混在
する場合、各接続孔内への導電性物質の埋め込みを選択
的ＣＶＤによって同時に行おうとしても、自然酸化膜を
除去する際の最適なエッチング条件が異なるために、両
接続孔内をうまく埋め込むことができないという問題が
あった。
【００１４】そこで、この発明は、エッチング条件の異
なる二種類以上の下地層が混在する場合にも、接続孔内
への導電性物質の埋め込みを同時に行うことができ、埋
め込みにかかる時間を半減することが可能な半導体装置
の製造方法を提供することを目的としている。
なる二種類以上の下地層が混在する場合にも、接続孔内
への導電性物質の埋め込みを同時に行うことができ、埋
め込みにかかる時間を半減することが可能な半導体装置
の製造方法を提供することを目的としている。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置の製造方法にあっては、半
導体基板上にエッチング条件の異なる少なくとも二種類
の下地層を形成する第１の工程と、前記半導体基板上に
形成された各下地層と上層の導電層との間を絶縁する絶
縁膜に接続孔を形成する第２の工程と、前記絶縁膜に形
成された接続孔の底部にそれぞれ露出する前記下地層の
表面に存在する自然酸化膜を、一方の下地層に適したエ
ッチング条件で除去する第３の工程と、前記自然酸化膜
の除去された一方の下地層の表面を、他方の下地層とエ
ッチング条件が同様なプラグ材料により被覆する第４の
工程と、他方の下地層の表面に残る酸化膜を、その下地
層に適したエッチング条件で除去する第５の工程と、前
記接続孔内をそれぞれ導電性物質によって埋め込む第６
の工程と、前記絶縁膜上に、前記接続孔内に埋め込まれ
た前記導電性物質を介してそれぞれの下地層につながる
上層の導電層を形成する第７の工程とからなっている。
めに、この発明の半導体装置の製造方法にあっては、半
導体基板上にエッチング条件の異なる少なくとも二種類
の下地層を形成する第１の工程と、前記半導体基板上に
形成された各下地層と上層の導電層との間を絶縁する絶
縁膜に接続孔を形成する第２の工程と、前記絶縁膜に形
成された接続孔の底部にそれぞれ露出する前記下地層の
表面に存在する自然酸化膜を、一方の下地層に適したエ
ッチング条件で除去する第３の工程と、前記自然酸化膜
の除去された一方の下地層の表面を、他方の下地層とエ
ッチング条件が同様なプラグ材料により被覆する第４の
工程と、他方の下地層の表面に残る酸化膜を、その下地
層に適したエッチング条件で除去する第５の工程と、前
記接続孔内をそれぞれ導電性物質によって埋め込む第６
の工程と、前記絶縁膜上に、前記接続孔内に埋め込まれ
た前記導電性物質を介してそれぞれの下地層につながる
上層の導電層を形成する第７の工程とからなっている。
【００１６】
【作用】この発明は、上記した手段により、エッチング
生成物の蒸気圧を合わせ込むことができるようになるた
め、各下地層に対するエッチング処理の条件をいずれか
の最適なエッチング条件にそろえることが可能となるも
のである。
生成物の蒸気圧を合わせ込むことができるようになるた
め、各下地層に対するエッチング処理の条件をいずれか
の最適なエッチング条件にそろえることが可能となるも
のである。
【００１７】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、本発明にかかる多層配線構造
を有する半導体装置の製造プロセスの概略を示すもので
ある。
照して説明する。図１は、本発明にかかる多層配線構造
を有する半導体装置の製造プロセスの概略を示すもので
ある。
【００１８】すなわち、半導体基板１１の表面領域に
は、第１層目の導電層としての一方の下地層である拡散
層１２およびバリアメタル（たとえば、ＴｉＳｉ2 ）１
３が形成されている。また、半導体基板１１上には、絶
縁膜１４を介して、第１層目の導電層としての他方の下
地層である下層配線（たとえば、ＷＳｉ2 ）１５が設け
られている。
は、第１層目の導電層としての一方の下地層である拡散
層１２およびバリアメタル（たとえば、ＴｉＳｉ2 ）１
３が形成されている。また、半導体基板１１上には、絶
縁膜１４を介して、第１層目の導電層としての他方の下
地層である下層配線（たとえば、ＷＳｉ2 ）１５が設け
られている。
【００１９】そして、上記絶縁膜１４は、上記バリアメ
タル１３および上記下層配線１５上にまで設けられて、
接続孔１６，１７がそれぞれ形成されている。上記接続
孔１６の底部に露出する上記バリアメタル１３の表面は
自然酸化膜１８によって、また、上記接続孔１７の底部
に露出する上記下層配線１５の表面は自然酸化膜１９に
よって、それぞれ覆われている。
タル１３および上記下層配線１５上にまで設けられて、
接続孔１６，１７がそれぞれ形成されている。上記接続
孔１６の底部に露出する上記バリアメタル１３の表面は
自然酸化膜１８によって、また、上記接続孔１７の底部
に露出する上記下層配線１５の表面は自然酸化膜１９に
よって、それぞれ覆われている。
【００２０】さて、上層側の導電層との接続のための導
電性物質を埋め込む場合、まず、上記絶縁膜１４に上記
接続孔１６，１７を形成した状態において（同図
（ａ））、たとえば上記バリアメタル１３のエッチング
条件に適したガス、ここではＣｌを含むＢＣｌ3 ガスを
用いてのプラズマエッチングが行われる。
電性物質を埋め込む場合、まず、上記絶縁膜１４に上記
接続孔１６，１７を形成した状態において（同図
（ａ））、たとえば上記バリアメタル１３のエッチング
条件に適したガス、ここではＣｌを含むＢＣｌ3 ガスを
用いてのプラズマエッチングが行われる。
【００２１】すると、上記バリアメタル１３上の自然酸
化膜１８が除去される。また、このとき、上記下層配線
１５上の自然酸化膜１９の表面の一部に、塩化物ないし
フッ化物であるエッチング生成物（ＷＣｌｘ）２０が生
成される（同図（ｂ））。
化膜１８が除去される。また、このとき、上記下層配線
１５上の自然酸化膜１９の表面の一部に、塩化物ないし
フッ化物であるエッチング生成物（ＷＣｌｘ）２０が生
成される（同図（ｂ））。
【００２２】この場合、上記プラズマエッチングは、上
記半導体基板１１の温度を、たとえば室温もしくは上記
バリアメタル１３上の自然酸化膜１８より生成されるエ
ッチング生成物、つまり蒸気圧の高いＴｉＣｌｘを簡単
に除去できる温度で行われる。なお、室温でのエッチン
グ処理の場合には、その処理の後に、上記エッチング生
成物を除去できる温度でアニール処理を行う必要があ
る。
記半導体基板１１の温度を、たとえば室温もしくは上記
バリアメタル１３上の自然酸化膜１８より生成されるエ
ッチング生成物、つまり蒸気圧の高いＴｉＣｌｘを簡単
に除去できる温度で行われる。なお、室温でのエッチン
グ処理の場合には、その処理の後に、上記エッチング生
成物を除去できる温度でアニール処理を行う必要があ
る。
【００２３】上記バリアメタル１３上の自然酸化膜１８
の除去が終了すると、選択的ＣＶＤによって、上記接続
孔１６内の上記バリアメタル１３の表面にプラグ材料２
１の成膜（キャップ）が行われる（同図（ｃ））。
の除去が終了すると、選択的ＣＶＤによって、上記接続
孔１６内の上記バリアメタル１３の表面にプラグ材料２
１の成膜（キャップ）が行われる（同図（ｃ））。
【００２４】上記プラグ材料２１としては、上記下層配
線１５と同様なエッチング条件をもつ導電性物質、たと
えば、上記バリアメタル１３および上記下層配線１５に
それぞれつながるアルミニウムなどからなる上層側の導
電層（図示していない）との接続のために、上記接続孔
１６，１７内への埋め込みに使用されるＷが用いられ
る。
線１５と同様なエッチング条件をもつ導電性物質、たと
えば、上記バリアメタル１３および上記下層配線１５に
それぞれつながるアルミニウムなどからなる上層側の導
電層（図示していない）との接続のために、上記接続孔
１６，１７内への埋め込みに使用されるＷが用いられ
る。
【００２５】また、上記プラグ材料２１は、たとえば上
記下層配線１５上の上記自然酸化膜１９と上記エッチン
グ生成物２０との厚さよりも少しだけ厚く形成される。
続いて、上記下層配線１５のエッチング条件に適したガ
ス、たとえばＦを含むＳＦ6 を用いてのプラズマエッチ
ングが行われる。すると、上記プラグ材料２１の表面が
エッチングされるとともに、上記下層配線１５上の自然
酸化膜１９および上記エッチング生成物２０が除去され
る（同図（ｄ））。
記下層配線１５上の上記自然酸化膜１９と上記エッチン
グ生成物２０との厚さよりも少しだけ厚く形成される。
続いて、上記下層配線１５のエッチング条件に適したガ
ス、たとえばＦを含むＳＦ6 を用いてのプラズマエッチ
ングが行われる。すると、上記プラグ材料２１の表面が
エッチングされるとともに、上記下層配線１５上の自然
酸化膜１９および上記エッチング生成物２０が除去され
る（同図（ｄ））。
【００２６】この場合のエッチング処理も、上述したＢ
Ｃｌ3 ガスを用いたプラズマエッチングと同様に、上記
半導体基板１１の温度を、たとえば室温もしくは上記下
層配線１５上の自然酸化膜１９より生成されるエッチン
グ生成物、つまり蒸気圧の高いＷＦｘを簡単に除去でき
る温度で行われ、室温でのエッチング処理の後には、上
記エッチング生成物を除去できる温度でのアニール処理
が必要となる。
Ｃｌ3 ガスを用いたプラズマエッチングと同様に、上記
半導体基板１１の温度を、たとえば室温もしくは上記下
層配線１５上の自然酸化膜１９より生成されるエッチン
グ生成物、つまり蒸気圧の高いＷＦｘを簡単に除去でき
る温度で行われ、室温でのエッチング処理の後には、上
記エッチング生成物を除去できる温度でのアニール処理
が必要となる。
【００２７】このように、自然酸化膜１８の除去された
バリアメタル１３の表面をプラグ材料２１で被覆する、
つまり下層配線１５と同様なエッチング条件をもつ導電
性物質であるＷを用いてキャップすることで、エッチン
グ処理の条件をそろえる（エッチング生成物の蒸気圧を
高い方に合わせ込む）ことが可能となる。
バリアメタル１３の表面をプラグ材料２１で被覆する、
つまり下層配線１５と同様なエッチング条件をもつ導電
性物質であるＷを用いてキャップすることで、エッチン
グ処理の条件をそろえる（エッチング生成物の蒸気圧を
高い方に合わせ込む）ことが可能となる。
【００２８】こうして、上記下層配線１５上の自然酸化
膜１９およびエッチング生成物２０を除去した後におい
て、選択的ＣＶＤにより、各接続孔１６，１７内への導
電性物質（プラグ材料）２２の埋め込みが同時に行われ
る（同図（ｅ））。
膜１９およびエッチング生成物２０を除去した後におい
て、選択的ＣＶＤにより、各接続孔１６，１７内への導
電性物質（プラグ材料）２２の埋め込みが同時に行われ
る（同図（ｅ））。
【００２９】しかる後、上記絶縁膜１４上にアルミニウ
ムなどの配線材料がパターニングされて、上記バリアメ
タル１３および上記下層配線１５にそれぞれつながる上
層側の導電層（図示していない）が形成されることによ
り、多層配線構造が実現される。
ムなどの配線材料がパターニングされて、上記バリアメ
タル１３および上記下層配線１５にそれぞれつながる上
層側の導電層（図示していない）が形成されることによ
り、多層配線構造が実現される。
【００３０】図２は、ＴｉＳｉ2 （ｎ+ またはｐ+ ）お
よびＷＳｉ2 のそれぞれについて、コンタクト抵抗値を
四端子法により測定した際の結果を示すものである。な
お、図中の黒丸は上記プロセスにより製造した場合の値
であり、同白丸はＴｉＳｉ2に適した条件でのみエッチ
ング処理を行って製造した場合の値であり、同白三角は
ＷＳｉ2 に適した条件でのみエッチング処理を行って製
造した場合の値である。
よびＷＳｉ2 のそれぞれについて、コンタクト抵抗値を
四端子法により測定した際の結果を示すものである。な
お、図中の黒丸は上記プロセスにより製造した場合の値
であり、同白丸はＴｉＳｉ2に適した条件でのみエッチ
ング処理を行って製造した場合の値であり、同白三角は
ＷＳｉ2 に適した条件でのみエッチング処理を行って製
造した場合の値である。
【００３１】この図からも明らかなように、本実施例プ
ロセスによって製造した場合、いずれの下地層（ＴｉＳ
ｉ2 （ｎ+ またはｐ+ ），ＷＳｉ2 ）に対しても、下地
層本来のコンタクト抵抗値に近い測定結果を示し、接続
孔１６，１７内への導電性物質２２の埋め込みが良好に
行えたことが分かる。
ロセスによって製造した場合、いずれの下地層（ＴｉＳ
ｉ2 （ｎ+ またはｐ+ ），ＷＳｉ2 ）に対しても、下地
層本来のコンタクト抵抗値に近い測定結果を示し、接続
孔１６，１７内への導電性物質２２の埋め込みが良好に
行えたことが分かる。
【００３２】上記したように、エッチング生成物の蒸気
圧を合わせ込むことができるようにしている。すなわ
ち、バリアメタルに適したエッチング条件で自然酸化膜
の除去を行って、その表面を下層配線とエッチング条件
が同様なプラグ材料で被覆した後、下層配線（およびプ
ラグ材料）に適した条件でエッチング処理を行うように
している。これにより、それぞれの接続孔の底部に露出
する、各下地層に対するエッチング処理の条件をいずれ
かの最適なエッチング条件にそろえることが可能とな
る。したがって、エッチング条件の異なる二種類以上の
下地層が混在する場合にも、選択的ＣＶＤによる各接続
孔内への導電性物質の埋め込みを同時に行うことができ
るようになり、埋め込みにかかる時間を半分に減らすこ
とが可能となるものである。
圧を合わせ込むことができるようにしている。すなわ
ち、バリアメタルに適したエッチング条件で自然酸化膜
の除去を行って、その表面を下層配線とエッチング条件
が同様なプラグ材料で被覆した後、下層配線（およびプ
ラグ材料）に適した条件でエッチング処理を行うように
している。これにより、それぞれの接続孔の底部に露出
する、各下地層に対するエッチング処理の条件をいずれ
かの最適なエッチング条件にそろえることが可能とな
る。したがって、エッチング条件の異なる二種類以上の
下地層が混在する場合にも、選択的ＣＶＤによる各接続
孔内への導電性物質の埋め込みを同時に行うことができ
るようになり、埋め込みにかかる時間を半分に減らすこ
とが可能となるものである。
【００３３】しかも、良好な選択性を保ちつつ、各接続
孔内へ導電性物質をうまく埋め込むことができ、コンタ
クト抵抗が著しく増大することもない。なお、上記実施
例においては、バリアメタル上をキャップするようにし
た場合について説明したが、これに限らず、たとえば下
層配線上をキャップした後にバリアメタルに適した条件
でエッチング処理を行うようにしても良い。
孔内へ導電性物質をうまく埋め込むことができ、コンタ
クト抵抗が著しく増大することもない。なお、上記実施
例においては、バリアメタル上をキャップするようにし
た場合について説明したが、これに限らず、たとえば下
層配線上をキャップした後にバリアメタルに適した条件
でエッチング処理を行うようにしても良い。
【００３４】また、バリアメタル（ＴｉＳｉ2 ）および
下層配線（ＷＳｉ2 ）の組み合わせに限らず、たとえば
ＡｌＳｉｘとＷＳｉｘとの組み合わせなど、エッチング
条件の異なる多種類の導電層の各種の組み合わせに適用
できる。その他、この発明の要旨を変えない範囲におい
て、種々変形実施可能なことは勿論である。
下層配線（ＷＳｉ2 ）の組み合わせに限らず、たとえば
ＡｌＳｉｘとＷＳｉｘとの組み合わせなど、エッチング
条件の異なる多種類の導電層の各種の組み合わせに適用
できる。その他、この発明の要旨を変えない範囲におい
て、種々変形実施可能なことは勿論である。
【００３５】
【発明の効果】以上、詳述したようにこの発明によれ
ば、エッチング条件の異なる二種類以上の下地層が混在
する場合にも、接続孔内への導電性物質の埋め込みを同
時に行うことができ、埋め込みにかかる時間を半減する
ことが可能な半導体装置の製造方法を提供できる。
ば、エッチング条件の異なる二種類以上の下地層が混在
する場合にも、接続孔内への導電性物質の埋め込みを同
時に行うことができ、埋め込みにかかる時間を半減する
ことが可能な半導体装置の製造方法を提供できる。
【図１】この発明の一実施例にかかる半導体装置の製造
プロセスの要部を示す概略図。
プロセスの要部を示す概略図。
【図２】同じく、各種プロセスによる下地層とコンタク
ト抵抗との関係を比較して示す図。
ト抵抗との関係を比較して示す図。
【図３】従来技術とその問題点を説明するために示す半
導体装置の製造プロセスの要部の概略図。
導体装置の製造プロセスの要部の概略図。
１１…半導体基板、１２…拡散層、１３…バリアメタ
ル、１４…絶縁膜、１５…下層配線、１６，１７…接続
孔、１８，１９…自然酸化膜、２０…エッチング生成
物、２１…プラグ材料、２２…導電性物質。
ル、１４…絶縁膜、１５…下層配線、１６，１７…接続
孔、１８，１９…自然酸化膜、２０…エッチング生成
物、２１…プラグ材料、２２…導電性物質。
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/768
H01L 21/285
H01L 21/3065
Claims (6)
- 【請求項１】 半導体基板上にエッチング条件の異なる
少なくとも二種類の下地層を形成する第１の工程と、 前記半導体基板上に形成された各下地層と上層の導電層
との間を絶縁する絶縁膜に接続孔を形成する第２の工程
と、 前記絶縁膜に形成された接続孔の底部にそれぞれ露出す
る前記下地層の表面に存在する自然酸化膜を、一方の下
地層に適したエッチング条件で除去する第３の工程と、 前記自然酸化膜の除去された一方の下地層の表面を、他
方の下地層とエッチング条件が同様なプラグ材料により
被覆する第４の工程と、 他方の下地層の表面に残る酸化膜を、その下地層に適し
たエッチング条件で除去する第５の工程と、 前記接続孔内をそれぞれ導電性物質によって埋め込む第
６の工程と、 前記絶縁膜上に、前記接続孔内に埋め込まれた前記導電
性物質を介してそれぞれの下地層につながる上層の導電
層を形成する第７の工程とからなることを特徴とする半
導体装置の製造方法。 - 【請求項２】 前記第１の工程は、前記半導体基板の表
面領域に拡散層およびバリアメタルとしてのＴｉＳｉ2
からなる第１層目の導電層を、また、前記半導体基板上
にＷＳｉ2 からなる第１層目の導電層を、それぞれ形成
するものであることを特徴とする請求項１に記載の半導
体装置の製造方法。 - 【請求項３】 前記第３の工程は、前記ＴｉＳｉ2 の表
面をＣｌまたはＣｌを含むガスを用いてプラズマエッチ
ングするものであることを特徴とする請求項１に記載の
半導体装置の製造方法。 - 【請求項４】 前記第４の工程は、前記ＴｉＳｉ2 の表
面に、前記ＷＳｉ2の表面に存在する自然酸化膜および
前記第３の工程により生成されるエッチング生成物より
も厚い、Ｗからなるキャップ層を形成するものであるこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項５】 前記第５の工程は、前記ＷＳｉ2 の表面
をＦまたはＦを含むガスを用いてプラズマエッチングす
るものであることを特徴とする請求項１に記載の半導体
装置の製造方法。 - 【請求項６】 前記第６の工程は、選択的ＣＶＤ法によ
りＷを埋め込むものであることを特徴とする請求項１に
記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09354995A JP3397505B2 (ja) | 1995-04-19 | 1995-04-19 | 半導体装置の製造方法 |
| US08/629,944 US5834367A (en) | 1995-04-19 | 1996-04-12 | Method of manufacturing semiconductor device having a multilayer wiring |
| KR1019960011558A KR100201720B1 (ko) | 1995-04-19 | 1996-04-17 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09354995A JP3397505B2 (ja) | 1995-04-19 | 1995-04-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288387A JPH08288387A (ja) | 1996-11-01 |
| JP3397505B2 true JP3397505B2 (ja) | 2003-04-14 |
Family
ID=14085348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09354995A Expired - Fee Related JP3397505B2 (ja) | 1995-04-19 | 1995-04-19 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5834367A (ja) |
| JP (1) | JP3397505B2 (ja) |
| KR (1) | KR100201720B1 (ja) |
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| JP2002261161A (ja) * | 2001-03-05 | 2002-09-13 | Hitachi Ltd | 半導体装置の製造方法 |
| JP3819381B2 (ja) * | 2003-07-07 | 2006-09-06 | 株式会社半導体理工学研究センター | 多層配線構造の製造方法 |
| KR100555505B1 (ko) * | 2003-07-09 | 2006-03-03 | 삼성전자주식회사 | 실리사이드층의 증착 및 제거에 의해서 콘택홀 바닥에서확장된 오픈 선폭을 구현하는 연결 콘택 형성 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2892421B2 (ja) * | 1990-02-27 | 1999-05-17 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| JPH0590207A (ja) * | 1991-09-30 | 1993-04-09 | Toshiba Corp | 半導体装置の製造方法 |
| JPH05234940A (ja) * | 1992-02-24 | 1993-09-10 | Nec Corp | 選択埋め込み成長方法 |
| JP3219909B2 (ja) * | 1993-07-09 | 2001-10-15 | 株式会社東芝 | 半導体装置の製造方法 |
| US5563097A (en) * | 1995-04-17 | 1996-10-08 | Lee; Young J. | Method for fabricating semiconductor device |
-
1995
- 1995-04-19 JP JP09354995A patent/JP3397505B2/ja not_active Expired - Fee Related
-
1996
- 1996-04-12 US US08/629,944 patent/US5834367A/en not_active Expired - Fee Related
- 1996-04-17 KR KR1019960011558A patent/KR100201720B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08288387A (ja) | 1996-11-01 |
| KR100201720B1 (ko) | 1999-06-15 |
| US5834367A (en) | 1998-11-10 |
| KR960039154A (ko) | 1996-11-21 |
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