JPH10335450A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH10335450A JPH10335450A JP9142110A JP14211097A JPH10335450A JP H10335450 A JPH10335450 A JP H10335450A JP 9142110 A JP9142110 A JP 9142110A JP 14211097 A JP14211097 A JP 14211097A JP H10335450 A JPH10335450 A JP H10335450A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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Abstract
(57)【要約】
【課題】 コンタクト抵抗のばらつきが小さく、製造工
程数をほとんど増加させることなく、寄生容量の小さい
抵抗素子を有する半導体装置およびその製造方法を提供
する。 【解決手段】 本発明の半導体装置は、絶縁膜上に形成
された第１の導体層底面まで層間膜上から貫通するコン
タクト穴と、コンタクト穴を埋めかつ上層配線層に接続
した導電膜またはコンタクト穴を埋めかつ上層配線層と
なる金属層を有する。なお、これら第１の導電体層がポ
リシリコン抵抗体であることが望ましい。そして本発明
の製造方法は、第１の導電層の一部を選択的に除去し、
第１の導電層上に第２の絶縁膜あるいはさらに第３の絶
縁膜を設け、これらの絶縁膜に第１の導電膜を貫通する
コンタクト穴を設け、コンタクト穴を導電膜または配線
金属で埋設し、素子相互接続用配線層を所定の形状に形
成する工程を含む。
程数をほとんど増加させることなく、寄生容量の小さい
抵抗素子を有する半導体装置およびその製造方法を提供
する。 【解決手段】 本発明の半導体装置は、絶縁膜上に形成
された第１の導体層底面まで層間膜上から貫通するコン
タクト穴と、コンタクト穴を埋めかつ上層配線層に接続
した導電膜またはコンタクト穴を埋めかつ上層配線層と
なる金属層を有する。なお、これら第１の導電体層がポ
リシリコン抵抗体であることが望ましい。そして本発明
の製造方法は、第１の導電層の一部を選択的に除去し、
第１の導電層上に第２の絶縁膜あるいはさらに第３の絶
縁膜を設け、これらの絶縁膜に第１の導電膜を貫通する
コンタクト穴を設け、コンタクト穴を導電膜または配線
金属で埋設し、素子相互接続用配線層を所定の形状に形
成する工程を含む。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関する。より詳しく云えば、コンタクト
穴の改善された構造を有する半導体装置およびその製造
方法に関する。
その製造方法に関する。より詳しく云えば、コンタクト
穴の改善された構造を有する半導体装置およびその製造
方法に関する。
【０００２】
【従来の技術】図９は、従来の第１の例の断面図、図１
０は、従来の第２の例の平面図、図１１は、図１０の線
Ｄ−Ｄ’断面図、図１２は、従来の第３の例の断面図で
ある。
０は、従来の第２の例の平面図、図１１は、図１０の線
Ｄ−Ｄ’断面図、図１２は、従来の第３の例の断面図で
ある。
【０００３】半導体装置における抵抗素子は、大きく分
類すると半導体基板中の拡散層で形成された拡散層抵抗
素子と、不純物がドープされたポリシリコンが所定の形
状に加工されたポリシリコン抵抗素子とがある。
類すると半導体基板中の拡散層で形成された拡散層抵抗
素子と、不純物がドープされたポリシリコンが所定の形
状に加工されたポリシリコン抵抗素子とがある。
【０００４】図９は、従来、広く使用されているポリシ
リコン抵抗素子を示すが、このポリシリコン抵抗素子
は、寄生容量が小さく、高抵抗が小面積で形成できる。
図９において、拡散層６０とフィールドシリコン酸化膜
５２（膜厚５００ｎｍ）の絶縁層とが形成されたシリコ
ン基板５１上に、第１のＣＶＤシリコン酸化膜５３（膜
厚１００ｎｍ）が形成されており、この第１のＣＶＤシ
リコン酸化膜５３上に所定の形状に加工されたポリシリ
コン膜５４が形成されている。このポリシリコン膜５４
上には第２のＣＶＤシリコン酸化膜５５およびＢＰＳＧ
膜５６が形成されており、このＢＰＳＧ膜５６は、表面
が平坦化されている。ポリシリコン膜５４および拡散層
６０に達するコンタクト穴６１が形成されており、この
コンタクト穴６１にはバリアメタルとして、ＴｉＮ膜５
７が形成されており、さらにＣＶＤＷ膜５９が埋設され
ている。電極は配線金属であるＡｌＳｉＣｕ膜５８で形
成されているという構造を有している。
リコン抵抗素子を示すが、このポリシリコン抵抗素子
は、寄生容量が小さく、高抵抗が小面積で形成できる。
図９において、拡散層６０とフィールドシリコン酸化膜
５２（膜厚５００ｎｍ）の絶縁層とが形成されたシリコ
ン基板５１上に、第１のＣＶＤシリコン酸化膜５３（膜
厚１００ｎｍ）が形成されており、この第１のＣＶＤシ
リコン酸化膜５３上に所定の形状に加工されたポリシリ
コン膜５４が形成されている。このポリシリコン膜５４
上には第２のＣＶＤシリコン酸化膜５５およびＢＰＳＧ
膜５６が形成されており、このＢＰＳＧ膜５６は、表面
が平坦化されている。ポリシリコン膜５４および拡散層
６０に達するコンタクト穴６１が形成されており、この
コンタクト穴６１にはバリアメタルとして、ＴｉＮ膜５
７が形成されており、さらにＣＶＤＷ膜５９が埋設され
ている。電極は配線金属であるＡｌＳｉＣｕ膜５８で形
成されているという構造を有している。
【０００５】図１０の平面図と図１１の断面図で示す第
２の例は、特開昭６１−２２２２３７の発明に基づくも
のである。構造は第１の例とほとんど同じなので各部の
名称の説明は省略する。特徴は、コンタクト穴６１をポ
リシリコン抵抗素子の幅よりも大きくして、ポリシリコ
ン抵抗素子の上面のみでなく側面でも接触部を有してい
る点である。
２の例は、特開昭６１−２２２２３７の発明に基づくも
のである。構造は第１の例とほとんど同じなので各部の
名称の説明は省略する。特徴は、コンタクト穴６１をポ
リシリコン抵抗素子の幅よりも大きくして、ポリシリコ
ン抵抗素子の上面のみでなく側面でも接触部を有してい
る点である。
【０００６】図１２の断面図に示す第３の例は、特開平
３−１０８７５５に記載されている発明をポリシリコン
抵抗素子に適用した場合である。構造は第１の例とほと
んど同じなので各部の名称の説明は省略する。異なる点
は図１２に示すように、コンタクト穴６１開口後、ポリ
シリコン抵抗素子と同一導電型の高濃度不純物を導入し
た高濃度領域６２が形成されている点にある。
３−１０８７５５に記載されている発明をポリシリコン
抵抗素子に適用した場合である。構造は第１の例とほと
んど同じなので各部の名称の説明は省略する。異なる点
は図１２に示すように、コンタクト穴６１開口後、ポリ
シリコン抵抗素子と同一導電型の高濃度不純物を導入し
た高濃度領域６２が形成されている点にある。
【０００７】
【発明が解決しようとする課題】以上説明した従来技術
の第１の例では、コンタクト抵抗のばらつきが非常に大
きいという問題があった。ポリシリコン抵抗素子のシー
ト抵抗を決定する不純物の導入はイオン注入によって行
われるので、ポリシリコンの膜厚方向で濃度分布が生ず
る。図９で示したように、コンタクト穴開口時は通常、
抵抗部だけでなく、拡散層部も開口する必要がある。そ
のためポリシリコンはコンタクト穴開口時にオーバーエ
ッチに曝され、ポリシリコン膜がエッチングされてしま
う。その結果、コンタクト部のポリシリコン膜厚は非常
にばらつきが大きくなり、したがってバリアメタルと接
触するポリシリコン不純物濃度は大きくばらつくので、
接触抵抗が大きくばらつくのである。
の第１の例では、コンタクト抵抗のばらつきが非常に大
きいという問題があった。ポリシリコン抵抗素子のシー
ト抵抗を決定する不純物の導入はイオン注入によって行
われるので、ポリシリコンの膜厚方向で濃度分布が生ず
る。図９で示したように、コンタクト穴開口時は通常、
抵抗部だけでなく、拡散層部も開口する必要がある。そ
のためポリシリコンはコンタクト穴開口時にオーバーエ
ッチに曝され、ポリシリコン膜がエッチングされてしま
う。その結果、コンタクト部のポリシリコン膜厚は非常
にばらつきが大きくなり、したがってバリアメタルと接
触するポリシリコン不純物濃度は大きくばらつくので、
接触抵抗が大きくばらつくのである。
【０００８】第２の例では、前述の問題点を解決するた
めに、ポリシリコン抵抗素子の側面でも接触するように
考案されたものである。しかしながら、ポリシリコン抵
抗素子のコンタクト穴部のポリシリコン膜厚がばらつく
ことは、第１の例と同じであるので、特にポリシリコン
抵抗素子の幅が大きい場合、その効果が期待できないと
いう欠点を有している。
めに、ポリシリコン抵抗素子の側面でも接触するように
考案されたものである。しかしながら、ポリシリコン抵
抗素子のコンタクト穴部のポリシリコン膜厚がばらつく
ことは、第１の例と同じであるので、特にポリシリコン
抵抗素子の幅が大きい場合、その効果が期待できないと
いう欠点を有している。
【０００９】第３の例では、コンタクト穴開口後、ポリ
シリコン抵抗素子と同一導電型の高濃度不純物を導入し
た層が形成されているので、バリアメタルと接触するポ
リシリコンの不純物濃度は安定するのでばらつきが減少
する。しかしながら、半導体装置では逆導電型の拡散層
および導電層が必ず存在するので、この領域は前述の高
濃度不純物導入時マスクする必要があり、工程数が増大
するという欠点を有している。
シリコン抵抗素子と同一導電型の高濃度不純物を導入し
た層が形成されているので、バリアメタルと接触するポ
リシリコンの不純物濃度は安定するのでばらつきが減少
する。しかしながら、半導体装置では逆導電型の拡散層
および導電層が必ず存在するので、この領域は前述の高
濃度不純物導入時マスクする必要があり、工程数が増大
するという欠点を有している。
【００１０】またこれら３つの例は全て、前述したコン
タクト穴開口時にオーバーエッチに曝され、ポリシリコ
ン膜がエッチングされてしまう影響をできるだけ抑える
ため、前述の第１の絶縁膜の膜厚をできるだけ薄くし、
半導体基板拡散層面と近い位置に、ポリシリコン抵抗素
子を配置しなければならないという、制限が生ずる。そ
の結果、第２の絶縁膜を１００ｎｍより厚くすることは
困難であり、対シリコン基板寄生容量が大きいという欠
点も有している。
タクト穴開口時にオーバーエッチに曝され、ポリシリコ
ン膜がエッチングされてしまう影響をできるだけ抑える
ため、前述の第１の絶縁膜の膜厚をできるだけ薄くし、
半導体基板拡散層面と近い位置に、ポリシリコン抵抗素
子を配置しなければならないという、制限が生ずる。そ
の結果、第２の絶縁膜を１００ｎｍより厚くすることは
困難であり、対シリコン基板寄生容量が大きいという欠
点も有している。
【００１１】そこで本発明の目的は、コンタクト抵抗の
ばらつきが小さく、製造工程数をほとんど増加させるこ
となく、寄生容量の小さい抵抗素子を有する半導体装置
およびその製造方法を提供することである。
ばらつきが小さく、製造工程数をほとんど増加させるこ
となく、寄生容量の小さい抵抗素子を有する半導体装置
およびその製造方法を提供することである。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
第１の絶縁膜上の一部に形成された第１の導電体と、第
１の絶縁膜及び第１の導電体上に形成された第２の絶縁
膜と、この第２の絶縁膜上に形成された第２の導電体と
を有する半導体装置において、コンタクト穴が第２の絶
縁膜に開けられ、第１の導電体の側面がこのコンタクト
穴において第３の導電対に接し、この第３の導電体が第
２の導電体に接続された構造を有することを特徴として
いる。
第１の絶縁膜上の一部に形成された第１の導電体と、第
１の絶縁膜及び第１の導電体上に形成された第２の絶縁
膜と、この第２の絶縁膜上に形成された第２の導電体と
を有する半導体装置において、コンタクト穴が第２の絶
縁膜に開けられ、第１の導電体の側面がこのコンタクト
穴において第３の導電対に接し、この第３の導電体が第
２の導電体に接続された構造を有することを特徴として
いる。
【００１３】なお、コンタクト穴が第１の絶縁膜の一部
にも開けられていることが好ましい。また、請求項３の
半導体装置は、第２の絶縁膜上面から第１の導電体底面
まで、第２の絶縁膜と第１の導電体を貫通するコンタク
ト穴が開けられ、第１の導電体がこのコンタクト穴の側
面において第３の導電体に接し、この第３の導電体が第
２の導電体に接続された構造を有することを特徴として
いる。
にも開けられていることが好ましい。また、請求項３の
半導体装置は、第２の絶縁膜上面から第１の導電体底面
まで、第２の絶縁膜と第１の導電体を貫通するコンタク
ト穴が開けられ、第１の導電体がこのコンタクト穴の側
面において第３の導電体に接し、この第３の導電体が第
２の導電体に接続された構造を有することを特徴として
いる。
【００１４】なお、コンタクト穴を埋める第３の導電体
が前記第２の導電体層と同一導電体で形成されているこ
とが好ましく、さらに、第１の導電体層がポリシリコン
抵抗体であることが一層好ましい。
が前記第２の導電体層と同一導電体で形成されているこ
とが好ましく、さらに、第１の導電体層がポリシリコン
抵抗体であることが一層好ましい。
【００１５】また、本発明の半導体装置の製造方法は、
半導体基板上に第１の絶縁膜を形成する工程と、この第
１の絶縁膜上に第１の導電体層を全面に形成する工程
と、この第１の導電体層の一部を選択的に除去する工程
と、第１の絶縁膜上の一部と該第１の導電体上に第２の
絶縁膜を形成する工程と、第１の導電体の側面に接する
ようにこの第２の絶縁膜にコンタクト穴を形成する工程
と、コンタクト穴及び第２の絶縁膜上に第２の導電体を
形成する工程と、この第２の導電体層の一部を選択的に
除去し、素子相互接続用配線を形成する工程を有するこ
とを特徴としている。
半導体基板上に第１の絶縁膜を形成する工程と、この第
１の絶縁膜上に第１の導電体層を全面に形成する工程
と、この第１の導電体層の一部を選択的に除去する工程
と、第１の絶縁膜上の一部と該第１の導電体上に第２の
絶縁膜を形成する工程と、第１の導電体の側面に接する
ようにこの第２の絶縁膜にコンタクト穴を形成する工程
と、コンタクト穴及び第２の絶縁膜上に第２の導電体を
形成する工程と、この第２の導電体層の一部を選択的に
除去し、素子相互接続用配線を形成する工程を有するこ
とを特徴としている。
【００１６】なお、第２の絶縁膜に形成されるコンタク
ト穴が第２の絶縁膜上面から第１の導電体底面まで貫通
していることが好ましく、さらに、コンタクト穴及び第
２の絶縁膜上に第３の導電体を形成する工程と、コンタ
クト穴に埋め込まれた部分を除く第３の導電体層をエッ
チバックする工程とをも有することが一層好ましい。
ト穴が第２の絶縁膜上面から第１の導電体底面まで貫通
していることが好ましく、さらに、コンタクト穴及び第
２の絶縁膜上に第３の導電体を形成する工程と、コンタ
クト穴に埋め込まれた部分を除く第３の導電体層をエッ
チバックする工程とをも有することが一層好ましい。
【００１７】
【発明の実施の形態】次に、本発明の実施形態例につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１８】図１は、本発明の半導体装置の一実施形態
例の平面図、図２は、図１の線Ａ−Ａ’断面図である。
例の平面図、図２は、図１の線Ａ−Ａ’断面図である。
【００１９】図２では、シリコン基板１上にフィールド
シリコン酸化膜２（５００ｎｍ）およびＣＶＤ酸化膜３
（４００ｎｍ）が形成されており、このＣＶＤ酸化膜３
上に所定の形状に加工された、ポリシリコン膜４（１０
０ｎｍ）が形成されている。このポリシリコン膜４上に
は、ＣＶＤシリコン酸化膜５（１００ｎｍ）およびＢＰ
ＳＧ膜６を有しており、このＢＰＳＧ膜６は平坦化され
ている。さらに前述のポリシリコン膜４の一部の領域と
重なるように、かつ、底面に至るまでコンタクト穴が形
成されている。コンタクト穴部とＡｌＳｉＣｕ膜８配線
の下部には、ＴｉＮ膜７が形成され、コンタクト内部に
はＣＶＤＷ膜９が埋設されている構造を有する。
シリコン酸化膜２（５００ｎｍ）およびＣＶＤ酸化膜３
（４００ｎｍ）が形成されており、このＣＶＤ酸化膜３
上に所定の形状に加工された、ポリシリコン膜４（１０
０ｎｍ）が形成されている。このポリシリコン膜４上に
は、ＣＶＤシリコン酸化膜５（１００ｎｍ）およびＢＰ
ＳＧ膜６を有しており、このＢＰＳＧ膜６は平坦化され
ている。さらに前述のポリシリコン膜４の一部の領域と
重なるように、かつ、底面に至るまでコンタクト穴が形
成されている。コンタクト穴部とＡｌＳｉＣｕ膜８配線
の下部には、ＴｉＮ膜７が形成され、コンタクト内部に
はＣＶＤＷ膜９が埋設されている構造を有する。
【００２０】後述する図５および６に示す第２の実施形
態例の製造途中工程の図を準用して説明することする
が、本実施形態例の製造工程において、拡散層（図中で
は省略）と、フィールドシリコン酸化膜２である絶縁膜
とが形成されたシリコン基板１上に、第１の絶縁膜とし
てＣＶＤ酸化膜３およびポリシリコン膜４を順次成長さ
せ、このポリシリコン膜４の所定の形状以外の部分を除
去する（図５）。
態例の製造途中工程の図を準用して説明することする
が、本実施形態例の製造工程において、拡散層（図中で
は省略）と、フィールドシリコン酸化膜２である絶縁膜
とが形成されたシリコン基板１上に、第１の絶縁膜とし
てＣＶＤ酸化膜３およびポリシリコン膜４を順次成長さ
せ、このポリシリコン膜４の所定の形状以外の部分を除
去する（図５）。
【００２１】次に、第２の絶縁膜としてＣＶＤ酸化膜
５、第３の絶縁膜としてＢＰＳＧ膜６を順次形成した
後、ＣＭＰ法を使用し前述した所定のＢＰＳＧ膜厚とな
るよう平坦化のために研磨を行う。
５、第３の絶縁膜としてＢＰＳＧ膜６を順次形成した
後、ＣＭＰ法を使用し前述した所定のＢＰＳＧ膜厚とな
るよう平坦化のために研磨を行う。
【００２２】次に、ＣＶＤ酸化膜５、ＢＰＳＧ膜６およ
びポリシリコン膜４にポリシリコン底部に至るコンタク
ト穴を開ける。
びポリシリコン膜４にポリシリコン底部に至るコンタク
ト穴を開ける。
【００２３】コンタクト穴を形成するエッチング条件
は、ポリシリコン膜とＢＰＳＧ膜・ＣＶＤ酸化膜エッチ
ングレートが同等となるようエッチング条件を選択す
る。
は、ポリシリコン膜とＢＰＳＧ膜・ＣＶＤ酸化膜エッチ
ングレートが同等となるようエッチング条件を選択す
る。
【００２４】次にＴｉＮ膜７およびＣＶＤＷ膜９を全面
に形成しコンタクト穴にＣＶＤＷ膜が埋設されるようエ
ッチバックを行った後、全面にＡｌＳｉＣｕ膜８を形成
し、所定の形状以外を上述ＴｉＮ膜７と同時に除去す
る。
に形成しコンタクト穴にＣＶＤＷ膜が埋設されるようエ
ッチバックを行った後、全面にＡｌＳｉＣｕ膜８を形成
し、所定の形状以外を上述ＴｉＮ膜７と同時に除去す
る。
【００２５】次に、第２の実施形態例について説明す
る。
る。
【００２６】図３は、第２の実施形態例の平面図、図４
は、図３の線Ｂ−Ｂ’断面図、図５は、本実施形態例の
製造中の一工程を示す断面図、図６は、図５よりも後の
一工程を示す断面図である。
は、図３の線Ｂ−Ｂ’断面図、図５は、本実施形態例の
製造中の一工程を示す断面図、図６は、図５よりも後の
一工程を示す断面図である。
【００２７】図４では、シリコン基板１上にフィールド
シリコン酸化膜２（５００ｎｍ）およびＣＶＤ酸化膜３
（４００ｎｍ）が形成されており、このＣＶＤ酸化膜３
上に所定の形状に加工された、ポリシリコン膜４（１０
０ｎｍ）が形成されている。このポリシリコン膜４上に
は、ＣＶＤ酸化膜５（１００ｎｍ）およびＢＰＳＧ膜６
を有しており、このＢＰＳＧ膜６は平坦化されているポ
リシリコン膜４が存在しない領域ＢＰＳＧ膜６の膜厚は
５００ｎｍである。さらに前述のポリシリコン膜４を貫
通するコンタクト穴１１が形成されており、コンタクト
穴内部およびＡｌＳｉＣｕ膜８配線の下部には、ＴｉＮ
膜７が形成され、コンタクト内部にはＣＶＤＷ膜９が埋
設されている構造を有する。
シリコン酸化膜２（５００ｎｍ）およびＣＶＤ酸化膜３
（４００ｎｍ）が形成されており、このＣＶＤ酸化膜３
上に所定の形状に加工された、ポリシリコン膜４（１０
０ｎｍ）が形成されている。このポリシリコン膜４上に
は、ＣＶＤ酸化膜５（１００ｎｍ）およびＢＰＳＧ膜６
を有しており、このＢＰＳＧ膜６は平坦化されているポ
リシリコン膜４が存在しない領域ＢＰＳＧ膜６の膜厚は
５００ｎｍである。さらに前述のポリシリコン膜４を貫
通するコンタクト穴１１が形成されており、コンタクト
穴内部およびＡｌＳｉＣｕ膜８配線の下部には、ＴｉＮ
膜７が形成され、コンタクト内部にはＣＶＤＷ膜９が埋
設されている構造を有する。
【００２８】図５および６に示す本実施形態例の製造途
中工程において、拡散層（図中では省略）と、フィール
ドシリコン酸化膜２である絶縁膜とが形成されたシリコ
ン基板１上に、第１の絶縁膜としてＣＶＤ酸化膜３およ
びポリシリコン膜４を順次成長させ、このポリシリコン
膜４の所定の形状以外の部分を除去する（図５）。
中工程において、拡散層（図中では省略）と、フィール
ドシリコン酸化膜２である絶縁膜とが形成されたシリコ
ン基板１上に、第１の絶縁膜としてＣＶＤ酸化膜３およ
びポリシリコン膜４を順次成長させ、このポリシリコン
膜４の所定の形状以外の部分を除去する（図５）。
【００２９】次に、第２の絶縁膜としてＣＶＤ酸化膜
５、第３の絶縁膜としてＢＰＳＧ膜６を順次形成した
後、ＣＭＰ法を使用し前述した所定のＢＰＳＧ膜厚とな
るよう平坦化のために研磨を行う。
５、第３の絶縁膜としてＢＰＳＧ膜６を順次形成した
後、ＣＭＰ法を使用し前述した所定のＢＰＳＧ膜厚とな
るよう平坦化のために研磨を行う。
【００３０】次に、ＣＶＤ酸化膜５、ＢＰＳＧ膜６およ
びポリシリコン膜４を貫通するコンタクト穴を開ける
（図６）。
びポリシリコン膜４を貫通するコンタクト穴を開ける
（図６）。
【００３１】コンタクト穴を形成するエッチング条件
は、ポリシリコン膜およびシリコン基板のエッチングレ
ートを１とすると、ＢＰＳＧ膜６およびＣＶＤシリコン
酸化膜のエッチングレートを１０にセットする。ポリシ
リコン膜４上にはＢＰＳＧ膜６とＣＶＤシリコン酸化膜
５がトータル４００ｎｍ存在するので、ポリシリコン膜
４を貫通するには１４００ｎｍ以上ＣＶＤシリコン酸化
膜をエッチングする時間を選べばよい。
は、ポリシリコン膜およびシリコン基板のエッチングレ
ートを１とすると、ＢＰＳＧ膜６およびＣＶＤシリコン
酸化膜のエッチングレートを１０にセットする。ポリシ
リコン膜４上にはＢＰＳＧ膜６とＣＶＤシリコン酸化膜
５がトータル４００ｎｍ存在するので、ポリシリコン膜
４を貫通するには１４００ｎｍ以上ＣＶＤシリコン酸化
膜をエッチングする時間を選べばよい。
【００３２】一方、シリコン基板上の拡散層上のＢＰＳ
Ｇ膜とＣＶＤシリコン酸化膜のトータル膜厚は１０００
ｎｍであるが、５０％のオーバーエッチが適正なので、
１５００ｎｍをエッチングする時間がよい。よって、本
実施例では１５００ｎｍをエッチングする時間を選択し
ている。
Ｇ膜とＣＶＤシリコン酸化膜のトータル膜厚は１０００
ｎｍであるが、５０％のオーバーエッチが適正なので、
１５００ｎｍをエッチングする時間がよい。よって、本
実施例では１５００ｎｍをエッチングする時間を選択し
ている。
【００３３】ポリシリコン膜およびシリコン基板のエッ
チングレートを１とすると、ＢＰＳＧおよびＣＶＤシリ
コン酸化膜のエッチングレートは８〜１２が標準である
ので、ＣＶＤ酸化膜３，５およびＢＰＳＧ膜６の膜厚を
調整し、適正なエッチング条件を見つけるとよい。
チングレートを１とすると、ＢＰＳＧおよびＣＶＤシリ
コン酸化膜のエッチングレートは８〜１２が標準である
ので、ＣＶＤ酸化膜３，５およびＢＰＳＧ膜６の膜厚を
調整し、適正なエッチング条件を見つけるとよい。
【００３４】次にＴｉＮ膜７およびＣＶＤＷ膜９を全面
に形成しコンタクト穴にＣＶＤＷ膜が埋設されるようエ
ッチバックを行った後、全面にＡｌＳｉＣｕ膜８を形成
し、所定の形状以外を上述ＴｉＮ膜７と同時に除去す
る。
に形成しコンタクト穴にＣＶＤＷ膜が埋設されるようエ
ッチバックを行った後、全面にＡｌＳｉＣｕ膜８を形成
し、所定の形状以外を上述ＴｉＮ膜７と同時に除去す
る。
【００３５】次に、第３の実施形態例について説明す
る。
る。
【００３６】図７は、第３の実施例形態例の断面図であ
る。
る。
【００３７】前述の実施形態例では、コンタクト穴の埋
設をＣＶＤＷ膜で行ったが、ＡｌＣｕ配線をそのまま埋
設しても構わない。前述の製造工程中ＣＶＤＷを形成す
る工程を省略し、全面にＡｌＣｕ膜１０を形成した後リ
フローを行い埋設し、所定の形状以外を前述のＴｉＮ膜
７と同時に除去すれば図７の断面図が得られる。
設をＣＶＤＷ膜で行ったが、ＡｌＣｕ配線をそのまま埋
設しても構わない。前述の製造工程中ＣＶＤＷを形成す
る工程を省略し、全面にＡｌＣｕ膜１０を形成した後リ
フローを行い埋設し、所定の形状以外を前述のＴｉＮ膜
７と同時に除去すれば図７の断面図が得られる。
【００３８】次に、第４の実施形態例について説明す
る。
る。
【００３９】図８は、第４の実施形態例の平面図であ
る。
る。
【００４０】図８の平面図に示すのは、マスクパターン
のチェック効率化のために、コンタクト穴が全て正方形
の同一サイズとなった方が良い場合があり、その場合に
適用したものである。なお断面図は、図４と同一である
ので、図示を省略する。
のチェック効率化のために、コンタクト穴が全て正方形
の同一サイズとなった方が良い場合があり、その場合に
適用したものである。なお断面図は、図４と同一である
ので、図示を省略する。
【００４１】
【発明の効果】以上説明したように本発明は、層間膜上
から第１の導電体層底面まで貫通するコンタクト穴およ
び同穴の埋設構造を改善する等により、第１に、製造工
程を増やすことなくコンタクト抵抗のバラツキが小さく
することができ、第２に、従来例のポリシリコン膜とシ
リコン基板の距離は６００ｎｍから本発明の９００ｎｍ
にすることにより対シリコン寄生容量が３分２に減少
し、高速動作を可能とする半導体装置およびその製造方
法を提供することができる効果がある。
から第１の導電体層底面まで貫通するコンタクト穴およ
び同穴の埋設構造を改善する等により、第１に、製造工
程を増やすことなくコンタクト抵抗のバラツキが小さく
することができ、第２に、従来例のポリシリコン膜とシ
リコン基板の距離は６００ｎｍから本発明の９００ｎｍ
にすることにより対シリコン寄生容量が３分２に減少
し、高速動作を可能とする半導体装置およびその製造方
法を提供することができる効果がある。
【図１】本発明の半導体装置の一実施形態例の平面図で
ある。
ある。
【図２】図１の線Ａ−Ａ’断面図である。
【図３】第２の実施形態例の平面図である。
【図４】図３の線Ｂ−Ｂ’断面図である。
【図５】本実施形態例の製造中の一工程を示す断面図で
ある。
ある。
【図６】図５よりも後の一工程を示す断面図である。
【図７】第３の実施例形態例の断面図である。
【図８】第４の実施形態例の平面図である。
【図９】従来の第１の例の断面図である。
【図１０】従来の第２の例の平面図である。
【図１１】図１０の線Ｄ−Ｄ’断面図である。
【図１２】従来の第３の例の断面図である。
１，５１ シリコン基板 ２，５２ フィールドシリコン酸化膜（絶縁膜） ３，５３ 第１のＣＶＤシリコン酸化膜（第１の絶縁
膜） ４，５４ ポリシリコン膜（抵抗素子・第１の導電
体） ５，５５ 第２のＣＶＤシリコン酸化膜（第２の絶縁
膜） ６，５６ ＢＰＳＧ膜（第３の絶縁膜） ７，５７ ＴｉＮ膜（バリアメタル） ８，５８ ＡｌＳｉＣｕ膜（第２の導電体） ９，５９ ＣＶＤＷ膜（第３の導電体） １０ ＡｌＣｕ膜（第２の導電体） １１，６１ コンタクト穴 ６０ 拡散層 ６２ 高密度領域
膜） ４，５４ ポリシリコン膜（抵抗素子・第１の導電
体） ５，５５ 第２のＣＶＤシリコン酸化膜（第２の絶縁
膜） ６，５６ ＢＰＳＧ膜（第３の絶縁膜） ７，５７ ＴｉＮ膜（バリアメタル） ８，５８ ＡｌＳｉＣｕ膜（第２の導電体） ９，５９ ＣＶＤＷ膜（第３の導電体） １０ ＡｌＣｕ膜（第２の導電体） １１，６１ コンタクト穴 ６０ 拡散層 ６２ 高密度領域
Claims (8)
- 【請求項１】 第１の絶縁膜上の一部に形成された第１
の導電体と、前記第１の絶縁膜及び前記第１の導電体上
に形成された第２の絶縁膜と、該第２の絶縁膜上に形成
された第２の導電体とを有する半導体装置において、 コンタクト穴が前記第２の絶縁膜に開けられ、前記第１
の導電体側面が該コンタクト穴の側面において第３の導
電対に接し、 該第３の伝導対が前記第２の導電体に接続された構造を
有することを特徴とする半導体装置。 - 【請求項２】 前記コンタクト穴が前記第１の絶縁膜の
一部にも開けられている請求項１記載の半導体装置。 - 【請求項３】 第１の絶縁膜上の一部に形成された第１
の導電体と、前記第１の絶縁膜及び前記第１の導電体上
に形成された第２の絶縁膜と、該第２の絶縁膜上に形成
された第２の導電体とを有する半導体装置において、 前記第２の絶縁膜上面から前記第１の導電体底面まで、
前記第２の絶縁膜と前記第１の導電体を貫通するコンタ
クト穴が開けられ、 前記第１の導電体が該コンタクト穴側面において第３の
導電体に接し、該第３の導電体が前記第２の導電対に接
続された構造を有することを特徴とする半導体装置。 - 【請求項４】 前記コンタクト穴を埋める第３の導電体
が前記第２の導電体層と同一導電体で形成されている請
求項１ないし３記載のの半導体装置。 - 【請求項５】 前記第１の導電体層がポリシリコン抵抗
体である、請求項１、ないし４記載の半導体装置。 - 【請求項６】 半導体基板上に第１の絶縁膜を形成する
工程と、 該第１の絶縁膜上に第１の導電体層を全面に形成する工
程と、 該第１の導電体層の一部を選択的に除去する工程と、 前記第１の絶縁膜上の一部と該第１の導電体上に第２の
絶縁膜を形成する工程と、 前記第１の導電体の側面に接するように該第２の絶縁膜
にコンタクト穴を形成する工程と、 前記コンタクト穴及び第２の絶縁膜上に第２の導電体を
形成する工程と、 該第２の導電体層の一部を選択的に除去し、素子相互接
続用配線を形成する工程を有することを特徴とする半導
体装置の製造方法。 - 【請求項７】 前記第２の絶縁膜に形成される前記コン
タクト穴が第２の絶縁膜上面から第１の導電体底面まで
貫通している請求項６記載の半導体装置の製造方法。 - 【請求項８】 さらに、前記コンタクト穴及び前記第２
の絶縁膜上に第３の導電体を形成する工程と、 前記コンタクト穴に埋め込まれた部分を除く第３の導電
体層をエッチバックする工程とを有する請求項６または
７記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14211097A JP3171323B2 (ja) | 1997-05-30 | 1997-05-30 | 半導体装置及びその製造方法 |
| US09/085,194 US6316816B1 (en) | 1997-05-30 | 1998-05-27 | Film resistor and method of producing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14211097A JP3171323B2 (ja) | 1997-05-30 | 1997-05-30 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335450A true JPH10335450A (ja) | 1998-12-18 |
| JP3171323B2 JP3171323B2 (ja) | 2001-05-28 |
Family
ID=15307661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14211097A Expired - Fee Related JP3171323B2 (ja) | 1997-05-30 | 1997-05-30 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6316816B1 (ja) |
| JP (1) | JP3171323B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010192646A (ja) * | 2009-02-18 | 2010-09-02 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7842608B2 (en) | 2007-08-15 | 2010-11-30 | Elpida Memory, Inc. | Method for manufacturing semiconductor device having via plug |
Families Citing this family (7)
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|---|---|---|---|---|
| KR100767540B1 (ko) * | 2001-04-13 | 2007-10-17 | 후지 덴키 홀딩스 가부시끼가이샤 | 반도체 장치 |
| US8890260B2 (en) | 2009-09-04 | 2014-11-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Polysilicon design for replacement gate technology |
| US8637936B2 (en) * | 2009-09-25 | 2014-01-28 | United Microelectronics Corp. | Metal gate transistor with resistor |
| KR102184449B1 (ko) | 2016-11-09 | 2020-12-01 | 삼성전자주식회사 | 반도체 소자 |
| JP6939497B2 (ja) * | 2017-12-13 | 2021-09-22 | 富士電機株式会社 | 抵抗素子 |
| KR102402670B1 (ko) | 2017-06-26 | 2022-05-26 | 삼성전자주식회사 | 저항 구조체를 포함하는 반도체 소자 |
| JP7275884B2 (ja) | 2019-06-13 | 2023-05-18 | 富士電機株式会社 | 抵抗素子及びその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61222237A (ja) | 1985-03-28 | 1986-10-02 | Toshiba Corp | 半導体装置 |
| JPS63137941A (ja) | 1986-12-01 | 1988-06-09 | Mitsui Toatsu Chem Inc | ポリオレフイン組成物 |
| JPH01143252A (ja) * | 1987-11-27 | 1989-06-05 | Nec Corp | 半導体装置 |
| JP2611454B2 (ja) | 1989-09-22 | 1997-05-21 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JPH05267621A (ja) * | 1991-12-27 | 1993-10-15 | Nippon Steel Corp | 半導体装置のコンタクト構造及びその製造方法 |
| JPH0799198A (ja) | 1993-06-24 | 1995-04-11 | Nec Corp | 半導体装置の製造方法 |
-
1997
- 1997-05-30 JP JP14211097A patent/JP3171323B2/ja not_active Expired - Fee Related
-
1998
- 1998-05-27 US US09/085,194 patent/US6316816B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7842608B2 (en) | 2007-08-15 | 2010-11-30 | Elpida Memory, Inc. | Method for manufacturing semiconductor device having via plug |
| JP2010192646A (ja) * | 2009-02-18 | 2010-09-02 | Toshiba Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6316816B1 (en) | 2001-11-13 |
| JP3171323B2 (ja) | 2001-05-28 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |