JPH0799198A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0799198A JPH0799198A JP31139493A JP31139493A JPH0799198A JP H0799198 A JPH0799198 A JP H0799198A JP 31139493 A JP31139493 A JP 31139493A JP 31139493 A JP31139493 A JP 31139493A JP H0799198 A JPH0799198 A JP H0799198A
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Abstract
(57)【要約】
【目的】スルーホール内に埋込んだメタルプラグと上層
の配線の接触抵抗を低減させる。 【構成】スルーホール４内にメタルプラグ５ａを埋込ん
だ後、層間絶縁膜３の上面をエッチングしてメタルプラ
グ５ａの上端を層間絶縁膜３の上方へ突出させ、このメ
タルプラグ５ａの上端と接続する上層の配線６を形成す
る。
の配線の接触抵抗を低減させる。 【構成】スルーホール４内にメタルプラグ５ａを埋込ん
だ後、層間絶縁膜３の上面をエッチングしてメタルプラ
グ５ａの上端を層間絶縁膜３の上方へ突出させ、このメ
タルプラグ５ａの上端と接続する上層の配線６を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に多層配線の形成方法に関する。
関し、特に多層配線の形成方法に関する。
【０００２】
【従来の技術】スルーホールサイズの微小化に伴い、上
下配線間の接続を確実にする為、スルーホール内にＣＶ
Ｄ法で形成されたメタルプラグを介して上下配線間を接
続する手法が広く用いられるようになってきている。
下配線間の接続を確実にする為、スルーホール内にＣＶ
Ｄ法で形成されたメタルプラグを介して上下配線間を接
続する手法が広く用いられるようになってきている。
【０００３】即ち、図３（ａ）に示すように、半導体基
板１の上にアルミニウムからなる下層の配線２及びシリ
コン酸化膜からなる層間絶縁膜３を形成した後、下層の
配線２の上の層間絶縁膜３にスルーホール４を形成す
る。
板１の上にアルミニウムからなる下層の配線２及びシリ
コン酸化膜からなる層間絶縁膜３を形成した後、下層の
配線２の上の層間絶縁膜３にスルーホール４を形成す
る。
【０００４】次に、図３（ｂ）に示すように、スルーホ
ール４を含む表面にＣＶＤ法でタングステン膜５を堆積
してスルーホール４内を充填する。
ール４を含む表面にＣＶＤ法でタングステン膜５を堆積
してスルーホール４内を充填する。
【０００５】次に、図３（ｃ）に示すように、層間絶縁
間３上のタングステン膜５をエッチバックして除去し、
スルーホール４内にメタルプラグ５ａを形成する。
間３上のタングステン膜５をエッチバックして除去し、
スルーホール４内にメタルプラグ５ａを形成する。
【０００６】次に、図３（ｄ）に示すように、メタルプ
ラグ５ａ上にアルミニウム膜を堆積してパターニングし
上層の配線６を形成する。
ラグ５ａ上にアルミニウム膜を堆積してパターニングし
上層の配線６を形成する。
【０００７】このように、ＣＶＤ法で形成可能なタング
ステン等の金属膜は、従来、配線として用いられて来た
アルミニウムや金に比べて１桁程度比抵抗が高い為配線
として用いると配線抵抗が増大するので、上下配線間の
接続が問題となるスルーホール内のみにＣＶＤ法で埋込
んだメタルプラグに限定して使用することにより、配線
抵抗の増加を抑え、尚かつ上下配線間の接続を確実に行
うことを可能にする。
ステン等の金属膜は、従来、配線として用いられて来た
アルミニウムや金に比べて１桁程度比抵抗が高い為配線
として用いると配線抵抗が増大するので、上下配線間の
接続が問題となるスルーホール内のみにＣＶＤ法で埋込
んだメタルプラグに限定して使用することにより、配線
抵抗の増加を抑え、尚かつ上下配線間の接続を確実に行
うことを可能にする。
【０００８】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法は、メタルプラグが層間絶縁膜の表面に対し
凹んだ形状になる。これは高融点金属膜をエッチバック
する際、層間絶縁膜上の高融点金属膜を完全に除去する
為にオーバーエッチングする必要があることによる。
の製造方法は、メタルプラグが層間絶縁膜の表面に対し
凹んだ形状になる。これは高融点金属膜をエッチバック
する際、層間絶縁膜上の高融点金属膜を完全に除去する
為にオーバーエッチングする必要があることによる。
【０００９】このように、従来のメタルプラグの形成方
法では、必然的にメタルプラグの上面は層間絶縁膜３の
表面と同一の高さ又は、それ以下の高さに形成される
為、メタルプラグと上層配線との接触面積はスルーホー
ルの口径寸法で規定されることになる。従って、この比
抵抗が約一桁異なるメタルプラグと上層配線との接触抵
抗がスルーホール寸法の微小化に伴い高くなるという問
題点があった。
法では、必然的にメタルプラグの上面は層間絶縁膜３の
表面と同一の高さ又は、それ以下の高さに形成される
為、メタルプラグと上層配線との接触面積はスルーホー
ルの口径寸法で規定されることになる。従って、この比
抵抗が約一桁異なるメタルプラグと上層配線との接触抵
抗がスルーホール寸法の微小化に伴い高くなるという問
題点があった。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に下層の配線を形成し該下層の
配線を含む表面に層間絶縁膜を形成する工程と、前記下
層の配線上の前記層間絶縁膜を選択的にエッチング除去
してスルーホールを形成する工程と、前記スルーホール
内を含む前記層間絶縁膜上に高融点金属膜を堆積して前
記スルーホール内を充填する工程と、前記層間絶縁膜上
の前記高融点金属膜をエッチバックして前記スルーホー
ル内にのみ前記高融点金属膜から成る高融点金属プラグ
を形成する工程と、前記層間絶縁膜の表面を薄くエッチ
バックして前記高融点金属プラグの上端を前記層間絶縁
膜の上面より突出させる工程と、前記高融点金属プラグ
の上端と接続する上層の配線を形成する工程とを含んで
構成される。
造方法は、半導体基板上に下層の配線を形成し該下層の
配線を含む表面に層間絶縁膜を形成する工程と、前記下
層の配線上の前記層間絶縁膜を選択的にエッチング除去
してスルーホールを形成する工程と、前記スルーホール
内を含む前記層間絶縁膜上に高融点金属膜を堆積して前
記スルーホール内を充填する工程と、前記層間絶縁膜上
の前記高融点金属膜をエッチバックして前記スルーホー
ル内にのみ前記高融点金属膜から成る高融点金属プラグ
を形成する工程と、前記層間絶縁膜の表面を薄くエッチ
バックして前記高融点金属プラグの上端を前記層間絶縁
膜の上面より突出させる工程と、前記高融点金属プラグ
の上端と接続する上層の配線を形成する工程とを含んで
構成される。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１（ａ）〜（ｃ）は本発明の第１の実施
例を説明する為の工程順に示した半導体チップの断面図
である。
例を説明する為の工程順に示した半導体チップの断面図
である。
【００１３】まず、図１（ａ）に示すように、図３
（ａ）〜（ｃ）で説明した従来例と同様の工程により、
半導体基板１上にアルミニウムからなる下層の配線２、
シリコン酸化膜よりなる層間絶縁膜３及び下層の配線２
の上にタングステン等のメタルプラグ５ａを形成する。
この時点では従来例と同様、メタルプラグ５ａの表面は
層間絶縁膜３の表面に対し凹んだ状態にある。
（ａ）〜（ｃ）で説明した従来例と同様の工程により、
半導体基板１上にアルミニウムからなる下層の配線２、
シリコン酸化膜よりなる層間絶縁膜３及び下層の配線２
の上にタングステン等のメタルプラグ５ａを形成する。
この時点では従来例と同様、メタルプラグ５ａの表面は
層間絶縁膜３の表面に対し凹んだ状態にある。
【００１４】次に、図１（ｂ）に示すように、プラグ５
ａに対し層間絶縁膜３のエッチングレートの大きいＣＨ
4 ガスを用いて全面をエッチバックしてメタルプラグ５
ａの上端を層間絶縁膜３の上面より上に突出させる。
ａに対し層間絶縁膜３のエッチングレートの大きいＣＨ
4 ガスを用いて全面をエッチバックしてメタルプラグ５
ａの上端を層間絶縁膜３の上面より上に突出させる。
【００１５】次に、図１（ｃ）に示すように、メタルプ
ラグ５ａを含む表面にアルミニウム膜を堆積してパター
ニングし、上層の配線６を形成してメタルブラグ５ａの
上部のみならず、メタルプラグ５ａの層間絶縁膜３から
突出した部分の側面ともコンタクトさせる。このよう
に、メタルプラグ５ａと上層の配線６との接触部分７の
面積は従来例で示したそれよりも広くなり、メタルプラ
グと上層配線との接触抵抗を低減することができる。本
構造によれば、メタルプラグ５ａの層間絶縁膜３表面か
ら突出した部分の高さを層間絶縁膜３のエッチバック量
で制御することが可能であり例えば０．４μｍ×０．４
μｍのスルーホールに対し、メタルプラグを突出させる
高さを０．１μｍとするとメタルプラグと上層配線間の
接触抵抗は従来構造に対し約１／２に低減される。又、
このときのメタルプラグと上層配線の密着強度も２倍に
向上する。
ラグ５ａを含む表面にアルミニウム膜を堆積してパター
ニングし、上層の配線６を形成してメタルブラグ５ａの
上部のみならず、メタルプラグ５ａの層間絶縁膜３から
突出した部分の側面ともコンタクトさせる。このよう
に、メタルプラグ５ａと上層の配線６との接触部分７の
面積は従来例で示したそれよりも広くなり、メタルプラ
グと上層配線との接触抵抗を低減することができる。本
構造によれば、メタルプラグ５ａの層間絶縁膜３表面か
ら突出した部分の高さを層間絶縁膜３のエッチバック量
で制御することが可能であり例えば０．４μｍ×０．４
μｍのスルーホールに対し、メタルプラグを突出させる
高さを０．１μｍとするとメタルプラグと上層配線間の
接触抵抗は従来構造に対し約１／２に低減される。又、
このときのメタルプラグと上層配線の密着強度も２倍に
向上する。
【００１６】第１の実施例は本発明の構造を上層配線と
メタルプラグとの間に適用した例であるが、本発明の構
造は下層配線とメタルプラグとの間に適用することも可
能である。
メタルプラグとの間に適用した例であるが、本発明の構
造は下層配線とメタルプラグとの間に適用することも可
能である。
【００１７】図２（ａ）〜（ｄ）は本発明の第２の実施
例を説明する為の工程順に示した半導体チップの断面図
である。
例を説明する為の工程順に示した半導体チップの断面図
である。
【００１８】まず、図２（ａ）に示すように、半導体基
板１の上にアルミニウムからなる下層の配線２及びシリ
コン酸化膜よりなる層間絶縁膜３を順次堆積して形成し
た後、下層の配線２の上の層間絶縁膜３の上に形成して
パターニングしたフォトレジスト膜８をマスクとして層
間絶縁膜３をエッチングしスルーホール４を形成する。
板１の上にアルミニウムからなる下層の配線２及びシリ
コン酸化膜よりなる層間絶縁膜３を順次堆積して形成し
た後、下層の配線２の上の層間絶縁膜３の上に形成して
パターニングしたフォトレジスト膜８をマスクとして層
間絶縁膜３をエッチングしスルーホール４を形成する。
【００１９】次に、図２（ｂ）に示すように、引続きフ
ォトレジスト膜８をマスクとして下層の配線２の表面を
ＣＣｌ4 ガスでエッチングして凹部を形成する。
ォトレジスト膜８をマスクとして下層の配線２の表面を
ＣＣｌ4 ガスでエッチングして凹部を形成する。
【００２０】次に、図２（ｃ）に示すように、第１の実
施例と同様の工程でスルーホール４内にメタルプラグ５
ａを形成する。
施例と同様の工程でスルーホール４内にメタルプラグ５
ａを形成する。
【００２１】次に、図２（ｄ）に示すように、層間絶縁
膜３の上面を薄くエッチバックしてメタルプラグ５ａの
上端を層間絶縁膜５ａの上面より上に突出させる。次
に、メタルプラグ５ａを含む表面にアルミニウム膜を堆
積してパターニングし、メタルプラグ５ａと接続する上
層の配線６を形成する。
膜３の上面を薄くエッチバックしてメタルプラグ５ａの
上端を層間絶縁膜５ａの上面より上に突出させる。次
に、メタルプラグ５ａを含む表面にアルミニウム膜を堆
積してパターニングし、メタルプラグ５ａと接続する上
層の配線６を形成する。
【００２２】ここで、メタルプラグ５ａの底面のみなら
ず層間絶縁膜３よりも下方へ突出した部分の側面におい
ても下層の配線２とコンタクトすることになる。従っ
て、メタルプラグ５ａと下層配線２との接触部分９は第
１の実施例よりも広くなり、メタルプラグ５ａと下層配
線２との接触抵抗を低減することができる。本構造によ
れば、メタルプラグ５ａの層間絶縁膜３に対し下方へ突
出した部分の長さは下層の配線２のエッチバック量で制
御することが可能であり、例えば０．４μｍ×０．４μ
ｍのスルーホールに対してメタルプラグ５ａの下方への
突出長さを０．１μｍとすると、メタルプラグ５ａと下
層配線２間の接触抵抗は第１の実施例に対し約１／２に
低減される。
ず層間絶縁膜３よりも下方へ突出した部分の側面におい
ても下層の配線２とコンタクトすることになる。従っ
て、メタルプラグ５ａと下層配線２との接触部分９は第
１の実施例よりも広くなり、メタルプラグ５ａと下層配
線２との接触抵抗を低減することができる。本構造によ
れば、メタルプラグ５ａの層間絶縁膜３に対し下方へ突
出した部分の長さは下層の配線２のエッチバック量で制
御することが可能であり、例えば０．４μｍ×０．４μ
ｍのスルーホールに対してメタルプラグ５ａの下方への
突出長さを０．１μｍとすると、メタルプラグ５ａと下
層配線２間の接触抵抗は第１の実施例に対し約１／２に
低減される。
【００２３】
【発明の効果】以上説明したように本発明は、スルーホ
ール内に埋込んだメタルプラグの上端を層間絶縁膜の上
面よりも上方又は下方へ突出して形成することにより、
上層又は下層配線とメタルプラグの接触面積を増大させ
ることができ、接触抵抗を低減できるという効果を有す
る。
ール内に埋込んだメタルプラグの上端を層間絶縁膜の上
面よりも上方又は下方へ突出して形成することにより、
上層又は下層配線とメタルプラグの接触面積を増大させ
ることができ、接触抵抗を低減できるという効果を有す
る。
【図１】本発明の第１の実施例を説明する為の工程順に
示した半導体チップの断面図。
示した半導体チップの断面図。
【図２】本発明の第２の実施例を説明する為の工程順に
示した半導体チップの断面図。
示した半導体チップの断面図。
【図３】従来の半導体装置の製造方法を説明する為の工
程順に示した半導体チップの断面図。
程順に示した半導体チップの断面図。
１ 半導体基板 ２ 下層の配線 ３ 層間絶縁膜 ４ スルーホール ５ タングステン膜 ５ａ メタルプラグ ６ 上層の配線 ７，９ 接触部 ８ フォトレジスト膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/90 Ａ
Claims (2)
- 【請求項１】 半導体基板上に下層の配線を形成し該下
層の配線を含む表面に層間絶縁膜を形成する工程と、前
記下層の配線上の前記層間絶縁膜を選択的にエッチング
除去してスルーホールを形成する工程と、前記スルーホ
ール内を含む前記層間絶縁膜上に高融点金属膜を堆積し
て前記スルーホール内を充填する工程と、前記層間絶縁
膜上の前記高融点金属膜をエッチバックして前記スルー
ホール内にのみ前記高融点金属膜から成る高融点金属プ
ラグを形成する工程と、前記層間絶縁膜の表面を薄くエ
ッチバックして前記高融点金属プラグの上端を前記層間
絶縁膜の上面より突出させる工程と、前記高融点金属プ
ラグの上端と接続する上層の配線を形成する工程とを含
むことを特徴とする半導体装置の製造方法。 - 【請求項２】 層間絶縁膜を選択的にエッチングしてス
ルーホールを形成した後前記スルーホール底部に露出し
た下層の配線の表面をエッチングして前記下層の配線の
上面に凹部を形成する工程を含む請求項１記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31139493A JPH0799198A (ja) | 1993-06-24 | 1993-12-13 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-152550 | 1993-06-24 | ||
| JP15255093 | 1993-06-24 | ||
| JP31139493A JPH0799198A (ja) | 1993-06-24 | 1993-12-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0799198A true JPH0799198A (ja) | 1995-04-11 |
Family
ID=26481430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31139493A Pending JPH0799198A (ja) | 1993-06-24 | 1993-12-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799198A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5910020A (en) * | 1995-12-18 | 1999-06-08 | Nec Corporation | Method for fabricating a semiconductor device having a refractory metal pillar for electrical connection |
| WO1999050903A1 (fr) * | 1998-03-30 | 1999-10-07 | Hitachi, Ltd. | Circuit integre a semi-conducteur et procede de fabrication correspondant |
| US6292352B1 (en) | 1999-06-07 | 2001-09-18 | Nec Corporation | Thin film capacitor |
| US6316816B1 (en) | 1997-05-30 | 2001-11-13 | Nec Corporation | Film resistor and method of producing same |
| JP2021033073A (ja) * | 2019-08-26 | 2021-03-01 | セイコーエプソン株式会社 | 電気光学装置、および電子機器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58204556A (ja) * | 1982-05-25 | 1983-11-29 | Nec Corp | 配線方法 |
| JPH0242728A (ja) * | 1988-08-02 | 1990-02-13 | Sony Corp | 半導体装置の製造方法 |
| JPH05166942A (ja) * | 1991-12-13 | 1993-07-02 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
1993
- 1993-12-13 JP JP31139493A patent/JPH0799198A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58204556A (ja) * | 1982-05-25 | 1983-11-29 | Nec Corp | 配線方法 |
| JPH0242728A (ja) * | 1988-08-02 | 1990-02-13 | Sony Corp | 半導体装置の製造方法 |
| JPH05166942A (ja) * | 1991-12-13 | 1993-07-02 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5910020A (en) * | 1995-12-18 | 1999-06-08 | Nec Corporation | Method for fabricating a semiconductor device having a refractory metal pillar for electrical connection |
| US6316816B1 (en) | 1997-05-30 | 2001-11-13 | Nec Corporation | Film resistor and method of producing same |
| WO1999050903A1 (fr) * | 1998-03-30 | 1999-10-07 | Hitachi, Ltd. | Circuit integre a semi-conducteur et procede de fabrication correspondant |
| US6292352B1 (en) | 1999-06-07 | 2001-09-18 | Nec Corporation | Thin film capacitor |
| JP2021033073A (ja) * | 2019-08-26 | 2021-03-01 | セイコーエプソン株式会社 | 電気光学装置、および電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970930 |