JPH0242728A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0242728A JPH0242728A JP19298588A JP19298588A JPH0242728A JP H0242728 A JPH0242728 A JP H0242728A JP 19298588 A JP19298588 A JP 19298588A JP 19298588 A JP19298588 A JP 19298588A JP H0242728 A JPH0242728 A JP H0242728A
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- Japan
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- layer
- conductive layer
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- conductive
- polycrystalline
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- Pending
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、絶縁層に設けた凹部内に導電層を埋め込む半
導体装置の製造方法に関するものである。
導体装置の製造方法に関するものである。
本発明は、上記の様な半導体装置の、製造方法において
、絶縁層とその上の被覆層とに凹部を形成し、凹部を埋
める様に被覆層上に導電層を形成し、被覆層が露出する
まで導電層をエツチングし、更に被覆層を除去すること
によって、導電層とこの導電層に接続されるべき配線等
とのコンタクトが容易であり、導電層の残渣による電気
的短絡等がなく、絶縁層の耐圧劣化等もない半導体装置
を製造することができる様にしたものである。
、絶縁層とその上の被覆層とに凹部を形成し、凹部を埋
める様に被覆層上に導電層を形成し、被覆層が露出する
まで導電層をエツチングし、更に被覆層を除去すること
によって、導電層とこの導電層に接続されるべき配線等
とのコンタクトが容易であり、導電層の残渣による電気
的短絡等がなく、絶縁層の耐圧劣化等もない半導体装置
を製造することができる様にしたものである。
半導体装置の高集積化が進み、コンタクトホールが小さ
くなるにつれて、その上に形成される配線等の段差被覆
性が劣化する。これを補うため、コンタクトホールに導
電層を埋め込んで、コンタクトホールを浅くする方法が
考えられている。
くなるにつれて、その上に形成される配線等の段差被覆
性が劣化する。これを補うため、コンタクトホールに導
電層を埋め込んで、コンタクトホールを浅くする方法が
考えられている。
第３図は、この様な方法の一従来例で製造した半導体装
置を示している。この半導体装置では、Ｓｉ基板１１中
の不純物拡散領域１２とＳｔを含有しているへβ配線１
３とが接続されているが、これらの間には、眉間絶縁膜
である５ｉＯｚ膜１４のコンタクトホール１５を埋めて
いる多結晶Ｓｉ層１６とバリアメタルである７４層１７
及びＴｉｏＮ層１８とが介在している。
置を示している。この半導体装置では、Ｓｉ基板１１中
の不純物拡散領域１２とＳｔを含有しているへβ配線１
３とが接続されているが、これらの間には、眉間絶縁膜
である５ｉＯｚ膜１４のコンタクトホール１５を埋めて
いる多結晶Ｓｉ層１６とバリアメタルである７４層１７
及びＴｉｏＮ層１８とが介在している。
コンタクトホール１５を多結晶Ｓｉ層１６で埋めるには
、コンタクトホール１５を埋める様にＳｉｎｇ膜１４上
にＣＶＤで多結晶Ｓｔ層１６を堆積させ、この多結晶Ｓ
ｉ層１６をエッチバックする。
、コンタクトホール１５を埋める様にＳｉｎｇ膜１４上
にＣＶＤで多結晶Ｓｔ層１６を堆積させ、この多結晶Ｓ
ｉ層１６をエッチバックする。
ところで、５ｉ（ｈ膜１４上に多結晶Ｓｉ層１６の残渣
が残って電気的短絡等が発生しない様に、多結晶Ｓｉ層
１６のエッチバック時にオーバエツチングを行う必要が
ある。
が残って電気的短絡等が発生しない様に、多結晶Ｓｉ層
１６のエッチバック時にオーバエツチングを行う必要が
ある。
しかしこの結果、多結晶Ｓｉ層１６がＳｉＯ□膜１４の
表面よりも陥没し、多結晶Ｓｉ層１６とＡＡ配線１３と
のコンタクトが容易でない。
表面よりも陥没し、多結晶Ｓｉ層１６とＡＡ配線１３と
のコンタクトが容易でない。
また、オーバエツチングによって５ｉＯｚ膜１４が損傷
を受け、眉間絶縁膜である５ｉ０２膜１４の耐圧が劣化
したりする。
を受け、眉間絶縁膜である５ｉ０２膜１４の耐圧が劣化
したりする。
逆に、多結晶Ｓｉ層１６が５ｉＯｚ膜１４の丁度表面ま
でを埋めている理想的な形状にしたり、５ｉＯｚ膜１４
の耐圧劣化を防止したりするために、多結晶５ｉｌｉ１
６に対するオーバエツチングを行わなければ、上述の様
に、多結晶Ｓｔ層１６の残渣による電気的短絡等が発生
する。
でを埋めている理想的な形状にしたり、５ｉＯｚ膜１４
の耐圧劣化を防止したりするために、多結晶５ｉｌｉ１
６に対するオーバエツチングを行わなければ、上述の様
に、多結晶Ｓｔ層１６の残渣による電気的短絡等が発生
する。
本発明による半導体装置の製造方法は、絶縁層１４上に
この絶縁層１４とはエツチング特性の異なる被覆層２１
を形成する工程と、前記被覆層２１と前記絶縁層１４と
に凹部１５を形成する工程と、前記凹部１５を埋める様
に前記被覆層２１上に導電Ｎ１６を形成する工程と、前
記被覆層２１上の前記導電層１６をエツチングして前記
被覆層２１の少なくとも一部を露出させる工程と、前記
エツチングで少なくとも一部が露出した前記被覆層２１
を除去する工程とを夫々具備している。
この絶縁層１４とはエツチング特性の異なる被覆層２１
を形成する工程と、前記被覆層２１と前記絶縁層１４と
に凹部１５を形成する工程と、前記凹部１５を埋める様
に前記被覆層２１上に導電Ｎ１６を形成する工程と、前
記被覆層２１上の前記導電層１６をエツチングして前記
被覆層２１の少なくとも一部を露出させる工程と、前記
エツチングで少なくとも一部が露出した前記被覆層２１
を除去する工程とを夫々具備している。
本発明による半導体装置の製造方法では、導電層１６を
エツチングして少なくとも一部が露出した被覆層２１を
除去すると、凹部１５内に残っている導電層１６が絶縁
層１４の表面から突出する。
エツチングして少なくとも一部が露出した被覆層２１を
除去すると、凹部１５内に残っている導電層１６が絶縁
層１４の表面から突出する。
また、被覆層２１を除去した時点で凹部１５以外の導電
ＪＷ１６が完全に除去されるので、被覆層２１上の導電
ＩＩ！１６に対してオーバエツチングを行う必要がない
。
ＪＷ１６が完全に除去されるので、被覆層２１上の導電
ＩＩ！１６に対してオーバエツチングを行う必要がない
。
以下、本発明の一実施例を第１図及び第２図を参照しな
がら説明する。
がら説明する。
第１図が、本実施例を示している。本実施例では、第１
Ａ図に示す様に、Ｓｔ基板１１上の５ｉ（ｈ膜１４上に
更にＳｉＮ膜２１を堆積させ、これらのＳｉＮ膜２１と
５ｉ０２膜１４とにＲＩＥによってコンタクトホール１
５を形成する。
Ａ図に示す様に、Ｓｔ基板１１上の５ｉ（ｈ膜１４上に
更にＳｉＮ膜２１を堆積させ、これらのＳｉＮ膜２１と
５ｉ０２膜１４とにＲＩＥによってコンタクトホール１
５を形成する。
次に、第１Ｂ図に示す様に、コンタクトホールト５を埋
める様にＳｉＮ膜２膜上１上ＶＤで多結晶Ｓｉ層１６を
堆積させ、この多結晶Ｓｔ層１６をエッチバックする。
める様にＳｉＮ膜２膜上１上ＶＤで多結晶Ｓｉ層１６を
堆積させ、この多結晶Ｓｔ層１６をエッチバックする。
但しこのエッチバック時に、既述の一従来例の様にはオ
ーバエツチングを行わない。従って、第１Ｃ図に示す様
に、ＳｉＮ膜２膜上１上結晶Ｓｉ層１６の残渣１６ａが
残る可能性はある。
ーバエツチングを行わない。従って、第１Ｃ図に示す様
に、ＳｉＮ膜２膜上１上結晶Ｓｉ層１６の残渣１６ａが
残る可能性はある。
次に、Ｓｉｎｇ膜１４膜対４るＳｉＮ膜２１のエツチン
グ選択比が十分に大きいホットリン酸等を用いて、第１
Ｄ図に示す様に、ＳｉＮ膜２１を除去する。
グ選択比が十分に大きいホットリン酸等を用いて、第１
Ｄ図に示す様に、ＳｉＮ膜２１を除去する。
この時、残渣１６ａもＳｉＮ膜２１と共に除去される。
この結果、第１Ｄ図からも明らかな様に、多結晶Ｓｉ層
１６は５ｉ０２膜１４の表面から突出する。なお、多結
晶５ｉＮ１６の導電性を高めるためのこの多結晶Ｓｔ層
１６に対する不純物の注入は、第１Ｂ図の状態で行って
もよいし、この第１Ｄ図の状態で行ってもよい。
１６は５ｉ０２膜１４の表面から突出する。なお、多結
晶５ｉＮ１６の導電性を高めるためのこの多結晶Ｓｔ層
１６に対する不純物の注入は、第１Ｂ図の状態で行って
もよいし、この第１Ｄ図の状態で行ってもよい。
以上の様な本実施例によってコンタクトホール１５を多
結晶Ｓｉ層１６で埋めると、第２図からも明らかな様に
、多結晶Ｓｉ層１６とＴｉＪｉ１７及びＴｉｏＮ層１８
やＡＪ配線１３との接触面積が大きく、両者のコンタク
トが容易である。なお、バリアメタルである７４層１７
及びＴｉｏＮ層１８は、必ずしも必要ではない。
結晶Ｓｉ層１６で埋めると、第２図からも明らかな様に
、多結晶Ｓｉ層１６とＴｉＪｉ１７及びＴｉｏＮ層１８
やＡＪ配線１３との接触面積が大きく、両者のコンタク
トが容易である。なお、バリアメタルである７４層１７
及びＴｉｏＮ層１８は、必ずしも必要ではない。
また、Ａｌ配線１３上に更に別の層間絶縁膜２２を形成
し、ＡＮ配線１３に対するコンタクトホール２３をこの
層間絶縁膜２２に形成した場合でも、多結晶Ｓｉ層１６
がＳｉＯ□膜１４から突出しているために、第２図と第
３図との比較からも明らかな様に、本実施例を用いた場
合の方がコンタクトホール２３が浅い。
し、ＡＮ配線１３に対するコンタクトホール２３をこの
層間絶縁膜２２に形成した場合でも、多結晶Ｓｉ層１６
がＳｉＯ□膜１４から突出しているために、第２図と第
３図との比較からも明らかな様に、本実施例を用いた場
合の方がコンタクトホール２３が浅い。
従って、眉間絶縁膜２２上の配線（図示せず）等とＡ／
配置１３とのコンタクトも、本実施例を用いた場合の方
が容易である。
配置１３とのコンタクトも、本実施例を用いた場合の方
が容易である。
なお、以上の実施例ではコンタクトホール１５を多結晶
Ｓｉ層１６で埋めているが、条溝状の凹部を導電層で埋
める様な場合にも本発明を適用することができる。
Ｓｉ層１６で埋めているが、条溝状の凹部を導電層で埋
める様な場合にも本発明を適用することができる。
本発明による半導体装置の製造方法では、凹部内に残っ
ている導電層が絶縁層の表面から突出するので、導電層
とこの導電層に接続さるべき配線等とのコンタクトが容
易である。
ている導電層が絶縁層の表面から突出するので、導電層
とこの導電層に接続さるべき配線等とのコンタクトが容
易である。
また、凹部内以外では導電層が完全に除去されるので、
導電層の残渣による電気的短絡等がない。
導電層の残渣による電気的短絡等がない。
また、被覆層上の導電層に対してオーバエツチングを行
う必要がないので、絶縁層の受ける損傷が少なく、従っ
て、絶縁層の耐圧劣化等もない。
う必要がないので、絶縁層の受ける損傷が少なく、従っ
て、絶縁層の耐圧劣化等もない。
第１図は本発明の一実施例を順次に示す側断面図、第２
図及び第３図は本発明の夫々−実施例及び−従来例を用
いて製造した半導体装置の側断面図である。 なお図面に用いた符号において、 １４・・−・−・−・−−−−−−−５ｉ Ｏｚ膜１５
〜・・・−−一−−・−−−ｍ−−・−コンタクトホー
ル１６−−−−−−−−−−−−・−・多結晶Ｓｉ層２
１−・・・・・・・−−−−−−−−−−Ｓ ｉ Ｎ膜
である。
図及び第３図は本発明の夫々−実施例及び−従来例を用
いて製造した半導体装置の側断面図である。 なお図面に用いた符号において、 １４・・−・−・−・−−−−−−−５ｉ Ｏｚ膜１５
〜・・・−−一−−・−−−ｍ−−・−コンタクトホー
ル１６−−−−−−−−−−−−・−・多結晶Ｓｉ層２
１−・・・・・・・−−−−−−−−−−Ｓ ｉ Ｎ膜
である。
Claims (1)
- 【特許請求の範囲】 絶縁層に設けた凹部内に導電層を埋め込む半導体装置の
製造方法において、 前記絶縁層上にこの絶縁層とはエッチング特性の異なる
被覆層を形成する工程と、 前記被覆層と前記絶縁層とに前記凹部を形成する工程と
、 前記凹部を埋める様に前記被覆層上に前記導電層を形成
する工程と、 前記被覆層上の前記導電層をエッチングして前記被覆層
の少なくとも一部を露出させる工程と、前記エッチング
で少なくとも一部が露出した前記被覆層を除去する工程
とを夫々具備する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19298588A JPH0242728A (ja) | 1988-08-02 | 1988-08-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19298588A JPH0242728A (ja) | 1988-08-02 | 1988-08-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0242728A true JPH0242728A (ja) | 1990-02-13 |
Family
ID=16300313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19298588A Pending JPH0242728A (ja) | 1988-08-02 | 1988-08-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0242728A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05275366A (ja) * | 1992-01-24 | 1993-10-22 | Micron Technol Inc | 埋込み形および突起状タングステンプラグを形成するための化学的・機械的ポリッシング方法 |
| JPH0799198A (ja) * | 1993-06-24 | 1995-04-11 | Nec Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212917A (ja) * | 1988-04-22 | 1990-01-17 | Philips Gloeilampenfab:Nv | 半導体装置の製造方法 |
-
1988
- 1988-08-02 JP JP19298588A patent/JPH0242728A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212917A (ja) * | 1988-04-22 | 1990-01-17 | Philips Gloeilampenfab:Nv | 半導体装置の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05275366A (ja) * | 1992-01-24 | 1993-10-22 | Micron Technol Inc | 埋込み形および突起状タングステンプラグを形成するための化学的・機械的ポリッシング方法 |
| USRE39126E1 (en) | 1992-01-24 | 2006-06-13 | Micron Technology, Inc. | Two-step chemical mechanical polishing process for producing flush and protruding tungsten plugs |
| JPH0799198A (ja) * | 1993-06-24 | 1995-04-11 | Nec Corp | 半導体装置の製造方法 |
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