JPS63308346A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63308346A JPS63308346A JP14562287A JP14562287A JPS63308346A JP S63308346 A JPS63308346 A JP S63308346A JP 14562287 A JP14562287 A JP 14562287A JP 14562287 A JP14562287 A JP 14562287A JP S63308346 A JPS63308346 A JP S63308346A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- layer
- metal film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000002184 metal Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 239000004642 Polyimide Substances 0.000 claims abstract description 3
- 239000011521 glass Substances 0.000 claims abstract description 3
- 229920001721 polyimide Polymers 0.000 claims abstract description 3
- 150000004767 nitrides Chemical class 0.000 abstract description 2
- 238000004544 sputter deposition Methods 0.000 abstract description 2
- 230000007261 regionalization Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特に集積回路（以下ＩＣと
記す）の多層配線層に関する。
記す）の多層配線層に関する。
従来のこの種のＩＣの多層配線は、第２図（ａ）乃至第
２図ｔｅｌに従って製造される。まず、第２図（ａ）に
示すように、半導体基板１上のフィールド絶縁膜２０表
面に第１層の金属膜３の配線パターンを形成し、第２図
（ｂｌに示すように、この表面に層間の絶縁膜４を成膜
する。この絶縁膜４にスルーホールを開孔し、第２の金
属膜５を成膜し、配線パターンを形成する（第２図（Ｃ
））。
２図ｔｅｌに従って製造される。まず、第２図（ａ）に
示すように、半導体基板１上のフィールド絶縁膜２０表
面に第１層の金属膜３の配線パターンを形成し、第２図
（ｂｌに示すように、この表面に層間の絶縁膜４を成膜
する。この絶縁膜４にスルーホールを開孔し、第２の金
属膜５を成膜し、配線パターンを形成する（第２図（Ｃ
））。
前述した従来の構造によると、下層の配線金属膜３０段
差部上を上層の配線金属膜５が通る場合において、層間
の絶縁膜４も下層の配線金属膜３の段差を反映している
為、第２図（ｃｌに示すように、第２層の配線金属膜５
の被榎率は゛良好でなく、さらに上層の配線金属膜のく
びれ１段切れ等の原因となるという欠点がある。
差部上を上層の配線金属膜５が通る場合において、層間
の絶縁膜４も下層の配線金属膜３の段差を反映している
為、第２図（ｃｌに示すように、第２層の配線金属膜５
の被榎率は゛良好でなく、さらに上層の配線金属膜のく
びれ１段切れ等の原因となるという欠点がある。
本発明の目的は前記欠点が解決され、上層の配線層がく
ひれたり、段切れを生じたシしないようにした半導体装
置を提供することＫある。
ひれたり、段切れを生じたシしないようにした半導体装
置を提供することＫある。
本発明の構成は、半導体基板上の第１の金属配線の上に
、第１の絶縁膜を介して、第２の金属配線を形成した半
導体装置において、前記第１の絶縁膜の主表面が平坦に
なるように、この表面に第２の絶縁膜が部分的に形成さ
れていることを特徴とする。
、第１の絶縁膜を介して、第２の金属配線を形成した半
導体装置において、前記第１の絶縁膜の主表面が平坦に
なるように、この表面に第２の絶縁膜が部分的に形成さ
れていることを特徴とする。
次に本発明について図面を参照して詳細に説明する。第
１図（ａｌ乃至第１図（ｅｌは、本発明の一実施例の半
導体装置を工程順に示した断面図である。
１図（ａｌ乃至第１図（ｅｌは、本発明の一実施例の半
導体装置を工程順に示した断面図である。
まず、第１図（ａｌに示すように、半導体基板１に各種
半導体素子を形成した後、フィールド絶縁膜を設け、ス
パッタリング等により第１層の金属ａ３を約１μ悄成膜
し、配線パターンを形成する。次に、第１図ｔｂ）に示
すように、窒化膜等の層間の第１の絶縁膜４を約１μ悄
成膜する。次に第１図（Ｃ１に示すように、平坦性が良
好なポリイミド又は、厚１［用５ＯＧ（スピン・オン・
グラス）等の第２の絶縁膜６を３〜５μｍ程度被着させ
る。次に第１図（（ＵＫ示すように、その後、第１層の
金属膜３の上の眉間の第１の絶縁膜４の主表面まで、犠
牲膜たる第２の絶縁膜６をエツチングする。
半導体素子を形成した後、フィールド絶縁膜を設け、ス
パッタリング等により第１層の金属ａ３を約１μ悄成膜
し、配線パターンを形成する。次に、第１図ｔｂ）に示
すように、窒化膜等の層間の第１の絶縁膜４を約１μ悄
成膜する。次に第１図（Ｃ１に示すように、平坦性が良
好なポリイミド又は、厚１［用５ＯＧ（スピン・オン・
グラス）等の第２の絶縁膜６を３〜５μｍ程度被着させ
る。次に第１図（（ＵＫ示すように、その後、第１層の
金属膜３の上の眉間の第１の絶縁膜４の主表面まで、犠
牲膜たる第２の絶縁膜６をエツチングする。
次に第１図（ｅｌに示すように、第１の絶縁膜４にスル
ーホールを開孔し、第２層の金属膜５を１．５〜２μｍ
程度成膜し、配線パターン形成を行う。
ーホールを開孔し、第２層の金属膜５を１．５〜２μｍ
程度成膜し、配線パターン形成を行う。
以上説明したように、本発明は、平坦性が良い第２の絶
縁膜を利用し、層間の第１の絶縁膜表面の平坦性を向上
させることが可能となる為、下層金属膜段差部における
上層金属膜の被覆率を大幅に向上なさしめ、下層金属膜
段差に起因する上層金属膜のくびれや段切れ等を防ぐ効
果がある。
縁膜を利用し、層間の第１の絶縁膜表面の平坦性を向上
させることが可能となる為、下層金属膜段差部における
上層金属膜の被覆率を大幅に向上なさしめ、下層金属膜
段差に起因する上層金属膜のくびれや段切れ等を防ぐ効
果がある。
第１図（ａＪ乃至第１図（ｅ）は本発明の一実施例の半
導体装置を製造工程順に示した断面図、第２図１３）乃
至第２図（Ｃ）は従来の半導体装置を製造工程順に示し
た断面図である。 １・・・半導体基板、２・・・フィールド絶縁膜、３・
・・第１層の金属膜、４・・・第１の絶縁膜、５・・・
第２層の金属膜、６・・・第２の絶縁膜。 代理人 弁理士 内 原 晋 ′第 １ フ 第２ 図
導体装置を製造工程順に示した断面図、第２図１３）乃
至第２図（Ｃ）は従来の半導体装置を製造工程順に示し
た断面図である。 １・・・半導体基板、２・・・フィールド絶縁膜、３・
・・第１層の金属膜、４・・・第１の絶縁膜、５・・・
第２層の金属膜、６・・・第２の絶縁膜。 代理人 弁理士 内 原 晋 ′第 １ フ 第２ 図
Claims (2)
- （１）半導体基板上の第１の金属配線の上に第１の絶縁
膜を介して、第２の金属配線を形成した半導体装置にお
いて、前記第１の絶縁膜の主表面が平坦になるように、
この表面に第２の絶縁膜が部分的に形成されていること
を特徴とする半導体装置。 - （２）第２の絶縁膜が、スピン・オン・グラスまたはポ
リイミドである特許請求の範囲第（１）項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14562287A JPS63308346A (ja) | 1987-06-10 | 1987-06-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14562287A JPS63308346A (ja) | 1987-06-10 | 1987-06-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63308346A true JPS63308346A (ja) | 1988-12-15 |
Family
ID=15389271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14562287A Pending JPS63308346A (ja) | 1987-06-10 | 1987-06-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63308346A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970052298A (ko) * | 1995-12-20 | 1997-07-29 | 김주용 | 반도체소자의 비아콘택 형성방법 |
-
1987
- 1987-06-10 JP JP14562287A patent/JPS63308346A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970052298A (ko) * | 1995-12-20 | 1997-07-29 | 김주용 | 반도체소자의 비아콘택 형성방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62295437A (ja) | 多層配線形成法 | |
| JPS61208241A (ja) | 半導体装置の製造方法 | |
| JPS63308346A (ja) | 半導体装置 | |
| JPS59169154A (ja) | 半導体装置の製造方法 | |
| JPH0799198A (ja) | 半導体装置の製造方法 | |
| JPS613431A (ja) | 多層配線を有する半導体装置およびその製造方法 | |
| JPH11251433A (ja) | 半導体装置およびその製法 | |
| JPH10177969A (ja) | 半導体装置及びその製造方法 | |
| JPS62155537A (ja) | 半導体装置の製造方法 | |
| JPH05347360A (ja) | 多層配線構造およびその製造方法 | |
| JPH0570301B2 (ja) | ||
| JPH04109654A (ja) | 半導体装置及びその製造方法 | |
| JPH02111052A (ja) | 多層配線形成法 | |
| JPH0758204A (ja) | 半導体装置の製造方法 | |
| JPS62136857A (ja) | 半導体装置の製造方法 | |
| JPH0536841A (ja) | 半導体装置及びその製造方法 | |
| JPH05304216A (ja) | 半導体装置 | |
| JPS63312658A (ja) | 半導体装置の製造方法 | |
| JPS6235537A (ja) | 半導体装置及びその製造方法 | |
| JPS60192348A (ja) | 半導体集積回路の多層配線の形成方法 | |
| JPH05251441A (ja) | 半導体集積回路装置の製造方法 | |
| JPS592351A (ja) | 半導体装置の製造方法 | |
| JPH04264728A (ja) | 半導体装置およびその製造方法 | |
| JPH0458185B2 (ja) | ||
| JPS62200746A (ja) | 半導体装置 |