JPH0448634A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0448634A JPH0448634A JP15579190A JP15579190A JPH0448634A JP H0448634 A JPH0448634 A JP H0448634A JP 15579190 A JP15579190 A JP 15579190A JP 15579190 A JP15579190 A JP 15579190A JP H0448634 A JPH0448634 A JP H0448634A
- Authority
- JP
- Japan
- Prior art keywords
- film
- lower layer
- layer wiring
- wiring
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000010410 layer Substances 0.000 claims description 58
- 239000000758 substrate Substances 0.000 claims description 32
- 239000011229 interlayer Substances 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 7
- 239000011521 glass Substances 0.000 claims description 4
- 238000001459 lithography Methods 0.000 abstract description 2
- 238000004544 sputter deposition Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 12
- 229910052782 aluminium Inorganic materials 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 239000007789 gas Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007872 degassing Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
５ＯＧ（スピンオングラス）膜等平坦化絶縁膜の塗布に
より基板表面の平坦化がはかられる多層配線方法に関し コンタクト孔の側壁に平坦化絶縁膜を露出させない方法
を提供し、コンタクト不良の発生を防止することを目的
とし １）表面に凹凸を有する基板上に下層配線を形成し、該
下層配線による凹凸を平坦化絶縁膜を塗布することによ
り平坦化した後、該基板上に層間絶縁膜を被着し、該層
間絶縁膜にコンタクト孔を形成し、該コンタクト孔を覆
って上層配線を形成して該上層配線と該下層配線とのの
コンタクトをとる半導体装置の製造方法において、該基
板凹部の該コンタクト孔形成予定領域の該下層配線の厚
さを他の領域よりも厚く形成する工程を有するように構
成する。
より基板表面の平坦化がはかられる多層配線方法に関し コンタクト孔の側壁に平坦化絶縁膜を露出させない方法
を提供し、コンタクト不良の発生を防止することを目的
とし １）表面に凹凸を有する基板上に下層配線を形成し、該
下層配線による凹凸を平坦化絶縁膜を塗布することによ
り平坦化した後、該基板上に層間絶縁膜を被着し、該層
間絶縁膜にコンタクト孔を形成し、該コンタクト孔を覆
って上層配線を形成して該上層配線と該下層配線とのの
コンタクトをとる半導体装置の製造方法において、該基
板凹部の該コンタクト孔形成予定領域の該下層配線の厚
さを他の領域よりも厚く形成する工程を有するように構
成する。
２）前記下層配線の厚さを厚く形成する工程は。
該下層配線の下側、または上側に該下層配線と同一材料
からなる嵩上げパターンを形成することにより行われる
ように構成する。
からなる嵩上げパターンを形成することにより行われる
ように構成する。
３）前記平坦化絶縁膜がスピンオングラス膜であるよう
に構成する。
に構成する。
本発明は半導体装置の製造方法に係り、とくにＳＯＧ膜
等平等平坦化絶縁膜布により基板表面の平坦化がはから
れる多層配線方法に関する。
等平等平坦化絶縁膜布により基板表面の平坦化がはから
れる多層配線方法に関する。
近年、デバイスの微細化、大規模化にともない。
配線は多層化さている。そこで、上層パターンの形成お
よび配線の段差被覆をよくするために下地の平坦化が必
要となる。
よび配線の段差被覆をよくするために下地の平坦化が必
要となる。
本発明はＳＯＧ膜等により平坦化される多層配線方法と
して利用できる。
して利用できる。
〔従来の技術〕
第３図（ａｌ〜（Ｃ１は従来例による製造工程を説明す
る断面図である。
る断面図である。
第３図（ａ）において、シリコン（Ｓｔ）基板１上に。
ポリシリコン膜からなる下地配線２を形成し、その上に
第１の層間絶縁膜として気相成長による二酸化シリコン
（ＣＶＤ ＳｉＯ□）膜３を成長する。
第１の層間絶縁膜として気相成長による二酸化シリコン
（ＣＶＤ ＳｉＯ□）膜３を成長する。
この際、基板表面は下地配線２の段差によち図示のよう
に凹凸が生ずる。
に凹凸が生ずる。
次に基板表面にアルミニウム（ＡＩ）膜からなる下層配
線４を形成する。この際、基板表面の凹部上および凸部
上に配線が形成される。
線４を形成する。この際、基板表面の凹部上および凸部
上に配線が形成される。
ここで、下層配線４の下層はコンタクト対象の下層を意
味するものとする。
味するものとする。
第３図（′ｂ）において、平坦化絶縁膜として基板全面
にその表面が平坦化される程度に厚＜ ＳＯＧ膜５を回
転塗布し、エッチバックして下層配線４の表面を露出す
る。
にその表面が平坦化される程度に厚＜ ＳＯＧ膜５を回
転塗布し、エッチバックして下層配線４の表面を露出す
る。
この際、下地配線の段差、下地配線パターンの疎密、平
坦化絶縁膜５の膜厚のバラツキ等により適切な全面エツ
チングを行うことは難しく１部分的に、とくに凹部の下
層配線４の上にＳＯＧ膜５が残ってしまう場合がある。
坦化絶縁膜５の膜厚のバラツキ等により適切な全面エツ
チングを行うことは難しく１部分的に、とくに凹部の下
層配線４の上にＳＯＧ膜５が残ってしまう場合がある。
次に、基板全面に第２の層間絶縁膜としてＣＶＤＳｉＯ
２膜６を被着する。
２膜６を被着する。
第３図（Ｃ）において、凹部の下層配線４の上のコンタ
クト孔形成予定領域において、 ＣＶＤ ＳｉＯ□膜６
および残留したＳＯＧ膜５にコンタクト孔７を形成し、
下層配！４０表面を露出する。
クト孔形成予定領域において、 ＣＶＤ ＳｉＯ□膜６
および残留したＳＯＧ膜５にコンタクト孔７を形成し、
下層配！４０表面を露出する。
この後５図示しないがコンタクト孔７を覆ってＡＩから
なる上層配線が形成される。
なる上層配線が形成される。
上記の従来例のようにＳａＣ膜が部分的の残ると。
コンタクト孔を形成したときにその側壁にＳＯＧ膜が露
出し、上層配線となる＾１を堆積する際にＳＯＧ膜から
の脱ガスによりコンタクト不良が発生してしまうという
問題が生じた。
出し、上層配線となる＾１を堆積する際にＳＯＧ膜から
の脱ガスによりコンタクト不良が発生してしまうという
問題が生じた。
即ち、上層配線形成用のＡＩ膜を減圧下でスパツクする
際に、 ＳＯＧ膜等平等平坦化絶縁膜有する水分や有機
物のガスを放出し、これらを取り込んで粗粒化した４１
粒子がコンタクト孔に露出した下層配線上に堆積される
のでコンタクト抵抗が増加していた。
際に、 ＳＯＧ膜等平等平坦化絶縁膜有する水分や有機
物のガスを放出し、これらを取り込んで粗粒化した４１
粒子がコンタクト孔に露出した下層配線上に堆積される
のでコンタクト抵抗が増加していた。
また、コンタクト抵抗の増加を防ぐためにＳＯＣ膜の全
面エツチングを過度に行うと基板表面の平坦化が犠牲と
なってしまう。
面エツチングを過度に行うと基板表面の平坦化が犠牲と
なってしまう。
本発明はコンタクト孔の側壁に平坦化絶縁膜を露出させ
ない方法を提供し、コンタクト不良の発生を防止するこ
とを目的とする。
ない方法を提供し、コンタクト不良の発生を防止するこ
とを目的とする。
上記課題の解決は。
１）表面に凹凸を有する基板上に下層配線を形成し、該
下層配線による凹凸を平坦化絶縁膜を塗布することによ
り平坦化した後、該基板上に層間絶縁膜を被着し、該層
間絶縁膜にコンタクト孔を形成し、該コンタクト孔を覆
って上層配線を形成して該上層配線と該下層配線とのコ
ンタクトをとる半導体装置の製造方法において、該基板
凹部の該コンタクト孔形成予定領域の該下層配線の厚さ
を他の領域よりも厚く形成する工程を有する半導体装置
の製造方法、あるいは ２）前記下層配線の厚さを厚く形成する工程は。
下層配線による凹凸を平坦化絶縁膜を塗布することによ
り平坦化した後、該基板上に層間絶縁膜を被着し、該層
間絶縁膜にコンタクト孔を形成し、該コンタクト孔を覆
って上層配線を形成して該上層配線と該下層配線とのコ
ンタクトをとる半導体装置の製造方法において、該基板
凹部の該コンタクト孔形成予定領域の該下層配線の厚さ
を他の領域よりも厚く形成する工程を有する半導体装置
の製造方法、あるいは ２）前記下層配線の厚さを厚く形成する工程は。
該下層配線の下側、または上側に該下層配線と同一材料
からなる嵩上げパターンを形成することにより行われる
前記１）記載の半導体装置の製造方法、あるいは ３）前記平坦化絶縁膜がスピンオングラス膜である前記
１）または２）記載の半導体装置の製造方法により達成
される。
からなる嵩上げパターンを形成することにより行われる
前記１）記載の半導体装置の製造方法、あるいは ３）前記平坦化絶縁膜がスピンオングラス膜である前記
１）または２）記載の半導体装置の製造方法により達成
される。
上記課題を解決するために９本出願人はさきに特願平０
２−０３８８５０号明細書（平２．２．２０出＠）にお
いて、 ＳＯＧ膜を塗布する前に下層配線上のコンタク
ト形成予定領域を凸形状層を用いて予め周囲よりも高く
形成し、このコンタクト形成予定領域にＳＯＧ膜が残ら
ないようにする方法を提供した。
２−０３８８５０号明細書（平２．２．２０出＠）にお
いて、 ＳＯＧ膜を塗布する前に下層配線上のコンタク
ト形成予定領域を凸形状層を用いて予め周囲よりも高く
形成し、このコンタクト形成予定領域にＳＯＧ膜が残ら
ないようにする方法を提供した。
上記の凸形状層として、フィールド酸化膜と同時に形成
した島状の酸化膜パターン、 ＣＶＤ ＳｉＯ□パター
ン、ポリシリコンパターン、ポリサイドパターンを用い
たが１本発明はこの内容をさらに補充するものである。
した島状の酸化膜パターン、 ＣＶＤ ＳｉＯ□パター
ン、ポリシリコンパターン、ポリサイドパターンを用い
たが１本発明はこの内容をさらに補充するものである。
即ち１本発明では下層配線が基板凹部のコンタクト形成
予定領域で厚くなるようにして同等の効果が生ずるよう
にしたものである。
予定領域で厚くなるようにして同等の効果が生ずるよう
にしたものである。
下層配線を厚くすることは２例えば、配線材料と同じ材
質の嵩上げパターンを下層配線の下側。
質の嵩上げパターンを下層配線の下側。
または上側に敷くことにより実現できる。
本発明は基板上の凹部にある下層配線上にコンタクト孔
を形成する際に、コンタクト孔形成領域の下層配線の下
側または上側に同一配線材料膜からなる嵩上げパターン
を堆積して、この領域の配線膜厚を厚くすることにより
、平坦化絶縁膜のエッチバンクの際に下層配線上に平坦
化絶縁膜を残り難くしたものである。
を形成する際に、コンタクト孔形成領域の下層配線の下
側または上側に同一配線材料膜からなる嵩上げパターン
を堆積して、この領域の配線膜厚を厚くすることにより
、平坦化絶縁膜のエッチバンクの際に下層配線上に平坦
化絶縁膜を残り難くしたものである。
これにより、基板の平坦性を損なわずにコンタクト孔形
成予定領域の平坦化絶縁膜を完全に除去することが可能
となり、コンタクト孔の側壁に平坦化絶縁膜が露出する
ことを防止できる。
成予定領域の平坦化絶縁膜を完全に除去することが可能
となり、コンタクト孔の側壁に平坦化絶縁膜が露出する
ことを防止できる。
この結果、コンタクト孔に埋め込まれる上層配線と下層
配線のコンタクトが確実に行われる。
配線のコンタクトが確実に行われる。
第１図は本発明の原理説明図である。
図で、基板凹部の下層配ｖＡ４は厚く形成されているた
め、平坦化絶縁膜５はコンタクト孔７の側壁に露出しな
い。
め、平坦化絶縁膜５はコンタクト孔７の側壁に露出しな
い。
〔実施例］
第２図（ａｌ〜（ｅｌは本発明の一実施例による製造工
程を説明する断面図である。
程を説明する断面図である。
第２図（ａｌにおいて、 Ｓｉ基板１上に、厚さ４００
０人のポリシリコン膜からなる下地配線２を形成し。
０人のポリシリコン膜からなる下地配線２を形成し。
その上に第１の層間絶縁膜３として厚さ２０００人のＣ
ＶＤ ５ｉＯｚ膜と厚さ４０００人のりん珪酸ガラ、２
． （ＰＳＧ）膜を被着する。
ＶＤ ５ｉＯｚ膜と厚さ４０００人のりん珪酸ガラ、２
． （ＰＳＧ）膜を被着する。
ここで、下地配線２は基板上に形成されるコンタクト対
象の下層配線よりさらに下側に形成され。
象の下層配線よりさらに下側に形成され。
下層配線形成前の基板に凹凸をつくる原因となる配線で
あり１例えばゲート酸化膜を介して形成された半導体メ
モリ装置のワード線であってもよいし、または酸化膜を
介して形成された抵抗層であってもよい。また、この例
では単層配線であるが多層配線であってもよい。
あり１例えばゲート酸化膜を介して形成された半導体メ
モリ装置のワード線であってもよいし、または酸化膜を
介して形成された抵抗層であってもよい。また、この例
では単層配線であるが多層配線であってもよい。
この際、基板表面は下地配線２０段差により図示のよう
に凹凸が生ずる。
に凹凸が生ずる。
次に９通常のりソグラフィを用いて、基板表面の凹部の
コンタクト孔形成予定領域を含んで厚さ２０００〜５０
００人のＡ［からなる嵩上げパターン４Ａを形成する。
コンタクト孔形成予定領域を含んで厚さ２０００〜５０
００人のＡ［からなる嵩上げパターン４Ａを形成する。
第２図（ｂ）において、スバンタ法等により、基板上全
面に下層配線４形成用の厚さ５０００人のＡＩ膜を被着
する。
面に下層配線４形成用の厚さ５０００人のＡＩ膜を被着
する。
第２図（Ｃ１において、上記ＡＩ膜をパターニングして
下層配線４を形成する。
下層配線４を形成する。
ここで、下層配線４の下層はコンタクト対象の下層を意
味することにする。
味することにする。
この結果、基板表面の凹部の嵩上げパターン４Ａ上およ
び凸部上に下層配線４が形成される。
び凸部上に下層配線４が形成される。
第２図（ｄ＞において、平坦化絶縁膜として基板全面に
その表面が平坦化される程度に厚さ約１μｍのＳＯＧ膜
５を回転塗布し、エッチバックして下層配線４の表面を
露出する。
その表面が平坦化される程度に厚さ約１μｍのＳＯＧ膜
５を回転塗布し、エッチバックして下層配線４の表面を
露出する。
エツチングの条件は２反応ガスとして
ＣＦ４とＣＨＦ ３の混合ガスをを用い、これを０．３
Ｔｏｒｒに減圧した雰囲気中で１周波数１３．５６
ＭＢ２の電力を基板光たり５０〇−印加する。
Ｔｏｒｒに減圧した雰囲気中で１周波数１３．５６
ＭＢ２の電力を基板光たり５０〇−印加する。
この際、凹部の下層配線４は厚く形成されているので、
この上にＳＯＧ膜５が残ることはない。
この上にＳＯＧ膜５が残ることはない。
第２図（ｅｌにおいて、基板全面に第２の層間絶縁膜と
して厚さ５０００人のＣＶＤ ＳｉＯ□膜６を成長する
。
して厚さ５０００人のＣＶＤ ＳｉＯ□膜６を成長する
。
第３図（Ｃ１において、凹部の第２の配線４の上のコン
タクト孔形成予定領域において、 ＣＶＤ ＳｉＯ□膜
６にコンタクト孔７を形成し、下層配線４の表面を露出
する。
タクト孔形成予定領域において、 ＣＶＤ ＳｉＯ□膜
６にコンタクト孔７を形成し、下層配線４の表面を露出
する。
コンタクト孔７を形成するためのＣＶＤ ＳｉＯ□エツ
チングの条件は１反応ガスとして、ＣＦ、とＣＨＦ５の
混合ガスを用い、これを０．３ Ｔｏｒｒに減圧した雰
囲気中で９周波数１３．５６ ＭＨｚの電力を基板光た
り５００−印加する。
チングの条件は１反応ガスとして、ＣＦ、とＣＨＦ５の
混合ガスを用い、これを０．３ Ｔｏｒｒに減圧した雰
囲気中で９周波数１３．５６ ＭＨｚの電力を基板光た
り５００−印加する。
この後、コンタクト孔７を覆って厚さ１００００人のＡ
１膜からなる上層配線８が形成される。
１膜からなる上層配線８が形成される。
実施例では、コンタクト領域において、嵩上げパターン
４Ａは下層配！＆！４の下側に形成したが、上側に形成
しても効果は同じである。この上下の選択は次の基準に
よれば工程を増やすことなく嵩上げパターンを形成する
ことができる。
４Ａは下層配！＆！４の下側に形成したが、上側に形成
しても効果は同じである。この上下の選択は次の基準に
よれば工程を増やすことなく嵩上げパターンを形成する
ことができる。
また、実施例では平坦化絶縁膜５はＳＯＧ膜を用いたが
、ポリイミド等の樹脂を用いる場合にも脱ガスの影響が
大きいので１本発明を適用すると効果が大きい。
、ポリイミド等の樹脂を用いる場合にも脱ガスの影響が
大きいので１本発明を適用すると効果が大きい。
また、実施例では配線材料にＡＩを用いたが、 Ａ１合
金、あるいは高融点金属等を用いても本発明を適用する
ことができる。
金、あるいは高融点金属等を用いても本発明を適用する
ことができる。
以上説明したように本発明によれば、コンタクト孔の側
壁に平坦化絶縁膜を露出させないで、コンタクト不良の
発生を防止することができた。
壁に平坦化絶縁膜を露出させないで、コンタクト不良の
発生を防止することができた。
第１図は本発明の原理説明図。
第２図（３）〜（ｅ）は本発明の一実施例による製造工
程を説明する断面図。 第３図（ａ）〜（Ｃ）は従来例による製造工程を説明す
る断面図である。 図において １はＳｉ基板。 ２は下地配線。 ３は第１の層間絶縁膜。 ４はＡＩ膜からなる下層配線。 ４ＡはＡ１膜からなる嵩上げパターン。 ５は平坦化絶縁膜でＳＯＧ膜。 ６は第２の層間絶縁膜でＣＶＤ Ｓｉ０ｇ膜。 ７はコンタクト孔。 ８はＡＩ膜からなる上層配線 本発明の７ｖ埋説明凶 第１ 図 ｑノ
程を説明する断面図。 第３図（ａ）〜（Ｃ）は従来例による製造工程を説明す
る断面図である。 図において １はＳｉ基板。 ２は下地配線。 ３は第１の層間絶縁膜。 ４はＡＩ膜からなる下層配線。 ４ＡはＡ１膜からなる嵩上げパターン。 ５は平坦化絶縁膜でＳＯＧ膜。 ６は第２の層間絶縁膜でＣＶＤ Ｓｉ０ｇ膜。 ７はコンタクト孔。 ８はＡＩ膜からなる上層配線 本発明の７ｖ埋説明凶 第１ 図 ｑノ
Claims (1)
- 【特許請求の範囲】 １）表面に凹凸を有する基板上に下層配線を形成し、該
下層配線による凹凸を平坦化絶縁膜を塗布することによ
り平坦化した後、該基板上に層間絶縁膜を被着し、該層
間絶縁膜にコンタクト孔を形成し、該コンタクト孔を覆
って上層配線を形成して該上層配線と該下層配線とのコ
ンタクトをとる半導体装置の製造方法において、 該基板凹部の該コンタクト孔形成予定領域の該下層配線
の厚さを他の領域よりも厚く形成する工程を有すること
を特徴とする半導体装置の製造方法。 ２）前記下層配線の厚さを厚く形成する工程は、該下層
配線の下側、または上側に該下層配線と同一材料からな
る嵩上げパターンを形成することにより行われることを
特徴とする請求項１記載の半導体装置の製造方法。 ３）前記平坦化絶縁膜がスピンオングラス膜であること
を特徴とする請求項１または請求項２記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15579190A JPH0448634A (ja) | 1990-06-14 | 1990-06-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15579190A JPH0448634A (ja) | 1990-06-14 | 1990-06-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0448634A true JPH0448634A (ja) | 1992-02-18 |
Family
ID=15613513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15579190A Pending JPH0448634A (ja) | 1990-06-14 | 1990-06-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0448634A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100371835B1 (ko) * | 2001-01-12 | 2003-02-12 | 동부전자 주식회사 | 반도체 장치의 배선 제조 방법 |
-
1990
- 1990-06-14 JP JP15579190A patent/JPH0448634A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100371835B1 (ko) * | 2001-01-12 | 2003-02-12 | 동부전자 주식회사 | 반도체 장치의 배선 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2518435B2 (ja) | 多層配線形成法 | |
| KR100333382B1 (ko) | 반도체 장치의 다층금속배선 형성방법 | |
| JP3123450B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0669351A (ja) | 多層金属配線構造のコンタクトの製造方法 | |
| JPH0766200A (ja) | 半導体装置の製造方法 | |
| US6346473B1 (en) | Methods for fabricating microelectronic device interconnects with spun-on glass regions | |
| JPH0448634A (ja) | 半導体装置の製造方法 | |
| JP3557166B2 (ja) | 半導体素子の接触部形成方法 | |
| JP2643793B2 (ja) | 半導体装置及びその製造方法 | |
| KR20030050790A (ko) | 반도체 패드 영역 및 퓨즈 영역 형성방법 | |
| KR100315455B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JPH06112265A (ja) | 半導体装置のボンディングパッド構造およびその形成方法 | |
| JP2637726B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2783898B2 (ja) | 半導体装置の製造方法 | |
| KR970005683B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| KR100532981B1 (ko) | 반도체소자 식각방법 | |
| JPH05160126A (ja) | 多層配線形成法 | |
| JPH07147320A (ja) | 多層配線構造の半導体装置およびその製造方法 | |
| JPH09246374A (ja) | 多層配線構造体及びその製造方法 | |
| JPH07106309A (ja) | 超高集積半導体装置の製造方法 | |
| JPH05102149A (ja) | 半導体装置の製造方法 | |
| KR19990003152A (ko) | 반도체 소자의 제조 방법 | |
| JPH0531301B2 (ja) | ||
| KR19980020842A (ko) | 금속 배선 형성 방법 | |
| JPH05299518A (ja) | 半導体装置の製造方法 |