KR100371835B1 - 반도체 장치의 배선 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 배선 제조 방법에 관한 것으로, 특히 이 방법은 기판에 적층된 반사방지막 및 도전막을 식각하되, 도전막의 전체 두께중에서 소정 두께까지만 식각하고, 식각된 반사방지막 및 도전막의 측벽에 절연물질로 스페이서를 형성하고, 반사방지막 및 스페이서를 마스크로 삼아 스페이서에 얼라인되게 도전막을 식각하여 상측면 모서리가 제거, 즉 중앙 부위가 돌출(凸)된 하부 배선을 형성하고, 기판 전체에 층간 절연막을 증착하고 식각 공정으로 층간 절연막에 하부 배선 표면이 드러나고 스페이서가 제거된 콘택홀을 형성한 후에, 기판에 도전을 증착하고 CMP 공정으로 콘택홀에만 도전이 매립되도록 평탄화하여 하부 배선과 수직으로 연결된 플러그를 형성한다. 따라서, 본 발명은 수직 플러그와 콘택되는 하부 배선의 표면적을 넓혀 콘택 저항을 크게 낮출 수 있다.

Description

반도체 장치의 배선 제조 방법{METHOD FOR FORMING A LINE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체장치의 배선 제조방법에 관한 것으로서, 특히 고집적 반도체장치의 하부 배선과 수직 플러그 사이의 콘택 면적을 증가시켜 콘택 저항값을 낮출 수 있는 기술이다.
현재, 반도체 집적도가 높아짐에 따라 배선 사이의 수평 간격이 좁아지며, 소자의 고속 동작을 위해서 점차 배선의 수가 많아지고 있다. 이에, 다층 배선 구조를 채택한 반도체 공정에서는 상부 및 하부 배선 사이를 상호 수직으로 연결하는 플러그(plug) 공정의 중요성이 높아지고 있다. 더욱이 로직(logic) 소자의 경우에는 3∼5개의 다층 배선을 갖게 되며 각 배선을 연결하게 된다.
반도체 장치의 집적도가 증가함에 따라, 반도체 장치의 콘택홀 크기가 작아지고 어스펙트비(aspect ratio)가 커지게 되어 하부 배선과 상부 배선을 수직으로 연결하는 도전 플러그가 우수한 단차 도포성(step coverage)을 가지면서 낮은 콘택저항을 갖도록 하는 공정 기술이 매우 중요하다. 그 이유는 콘택홀 크기가 축소되면 하부 배선과 플러그의 콘택 면적이 줄어들어 결국 콘택 저항이 높아져 반도체장치의 전기적 성능이 저하되기 때문이다. 또한, 하부 배선과 플러그 사이에서 미스얼라인(mis-align)이 발생할 경우 콘택 면적은 더욱 줄어들게 되어 콘택 저항이 더 높아지게 된다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 도전막을 증착하고 이를 패터닝하되, 먼저 도전막의 상부 모서리 일부분을 식각하고 그 모서리에 절연물질의 스페이서를 형성한 후에 스페이서막에 얼라인되게 도전막을 패터닝하여 중앙 부위가 돌출(凸)된 하부 배선을 형성함으로써 하부 배선의 표면적을 넓혀 하부 배선과 수직 플러그의 콘택 면적을 증가시키는 반도체 장치의 배선 제조 방법을 제공하고자 한다.
이러한 목적을 달성하기 위하여 본 발명은 반도체 기판의 구조물에서 하부 배선과 상부 배선을 수직으로 연결하는 플러그를 갖는 반도체장치의 제조 방법에 있어서, 기판 전면에 도전막 및 반사방지막을 순차 증착하는 단계와, 반사방지막 상부에 하부 배선용 포토레지스트 패턴을 형성하고 식각 공정으로 포토레지스트 패턴에 의해 드러난 반사방지막 및 도전막을 식각하되, 도전막의 전체 두께중에서 소정 두께까지만 식각하는 단계와, 포토레지스트 패턴을 제거하고 식각된 반사방지막 및 도전막의 측벽에 절연물질로 스페이서를 형성하는 단계와, 반사방지막 및 스페이서를 마스크로 삼아 스페이서에 얼라인되게 도전막을 식각하여 상측면 모서리가 식각된 하부 배선을 형성하는 단계와, 하부 배선이 형성된 결과물 전체에 층간 절연막을 형성하고, 층간 절연막에 하부 배선 표면이 드러나고 스페이서가 제거된 콘택홀을 형성하는 단계와, 콘택홀이 형성된 층간 절연막에 도전을 매립하고 그 표면을 평탄화하여 하부 배선과 수직으로 연결된 플러그를 형성하는 단계를 포함한다.
도 1 내지 도 9는 본 발명에 따른 반도체 장치의 배선 제조 방법을 설명하기 위한 공정 순서도이다.
＜도면의 주요부분에 대한 부호의 설명＞
10 : 반도체기판 12,12' : 도전막
12a : 상부 모서리 부분이 식각된 하부 배선
14,14' : 반사방지막 16 : 포토레지스트 패턴
18 : 절연막 18' : 스페이서
20 : 층간 절연막 22 : 콘택홀
24 : 플러그
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 1 내지 도 9는 본 발명에 따른 반도체 장치의 배선 제조 방법을 설명하기 위한 공정 순서도이다.
도 1에 도시된 바와 같이, 반도체 기판으로서 실리콘기판(10) 전면에 도전막(12) 및 반사방지막(14)을 순차 증착한다. 이때, 도전막(12)은 약 5000Å으로 증착하고 반사방지막(14)은 1000Å정도 증착한다.
도 2에 도시된 바와 같이 사진 공정을 이용하여 반사방지막(14) 상부에 하부 배선용 포토레지스트 패턴(16)을 형성한다.
그리고 도 3에 도시된 바와 같이, 상기 포토레지스트 패턴(16)이 형성된 결과물에 건식 식각 공정을 진행하여 포토레지스트 패턴(16)에 의해 표면이 드러난 반사방지막(14) 및 도전막(12)을 식각하되, 도전막(12)의 전체 두께중에서 소정 두께까지만 일부 식각한다. 이때, 바람직하게는 도전막(12)의 식각 두께는 도전막(12)의 전체 두께의 50%∼60%까지로 하는 바, 본 실시예에서는 약 2000Å로 식각한다.
상기 반사방지막(14) 및 도전막(12)을 식각한 후에 포토레지스트 패턴(16)을 제거한다.
그 다음, 도 4에 도시된 바와 같이, 상기 결과물 전면에 절연물질로서 실리콘질화막(18)을 약 1000Å으로 증착한다. 그리고, 도 5에 도시된 바와 같이 플루오르(F) 복합가스를 이용한 플라즈마 식각 공정으로 실리콘질화막(18)을 식각한다. 이에 따라, 식각된 반사방지막(14') 및 도전막(12')의 측벽에 실리콘질화막으로 된 스페이서(18')가 형성된다. 이때, 식각 공정은 챔버의 전원을 1000W∼2000W, 챔버내 압력을 100mT∼500mT로 한다. 그리고, 식각 가스의 소스로서 CF4가스를 50sccm∼200sccm, CHF3가스를 20sccm∼100sccm로 공급하며 C4F8가스를 사용할 경우에는 10sccm∼100sccm으로 공급한다.
그 다음, 도 6에 도시된 바와 같이, 상기 반사방지막(14') 및 스페이서(12')를 마스크로 삼아 스페이서(18')에 얼라인(align)되도록 도전막(12')을 식각하여 본 발명에 따른 하부 배선(12a)을 형성한다. 상기 도전막(12')의 식각 공정은 나머지 잔여된 두께 약 3000Å을 식각한다. 이때, 금속 물질로된 도전막(12')의 식각 공정은 챔버내 전원을 100W∼300W, 챔버내 압력을 5mT∼20mT, 식각 소스 가스로서 Cl2가스를 사용할 경우 10sccm∼100sccm, BCl3가스의 경우에는 10sccm∼100sccm으로 한다.
그러면, 본 발명의 하부 배선(12a)은 상측면 모서리가 식각되어 중앙 부위가 돌출된 형태를 갖게 되어 일반 균일한 표면을 갖는 것에 비해 상측 표면적이 크게 증가된다.
그리고나서 도 7에 도시된 바와 같이, 하부 배선(12a)이 형성된 결과물 전체에 층간 절연막(20)을 형성한다. 그리고, 도 8에 도시된 바와 같이 콘택 마스크를 이용한 사진 및 식각 공정을 진행하여 층간 절연막(20)에 하부 배선(12a) 표면이 드러나는 콘택홀(22)을 형성하는데, 이때 식각 공정시 하부 배선(12a)의 상측면의 스페이서(18')도 함께 제거한다.
본 실시예에서는 층간 절연막(20)의 콘택홀(22) 식각 공정시 다음과 같은 2단계(메인식각 및 과도식각)로 진행하여 하부 배선(12a)의 스페이서(18')도 제거한다.
1단계의 메인 식각 공정은 챔버의 전원을 1000W∼2000W, 챔버내 압력을 50mT∼100mT로 하고, 식각 가스의 소스로서 CF4가스를 50sccm∼200sccm, CHF3가스를20sccm∼100sccm으로 한다. 이때, 식각 가스를 C4F8를 사용할 경우 10sccm∼50sccm으로 한다.
2단계의 과도 식각(over etch) 공정은 챔버의 전원을 100W∼500W, 챔버내 압력을 100mT∼500mT로 하고, CF4가스를 100sccm∼200sccm, SF6가스를 5sccm∼100sccm으로 한다.
그 다음, 도 9에 도시된 바와 같이, 콘택홀(22)이 형성된 층간 절연막(20)에 도전로서 텅스텐(W)을 매립하고 CMP(Chemical Mechanical Polishing)공정으로 텅스텐층을 평탄화하되, 층간 절연막(20) 부위의 텅스텐이 모두 제거될 때까지 진행한다. 이로 인해, 콘택홀(22)내에만 텅스텐이 매립되어 하부 배선(12a)과 수직으로 연결되는 플러그(24)가 형성된다.
그리고, 도면에 도시되지는 않았지만, 플러그(24)가 형성된 층간 절연막(20) 상부에 도전로서 금속을 증착하고 이를 패터닝하여 하부의 플러그(24)와 연결되는 상부 배선(미도시함)을 형성함으로써 본 발명에 따른 배선 제조 공정을 완료한다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 장치의 제조 방법은 중앙 부위가 돌출(凸)된 하부 배선을 형성함으로써 수직 플러그와 콘택되는 하부 배선의 표면적을 넓혀 콘택 저항을 크게 낮출 수 있다.
그러므로, 본 발명은 고집적 반도체장치에서 콘택홀 크기가 축소되고 미스얼라인이 발생하더라도 배선과 플러그 사이의 콘택 저항을 낮출 수 있어 반도체장치의 전기적 성능 저하를 막을 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (2)

  1. 반도체 기판의 구조물에서 하부 배선과 상부 배선을 수직으로 연결하는 플러그를 갖는 반도체장치의 배선 제조 방법에 있어서,
    상기 기판 전면에 도전막 및 반사방지막을 적층하는 단계;
    상기 반사방지막 상부에 하부 배선용 포토레지스트 패턴을 형성하고 식각 공정으로 상기 포토레지스트 패턴에 의해 드러난 반사방지막 및 도전막을 식각하되, 도전막의 전체 두께중에서 소정 두께까지만 식각하는 단계;
    상기 포토레지스트 패턴을 제거하고 상기 식각된 반사방지막 및 도전막의 측벽에 절연물질로 스페이서를 형성하는 단계;
    상기 반사방지막 및 스페이서를 마스크로 삼아 상기 스페이서에 얼라인되게 도전막을 식각하여 상측면 모서리가 식각된 하부 배선을 형성하는 단계;
    상기 하부 배선이 형성된 결과물 전체에 층간 절연막을 형성하고, 상기 층간 절연막에 상기 하부 배선 표면이 드러나고 상기 스페이서가 제거된 콘택홀을 형성하는 단계; 및
    상기 콘택홀이 형성된 층간 절연막에 도전을 매립하고 그 표면을 평탄화하여 하부 배선과 수직으로 연결된 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 배선 제조 방법.
  2. 제 1항에 있어서, 상기 도전막의 소정 두께를 식각시 전체 두께의 50%∼60%까지만 식각하는 것을 특징으로 하는 반도체 장치의 배선 제조 방법.
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