CN117936452A - 半导体结构制备方法及半导体结构 - Google Patents

半导体结构制备方法及半导体结构 Download PDF

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CN117936452A CN202211255077.4A CN202211255077A CN117936452A CN 117936452 A CN117936452 A CN 117936452A CN 202211255077 A CN202211255077 A CN 202211255077A CN 117936452 A CN117936452 A CN 117936452A
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杨琪
金炳秀
赵丹丹
周浩磊
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Abstract

本公开涉及一种半导体结构制备方法及半导体结构，半导体结构制备方法包括：提供衬底；按照预设规则于衬底上形成沿第一方向交替分布的芯片结构及切割道，以及位于切割道内的初始沟槽隔离结构，初始沟槽隔离结构的材料为第一绝缘材料；刻蚀初始沟槽隔离结构，得到预设隔离沟槽；预设隔离沟槽暴露出目标参考层，目标参考层为与初始沟槽隔离结构沿其厚度方向的相邻层；于预设隔离沟槽内填充第二绝缘材料，第二绝缘材料的硬度大于第一绝缘材料的硬度。上述半导体结构制备方法形成的半导体结构中切割道内硬度更大的第二绝缘材料可以避免晶圆切割过程中出现剥离或崩裂等缺陷，提高产品良率，降低了晶圆切割的工艺成本。

Description

半导体结构制备方法及半导体结构
技术领域
本公开涉及半导体制造领域，特别是涉及半导体结构制备方法及半导体结构。
背景技术
存储器是用来存储程序和各种数据信息的记忆部件，按存储器的使用类型可分为ROM(Read-Only Memory，只读存储器)和RAM(Random Access Memory，随机存取存储器)，根据存储单元的工作原理不同，随机存取存储器分为SRAM(Static RAM，静态随机存取存储器)和DRAM(Dynamic RAM，动态随机存取存储器)，DRAM与SRAM相比具有集成度高、功耗低及价格便宜等优点，在大容量存储器中被普遍采用。
然而，在存储器的制造工艺中，随着工艺节点的不断缩小，低介电常数材料的应用，在后续封装过程中切割晶圆时会出现剥离及崩裂等缺陷。
发明内容
基于此，本公开提供一种半导体结构制备方法及半导体结构，至少能够减少在切割晶圆过程中产生剥离及崩裂等问题。
为实现上述目的及其他目的，根据本公开的各种实施例，本公开的一方面提供一种半导体结构制备方法，包括：提供衬底；按照预设规则于衬底上形成沿第一方向交替分布的芯片结构及切割道，以及位于切割道内的初始沟槽隔离结构，初始沟槽隔离结构的材料为第一绝缘材料；刻蚀初始沟槽隔离结构，得到预设隔离沟槽；预设隔离沟槽暴露出目标参考层，目标参考层为与初始沟槽隔离结构沿其厚度方向的相邻层；于预设隔离沟槽内填充第二绝缘材料，第二绝缘材料的硬度大于第一绝缘材料的硬度。
上述实施例中的半导体结构制备方法，首先按照预设规则在切割道上预先形成初始沟槽隔离结构，再刻蚀初始沟槽隔离结构得到预设隔离沟槽之后，于预设隔离沟槽内填充第二绝缘材料，将原本在初始沟槽隔离结构内的第一绝缘材料替换成硬度更大的第二绝缘材料，与传统晶圆切割时会因为切割道中的材料硬度较小导致剥离及崩裂等缺陷相比，本实施例的半导体结构中切割道内硬度更大的第二绝缘材料，可以有效地避免晶圆切割过程中出现剥离或崩裂等缺陷，从而提高产品良率，降低晶圆切割的工艺成本。
在一些实施例中，第一绝缘材料的相对介电常数小于或等于3.0。低介电常数材料可以降低集成电路的漏电流、降低导线之间的寄生电容、降低集成电路发热，以及减少移位的导体层之间的寄生效应。
在一些实施例中，目标参考层包括硬度大于第一绝缘材料的硬度的第三绝缘材料，第二绝缘材料与第三绝缘材料相同。
在一些实施例中，预设规则包括：若沿第一方向相邻的两个芯片结构的间距小于第一预设阈值，则不在相邻的两个芯片结构之间形成初始沟槽隔离结构；反之，则在相邻的两个芯片结构之间形成初始沟槽隔离结构，避免因芯片结构间的间距过小导致晶圆切割时破坏芯片的内部结构。
在一些实施例中，初始沟槽隔离结构与相邻的两个芯片结构之间的间距相等，均为第一预设间距。通过设置初始沟槽隔离结构与相邻的两个芯片结构之间均为第一预设间距，避免在切割晶圆的过程中破坏切割道中的挡片。
在一些实施例中，切割道内分布有与衬底内有源区电连接的测试垫；初始沟槽隔离结构与其沿第二方向相邻的测试垫之间具有第二预设间距，第二预设间距小于第一预设间距，第二方向与第一方向相交。
在一些实施例中，沿第二方向相邻的初始沟槽隔离结构与测试垫均至少部分位于同一目标直线上，目标直线与第二方向平行，方便晶圆切割的同时避免破坏切割道中的功能结构。
在一些实施例中，刻蚀初始沟槽隔离结构，得到预设隔离沟槽包括：过刻蚀初始沟槽隔离结构，得到底部延伸至目标参考层内的预设隔离沟槽。
在一些实施例中，于预设隔离沟槽内填充第二绝缘材料包括：采用高密度等离子体沉积工艺及/或原子层沉积工艺于预设隔离沟槽内填充第二绝缘材料，形成第一介质层，第一介质层填充满预设隔离沟槽并覆盖芯片结构的顶面及切割道的顶面。第一介质层将预设隔离沟槽中的第一绝缘材料替换成第一介质层的第二绝缘材料，第二绝缘材料的硬度大于第一绝缘材料的硬度，硬度大于第一绝缘材料的硬度的第二绝缘材料可以避免晶圆切割过程中出现剥离或崩裂等缺陷，提高产品良率，降低晶圆切割的工艺成本。
在一些实施例中，在形成第一介质层之后还包括：于第一介质层远离衬底的表面形成绝缘保护层。绝缘保护层的形成可以防止在后续的半导体器件封装过程中，由于焊料容易移到半导体器件侧面，导致的短路和漏电。
在一些实施例中，绝缘保护层的顶面具有目标凹槽，目标凹槽位于预设隔离沟槽的正上方，使得在晶圆切割时更容易找到切割的位置，更有利于晶圆切割，提高产品良率。
在一些实施例中，绝缘保护层的材料与第一介质层的材料不同；以及绝缘保护层的材料选自氧化硅、氮化硅、氮碳化硅、氮氧化硅或其组合，以满足不同应用场景的实际需求。
在一些实施例中，半导体结构制备方法包括：第一预设阈值选自25μm-35μm；第二绝缘材料选自氧化硅、碳硅氧氢化物、掺氟氧化硅、碳化硅、氮化硅碳或其组合，以满足不同应用场景的实际需求。
在一些实施例中，第一预设间距的范围包括：13μm-16μm。
在一些实施例中，第二预设间距的范围包括：2.4μm-2.7μm。
在一些实施例中，测试垫的材料选自钛、钨、镍、金、银、硅化钨、铝、钯、铜或其组合，以满足不同应用场景的实际需求。
在一些实施例中，本公开的另一方面提供了一种半导体结构，采用上述任一实施例中半导体结构制备方法制备而成。
上述实施例中的半导体结构首先按照预设规则在切割道上预先形成初始沟槽隔离结构，再刻蚀初始沟槽隔离结构得到预设隔离沟槽之后，于预设隔离沟槽内填充第二绝缘材料，将原本在初始沟槽隔离结构内的第一绝缘材料替换成硬度更大的第二绝缘材料，与传统晶圆切割时会因为切割道中的材料硬度较小导致剥离及崩裂等缺陷相比，本实施例的半导体结构中切割道内硬度更大的第二绝缘材料，可以有效地避免晶圆切割过程中出现剥离或崩裂等缺陷，从而提高产品的良率，降低晶圆切割的工艺成本。
附图说明
为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开实施例的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的一种半导体结构制备方法的流程示意图；
图2a为本公开一实施例中半导体结构制备方法所得截面结构俯视图示意图；
图2b为本公开另一实施例中半导体结构制备方法所得截面结构俯视图示意图；
图3a-图10为本公开一实施例中半导体结构制备方法中不同步骤所得截面结构示意图。
附图标记说明：
10、衬底；20、目标参考层；30、芯片结构；40、切割道；41、初始沟槽隔离结构；42、测试垫；43、挡片；50、牺牲层；61、光刻胶材料层；60、图形化光刻胶层；70、预设隔离沟槽；80、第一介质层；90、绝缘保护层；91、目标凹槽；100、半导体结构；L1、第一预设间距；L2、第二预设间距。
具体实施方式
为了便于理解本公开，下面将参阅相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本公开的基本构想，虽图示中仅显示与本公开中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
随着集成电路制造工艺的不断发展，半导体器件的集成度不断提高，动态随机存取存储器(Dynamic Random Access Memory，DRAM)的尺寸在不断缩小,后段的电阻─电容延时(RC Delay)在不断影响着DRAM的性能。为了改善后段的电阻-电容延时，研究者不断在寻找低介电常数材料来充当介电层，从而可以降低后段的寄生电容。但低介电常数材料的弹性模量和硬度都比较小，在后续封装时切割晶圆的过程中，低介电常数材料容易产生剥离或崩裂等缺陷，从而影响产品良率。
在一些实施例中，请参考图1，本公开提供了一种半导体结构制备方法，包括：
步骤S202：提供衬底；
步骤S204：按照预设规则于衬底上形成沿第一方向交替分布的芯片结构及切割道，以及位于切割道内的初始沟槽隔离结构，初始沟槽隔离结构的材料为第一绝缘材料；
步骤S206：刻蚀初始沟槽隔离结构，得到预设隔离沟槽；
步骤S208：预设隔离沟槽暴露出目标参考层，目标参考层为与初始沟槽隔离结构沿其厚度方向的相邻层；
步骤S210：于预设隔离沟槽内填充第二绝缘材料，第二绝缘材料的硬度大于第一绝缘材料的硬度。
作为示例，请继续参考图1-图2b，本实施例首先按照预设规则在切割道40上预先形成初始沟槽隔离结构41，再刻蚀初始沟槽隔离结构41得到预设隔离沟槽之后，于预设隔离沟槽内填充第二绝缘材料，将原本在初始沟槽隔离结构内的第一绝缘材料替换成硬度更大的第二绝缘材料，与传统晶圆切割时会因为切割道中的材料硬度较小导致剥离及崩裂等缺陷相比，本实施例的半导体结构中切割道内硬度更大的第二绝缘材料，可以有效地避免晶圆切割过程中出现剥离或崩裂等缺陷，从而提高产品良率，降低晶圆切割的工艺成本。
作为示例，请继续参考图1-图2b，在晶圆切割操作中，切割刀切割时容易使介电层产生严重的剥离或龟裂现象，导致剥离及崩裂等缺陷。由于介质层和刻蚀停止层粘附性不好产生剥离，剥离可能发生在半导体器件生产过程中，或半导体器件生产完成后在对钝化层与外引线粘附强度进行可靠性测试过程中。在生产过程中产生剥离及崩裂等缺陷会导致后层金属层翘起或崩裂，影响其电连接并最终导致半导体器件电性失效。
作为示例，请参考图3a，步骤S202中的衬底10可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。衬底10可以为单层结构，也可以为多层结构。例如，衬底10可以是诸如硅(Si)衬底、硅锗(SiGe)衬底、硅锗碳(SiGeC)衬底、碳化硅(SiC)衬底、砷化镓(GaAs)衬底、砷化铟(InAs)衬底、磷化铟(InP)衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，衬底10可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。因此衬底10的类型不应限制本公开的保护范围。可以采用离子注入工艺向衬底10内注入P型离子，以形成第一类型掺杂阱区(未图示)，P型离子可以包括但不限于硼(B)离子、镓(Ga)离子、氟化硼(BF2)离子及铟(In)离子等中任一种或多种。
作为示例，请继续参考图2a-图3b，步骤S204按照预设规则于衬底10上形成沿第一方向交替分布的芯片结构30及切割道40，以及位于切割道40内的初始沟槽隔离结构41，初始沟槽隔离结构41的材料为第一绝缘材料，第一方向可以为ox方向。晶圆由多个芯片构成，芯片之间以切割道40相隔。每个芯片通过沉积、刻蚀、掺杂及热处理等工艺，在衬底10上形成元件、叠层、金属互连层等，其中芯片结构30用于后续形成器件结构，切割道40用于在半导体结构制作完成时，作为封装阶段分割芯片结构30的切割线。
在一些实施例中，请继续参考图2a-图3b，初始沟槽隔离结构41中第一绝缘材料的相对介电常数小于或等于3.0。例如，初始沟槽隔离结构41中第一绝缘材料的相对介电常数可以为1.0、2.2、2.7、2.6、2.7、2.9或3.0等等。示例地，第一绝缘材料可以为多孔碳掺杂氧化物、纳米多孔有机硅酸盐、干胶、气胶、掺氟的非晶系碳膜、聚对二甲基苯、苯环丁烯、SiLK及黑色金刚石膜(Black Diamond film，BD film)。BD film是通过将-CH3引入二氧化硅衬底制备的复合电介质材料SiOC：H，作为典型的低介电常数材料，BD film具有低介电常数,高性能等特点。低介电常数材料可以降低集成电路的漏电流、降低导线之间的寄生电容、降低集成电路发热，以及减少移位的导体层之间的寄生效应。材料硬度和弹性模量对于切割工艺非常重要。但低介电常数材料的弹性模量和硬度都比较小，在切割晶圆的时候切割道40里的低介电常数材料容易导致剥离及崩裂等缺陷，从而影响产品良率。
在一些实施例中，请继续参考图2a-图3b，步骤S204中预设规则包括：若沿第一方向相邻的两个芯片结构30的间距小于第一预设阈值，则不在相邻的两个芯片结构30之间形成初始沟槽隔离结构41；反之，则在相邻的两个芯片结构30之间形成初始沟槽隔离结构41，避免因芯片结构30间的间距过小导致晶圆切割时破坏芯片的内部结构，第一方向可以为ox方向。
在一些实施例中，请继续参考图2a-图3b，初始沟槽隔离结构41与沿第一方向相邻的两个芯片结构30之间的间距相等，均为第一预设间距L1。通过设置初始沟槽隔离结构41与相邻的两个芯片结构30之间均为第一预设间距L1，避免在切割晶圆的过程中破坏切割道40中的挡片43，第一方向可以为ox方向。
请注意，本领域技术人员可以毫无疑义的确定，本公开实施例中的“相等”不局限于绝对相等，可以指二者的差异值在预设精度范围内。
在一些实施例中，请继续参考图2a-图3b，切割道40内分布有与衬底10内有源区电连接的测试垫42；初始沟槽隔离结构41与其沿第二方向相邻的测试垫42之间具有第二预设间距L2，第二预设间距L2小于第一预设间距L1，第二方向与第一方向相交，第一方向可以为ox方向，第二方向可以为oy方向。测试垫42是半导体工艺厂在晶圆加工中为了监测工艺而加入在晶圆固定位置的测试元件，可以通过对测试垫42进行晶圆参数测试(WaferAcceptance Test，WAT)，得到电参数来监控各步工艺是否正常和稳定。测试时，探针接触到晶圆上单数个或复数个芯片结构30对应的测试垫42，即可通过输入信道将电源和信号传输到晶圆上全部的或选定区域中的芯片结构30。芯片结构30形成于晶圆上之后，必须经过WAT才能出厂。WAT的主要目的是仿真客户所设计的电路，并监控工艺的稳定性来增进产品良率、通过测试基本电性参数来反应产线的问题，以及通过测量电路运行过程中的电性参数来判断是否有断线或桥接上的问题。切割道40中还可以包括测试元件组中除测试垫42以外的元件。可以设置测试垫42为多个间隔分布的长条状子结构来减少用料，节约成本。通过设置初始沟槽隔离结构41与其沿第二方向相邻的测试垫42之间具有第二预设间距L2，避免在切割晶圆的过程中破坏切割道40中的测试垫42。
在一些实施例中，请继续参考图2a-图3b，沿第二方向相邻的初始沟槽隔离结构41与测试垫42均至少部分位于同一目标直线上，目标直线与第二方向平行，第二方向可以为oy方向。本实施例方便晶圆切割的同时避免破坏切割道40中的功能结构，同时满足多种不同应用场景的实际需求。
作为示例，请继续参考图2a-图3b，切割操作是在晶圆的有源侧进行，有源侧形成有芯片结构30及芯片结构30的多层导线层，切割道40位于每一单独的芯片结构30之间的区域。切割道40不具有芯片结构30的电路元件且由于每一芯片结构30为一独立装置，所以用于内连线导体的金属体未延伸或跨越至切割道40内，而局限于芯片结构30内，避免切割刀切断导线层。然而，一些用于晶圆可靠度或功能性测试的测试垫42及挡片43会设置于切割道40内，以助于晶圆的测试。在切割操作中，如果切割刀切割到测试垫42及挡片43会使介电层产生剥离及崩裂等缺陷，所以预设规则中限定初始沟槽隔离结构41与沿第一方向相邻的两个芯片结构30之间具有第一预设间距L1，限定初始沟槽隔离结构41与其沿第二方向相邻的测试垫42之间具有第二预设间距L2，以及限定初始沟槽隔离结构41与测试垫42均至少部分位于同一目标直线上，使得在切割操作中，切割刀不会切割到测试垫42及挡片43，避免了剥离及崩裂等缺陷的产生。
在一些实施例中，步骤S206刻蚀初始沟槽隔离结构，得到预设隔离沟槽包括：
步骤S2061：过刻蚀初始沟槽隔离结构，得到底部延伸至目标参考层内的预设隔离沟槽。
作为示例，步骤S2061中可以通过控制刻蚀的速率及时间来去除初始沟槽隔离结构的材料，然后再继续刻蚀预设时间，得到底部延伸至目标参考层内的预设隔离沟槽，避免残留部分初始沟槽隔离结构的材料。
作为示例，步骤S2061过刻蚀初始沟槽隔离结构，得到底部延伸至目标参考层内的预设隔离沟槽，包括：
步骤S20611：形成覆盖芯片结构的顶面及切割道的顶面的牺牲层；
步骤S20612：于牺牲层的顶面形成图形化光刻胶层；
步骤S20613：基于图形化光刻胶层过刻蚀牺牲层及初始沟槽隔离结构，得到底部延伸至目标参考层内的预设隔离沟槽。
作为示例，请参考图4，步骤S20611中可以采用沉积工艺于芯片结构30的顶面及切割道40的顶面上形成牺牲层50，牺牲层50可以是单层结构，也可以是多层堆叠结构。牺牲层50材质可以是硬掩模、旋涂硬掩模(Spin-on Hardmask，SOH)、光刻胶或其组合。SOH是制作半导体微图形的辅助材料，可以填补间隙使表面更加平坦，并加强耐腐蚀性。应当理解的是，本公开涉及的牺牲层50是在形成目标图案之后需要被去掉的膜层。沉积工艺可以包括但不限于化学气相沉积工艺(Chemical Vapor Deposition，CVD)、原子层沉积工艺(AtomicLayer Deposition，ALD)、高密度等离子沉积(High Density Plasma，HDP)工艺、等离子体增强沉积工艺及旋涂介质层(Spin-on Dielectric，SOD)等工艺中的一种或多种。例如，可以采用原子层沉积工艺形成牺牲层50，由于原子层沉积工艺在三维复杂表面进行沉积时具有优异的共形性及均匀性，从而能够在芯片结构30的顶面及切割道40的顶面形成均匀的牺牲层50，使得沉积牺牲层50制程的保形性、均匀性及覆盖率提升。
作为示例，请参考图5-图6，步骤S20612中在牺牲层50的顶面涂覆光刻胶材料层61，并经曝光、显影等一系列步骤，形成图形化光刻胶层60，图形化光刻胶层60具有限定预设隔离沟槽70的位置及形状的开口图形，光刻胶可以是正光刻胶或负光刻胶，显影方式可以是正性显影或负性显影。
作为示例，请参考图7，步骤S20613中可以采用刻蚀工艺以图形化光刻胶层60为掩膜版刻蚀牺牲层50及切割道40，得到预设隔离沟槽70。刻蚀工艺可以包括但不限于干法刻蚀工艺及/或湿法刻蚀工艺。干法刻蚀工艺可以包括但不限于反应离子刻蚀(RIE)、感应耦合等离子体刻蚀(ICP)及高浓度等离子体刻蚀(HDP)等中一种或多种。例如，刻蚀牺牲层50及切割道40可以采用等离子刻蚀工艺，等离子体刻蚀是是指利用高频辉光放电反应，将反应气体激活成活性粒子，例如源自或游离基，这些活性粒子扩散到刻蚀的部位与被刻蚀材料进行反应，形成挥发性生成物而被去除，达到刻蚀的目的，刻蚀气体可以包括NF3、CF3、HF、CHF4或其组合，从而提高刻蚀速率。
作为示例，请继续参考图7，步骤S20613在形成预设隔离沟槽70之后，去除剩余的图形化光刻胶层60及牺牲层50从而暴露出芯片结构30的顶面。对于去除图形化光刻胶层60，去除方法可以包括灰化去胶及湿法清洗；对于由硬掩膜等构成的牺牲层50，去除方法包括湿法刻蚀及/或干法刻蚀，干法刻蚀工艺可以包括但不限于RIE、ICP、HDP等中一种或多种。例如，刻蚀牺牲层50可以采用激光刻蚀工艺，激光刻蚀工艺是利用高能量激光光束照射到被刻蚀件表面，使其融化或气化，形成一定深度的凹槽，实现对材料刻蚀的目的，采用激光刻蚀工艺可以提升产品的良率及稳定性，实现不同图形不同角度的一次性成型，且无耗材、无污染，成本低。
作为示例，请继续参考图7，步骤S208中预设隔离沟槽70暴露出目标参考层20，目标参考层20为与初始沟槽隔离结构41沿其厚度方向的相邻层。目标参考层20为与初始沟槽隔离结构41沿其厚度方向的相邻层包括目标参考层20与初始沟槽隔离结构41沿目标参考层20的厚度方向上直接相邻或目标参考层20与初始沟槽隔离结构41沿目标参考层20的厚度方向上存在中间介质层相邻，目标参考层20的厚度方向可以为oy方向。
在一些实施例中，请继续参考图7，目标参考层20包括硬度大于第一绝缘材料的硬度的第三绝缘材料，第二绝缘材料与第三绝缘材料相同。第三绝缘材料的材料选自氧化硅、碳硅氧氢化物、掺氟氧化硅、碳化硅、氮化硅碳或其组合，以满足不同应用场景的实际需求。
在一些实施例中，请参考图8，于预设隔离沟槽70内填充第二绝缘材料包括：采用高密度等离子体沉积工艺及/或原子层沉积工艺于预设隔离沟槽70内填充第二绝缘材料，形成第一介质层80，第一介质层80填充满预设隔离沟槽70并覆盖芯片结构30的顶面及切割道40的顶面。第一介质层80将预设隔离沟槽41中的第一绝缘材料替换成第一介质层80的第二绝缘材料，第二绝缘材料的硬度大于第一绝缘材料的硬度，硬度大于第一绝缘材料的硬度的第二绝缘材料可以避免晶圆切割过程中出现剥离或崩裂等缺陷，提高产品良率，降低晶圆切割的工艺成本。
作为示例，请继续参考图8，可以采用高密度等离子体沉积工艺于预设隔离沟槽70内填充第二绝缘材料，形成第一介质层80，第一介质层80填充满预设隔离沟槽70并覆盖芯片结构30的顶面及切割道40的顶面。高密度等离子体沉积工艺可以为高密度等离子体化学气相淀积(High Density Plasma Chemical Vapor Deposition,HDP CVD)工艺，HDP CVD工艺是在同一个反应腔中同步地进行淀积和刻蚀的工艺，其在反应中所用的气体可以选自硅烷、氧气、氢气、氩气、氦气或其组合。在常见的HDP CVD制程中，淀积工艺通常是由硅烷和氧气的反应来实现，而蚀刻工艺通常是由氩气和氧气的溅射来完成。HDP CVD工艺的淀积工艺可以大致分为两个步骤，第一步是利用无偏置的射频电源淀积一层富氧二氧化硅作为保护层；第二步是用含有偏置的射频电源淀积主体薄膜，由于有第一步所淀积的二氧化硅作为保护层，第二步淀积主体薄膜的过程中，其等离子体的损伤会被保护层部分吸收，因此HDPCVD工艺的淀积工艺的过程其等离子体损伤较小。与传统工艺缺乏等离子体辅助淀积产生的膜会依赖下层表面而显示出不同的淀积特性，另外还有低密度和吸潮性，HDP CVD工艺在同一个反应腔中同步地进行淀积和刻蚀的工艺具有卓越的填孔能力、稳定的淀积质量及可靠的电学特性。因此，根据高密度等离子体沉积工艺自身的特性，采用高密度等离子体沉积工艺形成第一介质层80，实现对于预设隔离沟槽70高深宽比间隔的优良填充，并使得沉积第一介质层80具有高密度、低杂质缺陷及对硅片有优良的粘附能力等优点，避免产生空气间隙。
作为示例，请继续参考图8，还可以采用原子层沉积工艺于预设隔离沟槽70内形成第一介质层80，第一介质层80填充满预设隔离沟槽70并覆盖芯片结构30的顶面及切割道40的顶面。原子层沉积工艺是通过将气相前驱体脉冲交替地通入反应器并在沉积基体上化学吸附并反应而形成沉积膜的一种技术，当前驱体达到沉积基体表面时，会在其表面化学吸附并发生表面反应，原子层沉积的表面反应具有自限制性(self-limiting)，通过在原子层沉积中不断重复自限制反应形成所需要的结构，前驱体材料可以包括非金属前驱体材料及/或金属前驱体材料。例如，非金属前驱体包括卤化物(SiCl4或AlCl3等)、氮化物(NH3、(CH3)NH2或BuNH2等)，金属前驱体包括烷基前驱体(Ga(CH3)3或Mg(C2H5)2)、β-二酮前驱体(La(thd)3或Ca(thd)2)、醇盐前驱体(Ta(OC2H5)5或Zr[(OC)(CH3)3]4)或烷基胺及硅胺基前驱体(Ti[N(C2H5CH3)2]4或Pr[N(SiMe3)2]3)等；传统的溶液化学沉积技术以及溅射或蒸镀等物理沉积技术由于缺乏表面控制性或存在溅射阴影区，在三维复杂结构的表面进行沉积的效果较差，然而原子层沉积技术基于表面自限制性、自饱和吸附反应，从而具有表面控制性，所制备的结构具有优异的三维共形性及大面积的均匀性，对于复杂高深宽比的表面沉积制程的适应性更强，同时原子层沉积工艺可以制造出光滑的表面形貌，紧密地贴合填充层，从而减小沉积制程产生的应力，例如，相比于传统的钨沉积技术，原子层沉积低氟钨技术可以降低一个数量级(GPa至hMPa)的应力、99％的氟含量以及30％的电阻率，因此，根据原子层沉积工艺自身的特性，采用原子层沉积工艺形成第一介质层80，实现对于预设隔离沟槽70、芯片结构30的顶面及切割道40的均匀覆盖，使得沉积第一介质层80制程的保形性、均匀性及覆盖率提升，避免产生空气间隙。
作为示例，请继续参考图8，可以设置高密度等离子体沉积工艺的温度范围为300℃-500℃，例如可以设置高密度等离子体沉积工艺的温度为300℃、400℃或500℃等等。可以设置高密度等离子体沉积工艺的反应腔压力范围为1Torr-10Torr，例如可以设置高密度等离子体沉积工艺的反应腔压力为1Torr、3Torr、5Torr、7Torr、9Torr或10Torr等等。可以设置高密度等离子体沉积工艺中气体的流量范围为100sccm-1000sccm，例如可以设置高密度等离子体沉积工艺中气体的流量为100sccm、300sccm、500sccm、700sccm、900sccm或1000sccm等等。可以设置高密度等离子体沉积工艺的射频功率范围为1000～8000W，例如可以设置高密度等离子体沉积工艺的射频功率为1000W、3000W、5000W、7000W或8000W等等，从而提升对不同结构及材料进行沉积的适应性，精准可控地降低寄生电容，从而进一步提高半导体器件的可靠性与稳定性。
作为示例，请继续参考图8，可以设置原子层沉积工艺沉积的速率范围为每秒0.5埃-每秒2埃，例如可以设置原子层沉积工艺沉积的速率为每秒0.5埃、每秒0.8埃、每秒1.1埃、每秒1.4埃、每秒1.7埃或每秒2埃等。可以设置原子层沉积工艺压力的范围为0.1torr-50torr，例如可以设置原子层沉积工艺压力为0.1torr、0.5torr、2.5torr、12.5torr或50torr等。可以设置原子层沉积工艺温度的范围为25℃-600℃，例如可以设置原子层沉积工艺温度为25℃、140℃、255℃、370℃、485℃或600℃等。可以设置原子层沉积工艺中氧气的流量范围为0.1L-10L，例如可以设置原子层沉积工艺中氧气的流量为0.1L、0.5L、1L、5L或10L等。原子层沉积工艺的前驱体材料可以包括硅烷，例如，硅烷包括：二(异丙氨基)硅烷、双(叔丁基氨基)硅烷、双(二乙氨基)硅烷或其组合。通过在原子层沉积工艺中采取不同的沉积速率、压力、温度、氧气流量及前驱体材料，提升对不同结构及材料进行沉积的适应性，精准可控地降低寄生电容，从而进一步提高半导体器件的可靠性与稳定性。
在一些实施例中，请参考图9，在形成第一介质层80之后还包括：于第一介质层80远离衬底10的表面形成绝缘保护层90。
作为示例，请继续参考图9，可以采用沉积工艺于第一介质层80远离衬底10的表面形成绝缘保护层90，沉积工艺可以包括但不限于CVD、ALD、HDP工艺、SOD等工艺中的一种或多种。绝缘保护层90的形成可以防止在后续的半导体器件封装过程中，由于焊料容易移到半导体器件侧面，导致的短路和漏电。绝缘保护层90可以将焊料分隔，避免因为焊料爬升导致的短路和打火现象。
作为示例，请继续参考图9，如果在过刻蚀初始沟槽隔离结构41，得到底部延伸至目标参考层20内的预设隔离沟槽70后不沉积第一介质层80和绝缘保护层90，容易导致晶圆内部产生空气间隙，并导致晶圆各个位置的应力不好控制，产生剥离及崩裂等缺陷，而沉积第一介质层80和绝缘保护层90后，晶圆各个位置的应力类似，避免产生剥离及崩裂等缺陷。
在一些实施例中，请参考图10，绝缘保护层90的顶面具有目标凹槽91，目标凹槽91位于预设隔离沟槽70的正上方，使得在晶圆切割时更容易找到切割的位置，更有利于晶圆切割，提高产品良率。
在一些实施例中，请继续参考图10，绝缘保护层90的材料与第一介质层80的材料不同；以及绝缘保护层90的材料选自氧化硅、氮化硅、氮碳化硅、氮氧化硅或其组合，以满足不同应用场景的实际需求。
在一些实施例中，请继续参考图10，半导体结构100制备方法包括：沿第一方向相邻的两个芯片结构30的间距小于第一预设阈值，第一预设阈值选自25μm-35μm，例如第一预设阈值可以为：25μm、27μm、29μm、31μm、33μm或35μm等等，第一方向可以为ox方向；第二绝缘材料的材料选自氧化硅、碳硅氧氢化物、掺氟氧化硅、碳化硅、氮化硅碳或其组合，以满足不同应用场景的实际需求。
在一些实施例中，请继续参考图10及图2b，初始沟槽隔离结构41与相邻的两个芯片结构30之间的间距为第一预设间距L1，第一预设间距L1的范围为13μm-16μm，例如第一预设间距可以为13μm、14μm、15μm或16μm等等。
在一些实施例中，请继续参考图10及图2b，初始沟槽隔离结构41与其沿第二方向相邻的测试垫42之间的间距为第二预设间距L2，第二预设间距L2的范围为2.4μm-2.7μm，例如第二预设间距可以为：2.4μm、2.45μm、2.5μm、2.55μm、2.6μm、2.65μm或2.7μm等等，第二方向可以为oy方向。
在一些实施例中，请继续参考图10，测试垫42的材料选自钛、钨、镍、金、银、硅化钨、铝、钯、铜或其组合，以满足不同应用场景的实际需求。
应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，虽然图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
请继续参考图10，在一些实施例中，提供了一种半导体结构100，采用上述任一实施例中半导体结构制备方法制备而成。
作为示例，请继续参考图10及图2b，首先按照预设规则在切割道40上预先形成初始沟槽隔离结构41，再刻蚀初始沟槽隔离结构41得到预设隔离沟槽70之后，于预设隔离沟槽70内填充第二绝缘材料，将原本在初始沟槽隔离结构41内的第一绝缘材料替换成硬度更大的第二绝缘材料，与传统晶圆切割时会因为切割道40中的材料硬度较小导致剥离及崩裂等缺陷相比，本实施例的半导体结构100中切割道40内硬度更大的第二绝缘材料，可以有效地避免晶圆切割过程中出现剥离或崩裂等缺陷，从而提高产品的良率，降低晶圆切割的工艺成本。
请注意，上述实施例仅出于说明性目的而不意味对本公开的限制。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对公开专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种半导体结构制备方法，其特征在于，包括：
提供衬底；
按照预设规则于所述衬底上形成沿第一方向交替分布的芯片结构及切割道，以及位于所述切割道内的初始沟槽隔离结构，所述初始沟槽隔离结构的材料为第一绝缘材料；
刻蚀所述初始沟槽隔离结构，得到预设隔离沟槽；
所述预设隔离沟槽暴露出目标参考层，所述目标参考层为与所述初始沟槽隔离结构沿其厚度方向的相邻层；
于所述预设隔离沟槽内填充第二绝缘材料，所述第二绝缘材料的硬度大于所述第一绝缘材料的硬度。
2.根据权利要求1所述的半导体结构制备方法，其特征在于，所述第一绝缘材料的相对介电常数小于或等于3.0。
3.根据权利要求1所述的半导体结构制备方法，其特征在于，所述目标参考层包括硬度大于所述第一绝缘材料的硬度的第三绝缘材料，所述第二绝缘材料与所述第三绝缘材料相同。
4.根据权利要求1所述的半导体结构制备方法，其特征在于，所述预设规则包括：
若沿所述第一方向相邻的两个所述芯片结构的间距小于第一预设阈值，则不在所述相邻的两个所述芯片结构之间形成所述初始沟槽隔离结构；
反之，则在所述相邻的两个所述芯片结构之间形成所述初始沟槽隔离结构。
5.根据权利要求4所述的半导体结构制备方法，其特征在于，所述初始沟槽隔离结构与所述相邻的两个所述芯片结构之间的间距相等，均为第一预设间距。
6.根据权利要求5所述的半导体结构制备方法，其特征在于，所述切割道内分布有与所述衬底内有源区电连接的测试垫；
所述初始沟槽隔离结构与其沿第二方向相邻的测试垫之间具有第二预设间距，所述第二预设间距小于所述第一预设间距，所述第二方向与所述第一方向相交。
7.根据权利要求6所述的半导体结构制备方法，其特征在于，沿所述第二方向相邻的所述初始沟槽隔离结构与所述测试垫均至少部分位于同一目标直线上，所述目标直线与所述第二方向平行。
8.根据权利要求1-7任一项所述的半导体结构制备方法，其特征在于，所述刻蚀所述初始沟槽隔离结构，得到预设隔离沟槽，包括：
过刻蚀所述初始沟槽隔离结构，得到底部延伸至所述目标参考层内的预设隔离沟槽。
9.根据权利要求8所述的半导体结构制备方法，其特征在于，所述于所述预设隔离沟槽内填充第二绝缘材料，包括：
采用高密度等离子体沉积工艺及/或原子层沉积工艺于所述预设隔离沟槽内填充所述第二绝缘材料，形成第一介质层，所述第一介质层填充满所述预设隔离沟槽并覆盖所述芯片结构的顶面及所述切割道的顶面。
10.根据权利要求9所述的半导体结构制备方法，其特征在于，在形成所述第一介质层之后，还包括：
于所述第一介质层远离所述衬底的表面形成绝缘保护层。
11.根据权利要求10所述的半导体结构制备方法，其特征在于，所述绝缘保护层的顶面具有目标凹槽，所述目标挖槽位于所述预设隔离沟槽的正上方。
12.根据权利要求10所述的半导体结构制备方法，其特征在于，所述绝缘保护层的材料与所述第一介质层的材料不同；以及
所述绝缘保护层的材料包括：氧化硅、氮化硅、氮碳化硅、氮氧化硅或其组合。
13.根据权利要求4-7任一项所述的半导体结构制备方法，其特征在于：
所述第一预设阈值选自25μm-35μm；及/或
所述第二绝缘材料选自氧化硅、碳硅氧氢化物、掺氟氧化硅、碳化硅、氮化硅碳或其组合。
14.根据权利要求6或7所述的半导体结构制备方法，其特征在于，包括如下特征中至少一个：
所述第一预设间距的范围包括：13μm-16μm；
所述第二预设间距的范围包括：2.4μm-2.7μm；
所述测试垫的材料选自钛、钨、镍、金、银、硅化钨、铝、钯、铜或其组合。
15.一种半导体结构，其特征在于，采用权利要求1-14任一项所述的半导体结构制备方法制备而成。
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CN105374762B (zh) * 2014-08-28 2018-09-18 中芯国际集成电路制造(上海)有限公司 待切割的半导体芯片结构及其制造方法
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CN113937065A (zh) * 2021-10-12 2022-01-14 长鑫存储技术有限公司 半导体结构及其制备方法
CN114203648B (zh) * 2022-02-21 2022-05-03 安建科技(深圳)有限公司 一种改善晶圆翘曲变形的芯片结构及其制备方法
CN114823315A (zh) * 2022-04-24 2022-07-29 上海华虹宏力半导体制造有限公司 半导体器件及其制作方法

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