KR19980057850A - 다층 금속 배선의 스택 플래그 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자 제조 방법에 관한 것으로, 반도체 소자의 다층 금속 배선 공정에서 집적도를 높이기 위해 금속층간의 접속을 스택 플러그(STACK PLUG)방식으로 할 때 콘택의 중간층으로 사용된 질화막을 핫 인산

Description

다층 금속 배선의 스택 플래그 형성 방법

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 다층 금속 배선에서 스택트 플러그(STACKED PLUG) 형성 방법에 관한 것이다.

반도체 소자가 고집적화 되고 소자의 기능이 다양화되면서 칩의 크기는 더 작아지고 메모리와 비메모리 소자의 결합에 의한 새로운 기능을 갖는 소자의 생산이 본격화 되고 있다. 이 때 가장 중요한 핵심 기술로는 다층구조 금속배선의 구현을 들 수 있으며 소자의 동작 속도를 고려할 때 Al 금속을 배선 재료로 이용하는 것이 매우 유리하다. 그러나 PVD 방법으로 Al 막을 증착시킬 때 다층막을 형성하는 것은 보이드(void) 발생 등의 문제로 인하여 어려움이 많다. 따라서 안정적인 다층 금속배선 공정을 확보하는 것은 차세대 반도체 소자의 개발을 촉진시킨다는 측면에서 매우 중요하다.

종래의 플러그 형성 방법의 문제점을 도1a 및 도1b를 이용하여 설명하면 다음과 같다. 도1a 및 도1b는 종래의 와인 글래스(wine glass) 형태의 텅스텐 플러그(W plug) 형성 방법을 설명하기 위해 순서적으로 도시한 단면도이다. 도1a에 도시된 바와 같이 실리콘 기판(11) 상부에 산화막(12) 및 SiN_X질화막(13)을 형성하고, 산화막(12)과 질화막(13)의 선택된 영역을 제거한 후 와인 글래스 형태로 텅스텐(14)을 증착한다. 그런데, 도시된 바와 같이 텡스텐(14) 증착시 보이드 부분(15)이 형성되게 된다.

도1b는 보이드(15)가 형성된 와인 글래스 형태의 텡스텐(14)의 선택된 영역을 식각하여 플러그를 형성시킨 단면도이다. 도시된 바와 같이 보이드가 형성되었던 부분을 식각하여 플러그를 형성하면 이후의 적층 금속의 배선에 치명적인 영향을 미치게 되며, 플러그 간의 오정렬(mis-align)으로 인하여 플러그 형성 자체에 문제가 발생할 수 있어 누설 전류 발생과 높은 저항값을 나타내게 된다.

따라서, 본 발명은 플러그를 형성하기 위한 텅스텐 증착시 보이드의 형성을 방지하므로써 디바이스의 동자 특성의 향상과 오정렬(mis-align)에 따른 소자의 수율 감소를 최소화할 수 있는 방법을 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명은 실리콘 기판 상부에 제1산화막, 질화막 및 제2산화막을 순차적으로 형성하는 단계와, 상기 제2산화막, 질화막 및 제1산화막의 선택된 영역을 식각하여 콘택을 형성하는 단계와, 상기 질화막을 선택적으로 식각하여 플러그 형태를 생성하는 단계와, 상기 플러그 형태가 생성된 콘택을 포함한 전체 구조 상부에 텅스텐을 증착하는 단계와, 상기 증착된 텅스텐의 선택된 영역에 에치 백 공정을 실시하여 배선과 플러그를 형성하는 단계와, 전체 구조 상부에 절연막을 증착하는 단계와, 상기 절연막 및 제2산화막의 일부를 식각하여 텅스텐 플러그를 노출시키는 단계와, 전체 구조 상부에 알루미늄을 증착하고 배선을 형성하는 단계로 이루어진 것을 특징으로 한다.

도1a 및 도b는 종래의 텅스텐 플러그 형성 방법을 설명하기 위해 순서적으로 도시한 단면도.

도2a 내지 도2h는 본 발명에 따른 다층 금속 배선의 스택 플래그 형성 방법을 설명하기 위해 순서적으로 도시한 단면도.

도면의 주요 부분에 대한 부호의 설명

11 및 21 : 실리콘 기판 12 및 22 : 제1산화막

13 및 23 : SiN_X질화막 14 및 25 : 텅스텐

15 : 보이드 24 : 제2산화막

26 : 절연막 27 : 알루미늄

제1금속층에 텅스텐(W) 플러그를 형성시키고 그 위에 알루미늄(Al) 플러그를 다시 형성시켜 스택(stack)으로 할 경우 두 플러그의 계면 부위에 불균일한 부분이 발생할 수 있다. 이는 텅스텐(W) 에치-백(etch-back)시 오버-에치(over-etch)에 의해 콘택(contact)에서 텅스텐(W)의 손실(loss)이 발생할 수 있으며 이와 같은 현상이 그 위에 형성된 비아(via)를 통해 알루미늄(Al)을 증착할 때 매립을 방해할 수 있다. 또한 일반적으로 비아(via)의 크기는 콘택보다 크므로 비아 에치(via etch)시에 다시 제1금속층의 텅스텐 플러그 부위에서 불균일한 형상이 얻어질 수 있고 이에 따라 알루미늄(Al)의 매립이 곤란해지게 된다. 또한 이러한 불균일한 부위에서 알루미늄(Al) 매립뿐 아니라 티타늄(Ti) 또는 티타늄 나이트라이트(TiN)등의 금속층이 불연속적으로 되므로서 저항이 높아지거나 페일(fail)이 유발될 수 있다. 따라서 본 발명에서는 제1금속층에 텅스텐(W) 플러그를 형성하기 위해 도2a 내지 도2h에 도시되어 설명된 방법을 사용한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도2a 내지 도2h는 본 발명에 따른 다층 금속 배선의 스택(STACK) 플러그 형성 방법을 설명하기 위해 순서적으로 도시한 단면도이다. 도2a에 도시된 바와 같이 실리콘 기판(21) 상부에 제1산화막(22), SiN_X질화막(23) 및 제2산화막(24)을 순서적을 형성한다. 여기서, SiN_X질화막(23)은 500∼3000Å의 두께로 형성하며, 제2산화막(24)은 후속 핫(HOT) 인산에서(DIP)시 원하지 않는 질화막(23)의 식각을 막기 위해 성형하는 것이다.

도 2b는 제2산화막(24), 질화막(23) 제1산화막(22)의 선택된 영역을 건식 식각하여 콘택을 형성한 단면도이다.

도 2c는 핫(HOT) 인산(DIP) 공정을 통해 질화막(23)만을 선택적 식각하여 플러그의 형태를 생성한 단면도이다. 이때, 핫(HOT) 인산을 인용한(DIP) 공정은 70∼90%의 인산 농도로 150∼180℃에서 실시한다. 도한, 인산 용액 대신에 습식 식각 용액을 상요하기도 한다.

도2d는 플러그 형태가 생성된 콘택을 포함한 전체 구조 상부에 텅스텐(25)을 증착한 단면도이다. 이때, 텅스텐을 증착하기 전에 콘택층(layer) 또는 글루층(glue layer)으로 Ti, TiN을 통상적인 CVD 방법, 광 시준(collimated) 방법, 이온화(ionized) PVD 방법 및 CVD방법을 이용하여 증착하기도 한다.

도2e는 증착된 텅스텐(25)의 선택된 영역에 에치 백(etch back) 공정을 실시하여 배선과 플러그를 형성한 단면도이다.

도2f는 전체 구조 상부에 절연막(26)을 증착한 단면도이다.

도2g는 절연막(26) 및 제2산화막(24)의 일부를 식각하여 텅스텐 플러그(25)를 노출시킨 단면도로서, 알루미늄(Al) 플러그의 형태로 형성된다. 이때, 텅스텐 플러그(25)는 이전에 노출되었던 면적보다 넓게 노출된다.

도2h는 전체 구조 상부에 알루미늄(Al) 금속을 증착하고 배선을 형성한 후의 최종 단면도이다. 이때, 알루미늄(Al)은 PVD 방식으로 증착하며, 이 경우 비아(via)를 매립하기 위해 2단계 또는 리플로우(reflow) 등의 고온 공정을 사용한다. 또한, 알루미늄을 증착하기 전 매립 특성의 향상을 목적으로 Ti 습윤층(wetting layer)을 사용하기도 하며, 이 경우 습윤층은 100∼2000Å의 두께로 형성한다.

상술한 바와 같은 본 발명을 다층 금속 배선을 사용하는 반도체 디바이스에 적용할 경우 고집적 및 고속 소자의 제조시 스택(stack) 플러그 방법의 안정적인 공정 확보에 의한 디바이스의 동작 특성 향상과 오정렬(mis-align)에 따른 소자 수율 감소를 최소화하여 생산성을 극대화 할 수 있는 훌륭한 효과가 있다.

Claims (10)

1. 실리콘 기판 상부에 제1산화막, 질화막 및 제2산화막을 순차적으로 형성하는 단계와, 상기 제2산화막, 질화막 및 제1산화막의 선택된 영역을 식각하여 콘택을 형성하는 단계와, 상기 질화막을 선택적으로 식각하여 플러그 형태를 생성하는 단계와, 상기 플러그 형태가 생성된 콘택을 포함한 전체 구조 상부에 텅스텐을 증착하는 단계와, 상기 증착된 텅스텐의 선택된 영역에 에치 백 공정을 실시하여 배선과 플러그를 형성하는 단계와, 전체 구조 상부에 절연막을 증착하는 단계와, 상기 절연막 및 제2산화막의 일부를 식각하여 텅스텐 플러그를 노출시키는 단계와, 전체 구조 상부에 알루미늄을 증착하고 배선을 형성하는 단계로 이루어진 것을 특징으로 하는 다층 금속 배선의 스택 플래그 형성 방법.
2. 제1항에 있어서, 상기 질화막은 500 내지 3000Å의 두께로 형성증착되는 것을 특징으로 하는 다층 금속 배선의 스택 플래그 형성 방법.
3. 제1항에 있어서, 상기 질화막은 핫 인산공정을 통해 선택적으로 식각되는 것을 특징으로 하는 다층 금속 배선의 스택 플래그 형성 방법.
4. 제3항에 있어서, 상기 핫 인산공정은 70 내지 90%의 인산 농도로 실시하는 것을 특징으로 하는 다층 금속 배선의 스택 플래그 형성 방법.
5. 제3항에 있어서, 상기 핫 인산공정은 150 내지 180℃에서 실시하는 것을 특징으로 하는 다층 금속 배선의 스택 플래그 형성 방법.
6. 제1항에 있어서, 상기 질화막은 인산 용액 대신에 습식 식각 용액에 의해 선택적으로 식각되는 것을 특징으로 하는 다층 금속 배선의 스택 플래그 형성 방법.
7. 제1항에 있어서, 상기 텅스텐을 증착하기 전에 콘택층 또는 글루층으로 Ti, TiN을 통상적인 CVD 방법, 광 시준 방법, 이온화 PVD 방법 및 CVD 방법을 이용하여 증착하는 것을 특징으로 하는 다층 금속 배선의 스택 플래그 형성 방법.
8. 제1항에 있어서, 상기 알루미늄은 PVD 방식으로 증착하는 것을 특징으로 하는 다층 금속 배선의 스택 플래그 형성 방법.
9. 제1항에 있어서, 상기 알루미늄을 증착하기 전 Ti 습윤층을 형성하는 것을 특징으로 하는 다층 금속 배선의 스택 플래그 형성 방법.
10. 제9항에 있어서, 사익 습윤층은 100 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 다층 금속 배선의 스택 플래그 형성 방법.