KR100552835B1 - 반도체소자의 금속 플러그 형성방법 - Google Patents

반도체소자의 금속 플러그 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 금속 플러그 형성방법에 관한 것으로, 특히, 반도체기판의 층간절연막 내에 접촉홀을 형성하고, 결과물 전체에 베리어막을 형성한 다음, 금속막을 이용하여 접촉홀을 매립한 후, 베리어막 상부가 드러나도록 금속막을 에치백하여 금속 플러그를 형성하되, 에치백 공정은 금속막 상부에 감광막을 도포한 후, 금속막과 감광막의 식각선택비를 이용하여 2단계로 진행함으로써, 상기 베리어막의 상부가 드러나도록 금속막을 과도 식각할 경우, 접촉홀 내부의 금속홀이 손실되는 현상을 방지할 수 있게 되어, 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있도록 하는 반도체 소자의 금속 플러그 형성방법에 관한 것이다.
텅스텐, 감광막, 플러그, 선택비, 리세스

Description

반도체소자의 금속 플러그 형성방법{Method of forming metal plug of semiconductor device}
도 1a 내지 도 1d는 종래 반도체소자의 금속 플러그 형성방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체소자의 금속 플러그 형성방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
10 : 실리콘기판 20 : 층간절연막
30 : 접촉홀 40 : 접착막
50 : 베리어막 60 : 금속 플러그
70 : 텅스텐막 80 : 감광막 패턴
90 : 금속배선
본 발명은 반도체 소자의 제조 공정 중 금속 플러그 형성방법에 관한 것으로, 보다 상세하게는, 반도체소자의 다층 금속 배선 공정 시, 접합 영역과 금속배 선 또는 금속배선과 금속배선간을 연결시키는 금속 플러그 형성방법에 관한 것이다.
일반적으로 반도체소자의 집적도가 증가됨에 따라, 금속 배선 간을 연결시키기 위한 접촉홀 또는 비어홀의 사이즈 역시 집적도와 비례하여 감소된다. 이에 따라, 최근에는 접촉홀 또는 비어홀 내에만 공간 매립 특성이 우수한 도전막을 충진시켜서 상하 금속 배선 간을 연결시키는 플러그 방식이 제안되고 있으며, 이러한 플러그로는 도전 특성이 비교적 우수하며, 공간 매립 특성이 우수한 텅스텐을 이용한 금속 플러그가 주로 이용되고 있다.
그러면 첨부한 도면을 참고로 하여 종래 기술에 의한 반도체소자의 금속 플러그 형성방법과 그에 따른 문제점을 설명한다.
도 1a 내지 도 1d는 종래 반도체소자의 금속 플러그 형성방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저, 도 1a에 도시한 바와 같이, 소정의 하부 구조를 갖는 반도체기판(10)의 층간절연막(20) 내에 접촉홀(30)을 형성한 다음, 추후 공정을 진행하기 위해 세정공정을 진행한다.
이어서, 도 1b에 도시한 바와 같이, 접촉홀(30) 내부를 포함하여 층간 절연막(20) 위에 티타늄과 티타늄 나이트라이드를 순차적으로 증착하여 접착막(40)과 베리어막(50)을 형성한다.
그리고, 접촉막(40)과 베리어막(50)을 어닐링하여 접착막(40) 및 베리어막(50)의 전기적 접촉 특성을 향상시킨다.
그 후, 도 1c에 도시한 바와 같이, 어닐링된 베리어막(50) 상에 WF6, SiH4 및 H2 가스 등을 이용하여 접촉홀(30)이 충분히 매립되도록 텅스텐(미도시함)을 두껍게 증착하고, 텅스텐(미도시함)을 베리어막(50)이 드러나도록 과도하게 에치백하여 접촉홀 내부에만 텅스텐(미도시함)이 남도록 하여 금속 플러그(60)를 형성한다.
그런데 금속 플러그(60)를 형성하기 위하여 베리어막(50)이 드러나도록 텅스텐(미도시함)을 과도하게 에치백하게 되면, 접촉홀(30) 내부의 텅스텐도 일부 손실되어 금속 플러그(60) 표면에 텅스텐 손실로 인한 리세스(recess) 현상, 즉, 금속 플러그(60)의 프로파일의 손상이 발생한다.
다음, 도 1d에 도시한 바와 같이, 금속 플러그(60) 위에 금속 플러그(60)를 통하여 하부 접합 영역 또는 하부 금속배선과 연결되는 금속배선(90)을 형성한다.
이 때, 금속배선(90)도 리세스(recess) 현상이 발생된 금속 플러그(60)의 프로파일을 따라 형성되므로 금속배선(90)의 프로파일에도 리세스(recess) 현상이 나타나게 된다. 이러한 금속 플러그(60)의 리세스(recess) 현상이 심한 경우에는 금속배선(90) 내에 보이드(미도시함)가 발생되어 소자 불량을 유발하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 반도체소자의 금속 플러그 형성 공정에 있어서 텅스텐의 과도한 에치백으로 인한 리세스(recess) 현상 발생을 방지하여, 반도체 소자의 특성 및 신뢰성을 향상하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 층간절연막에 접촉홀을 형성하는 단계, 상기 접촉홀을 포함한 층간절연막 위에 베리어막을 형성하는 단계, 상기 베리어막 위에 금속막을 증착하여 접촉홀을 매립하는 단계, 상기 금속막 위에 금속 플러그를 형성할 영역을 정의하는 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 하여 상기 금속막의 일부를 제거하여 상기 베리어막 위에 소정 두께의 금속막이 잔류하도록 제1차 에치백 공정을 진행하는 단계, 상기 감광막 패턴을 애싱하여 소정 두께의 감광막 패턴을 잔류시키는 단계, 및 상기 베리어막 위에 잔류된 금속막 및 감광막 패턴에 대하여 제2차 에치백 공정을 진행하여 동시에 제거하는 단계를 포함하는 반도체소자의 금속 플러그 형성방법을 제공한다.
즉, 본 발명에 의한 반도체소자의 금속 플러그 형성방법에 의하면, 텅스텐등의 금속막을 이용하여 접촉홀을 매립한 다음, 베리어막 상부가 드러나도록 금속막을 에치백하여 금속 플러그를 형성함에 있어서, 접촉홀을 매립한 금속막 위에 금속막과 식각선택비가 우수한 감광막을 도포한 다음, 금속막과 감광막의 식각선택비를 이용하여 2단계로 나누어 금속막을 에치백함으로써, 베리어막 상부를 드러내기 위해 과도한 에치백 공정을 진행하더라도 그로 인해, 접촉홀 내부의 금속막 일부가 손실되어 리세스(recess) 현상이 발생되는 것을 방지하여, 소자의 특성 및 신뢰성을 향상시킬 수 있게 되는 것이다.
또한, 본 발명에 의한 반도체소자의 플러그 형성방법에 있어서, 제2차 에치백 공정은 SF6 가스를 식각가스로 사용하여 진행하게 되는 것이 바람직하다. 이러 한 공정에 의하여, 상기 에치백 하고자 하는 감광막 패턴과 금속막의 식각 선택비를 3 : 1 이상으로 유지하면서 제거하게 되어 접촉홀 내부에 매립된 텅스텐의 손실을 방지할 수 있도록 한다.
한편, 감광막 패턴을 애싱(ash)하여 소정 두께의 감광막 패턴이 잔류하도록 하는 단계에 있어서, 상기 감광막 패턴은 감광막 패턴의 전체 두께의 1/10 정도의 두께가 잔류되도록 진행하게 됨이 바람직하다. 이러한 공정에 의하여, 후속 제2차 에치백 공정에 의한 베리어막 상부에 잔류된 금속막 제거 시에, 잔류된 감광막 패턴과 금속막의 우수한 식각 선택비로 인하여, 베리어막이 완전히 드러나도록 과도한 금속막 에치백 공정을 진행할 경우, 감광막 패턴 하부 즉, 접촉홀 내부에 매립된 금속막의 손실을 최소화하여 텅스텐 등의 금속막으로 이루어진 금속 플러그의 프로파일이 손상되는 것을 방지 할 수 있게 되는 것이다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한 다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하, 첨부한 도면을 참고로 하여, 본 발명의 일 실시예에 따른 반도체소자의 금속 플러그 형성방법에 대해 상세히 설명한다. 도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체소자의 금속 플러그 형성방법을 설명하기 하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 층간절연막(20)이 증착된 실리콘기판(10) 내에 콘택홀 또는 비아홀의 접촉홀(30)을 형성하고, 다음 공정을 진행하기 전에 접촉홀(30)을 통하여 노출된 실리콘기판(10)의 표면에 자연적으로 발생된 자연산화막(미도시함) 또는 파티클을 제거하기 위하여 세정공정을 진행한다.
이어, 도 2b에 도시한 바와 같이, 접촉홀(30) 내부를 포함하여 층간 절연막(20) 위에 티타늄 등을 증착하여 접착막(40)을 형성한다. 접착막(40)은 추후에 텅스텐 등의 금속막으로 형성되는 플러그가 절연막과의 접착력이 약한 것을 보완하여 플러그와 층간절연막(20) 사이를 붙여주기 위한 아교 역할을 하게 된다.
다음, 접착막(40) 상부에 티타늄 나이트라이드 등을 사용하여 베리어막 (50)을 형성하고, 어닐링하여 하부 접착막(40)과 베리어막(50)의 전기적 접촉 특성을 향상시킨다.
이때, 베리어막(50)은 추후 금속 플러그 형성을 위한 텅스텐 등의 금속막 증착 시 불순물 확산을 방지한다. 일 예로 금속막으로 텅스텐을 증착 시, 전구체(precursor)로 사용되는 WF6 가스의 F와 티타늄 등의 접착막(40) 또는 실리콘기판(10)의 실리콘이 반응하여 SiF4 또는 TiF4 와 같은 비전도성 물질을 형성하는 것을 방지함으로써 상기 비전도성 물질로 인하여 플러그의 성능이 저하되는 것을 최소화한다.
이어서, 도 2c에 도시한 바와 같이, 베리어막(50) 위에 접촉홀(30)이 완전히 매립되도록 금속막(70)을 형성한다. 이 예로 금속막으로 텅스텐막을 사용할 경우 WF6, SiH4, 그리고 H2 가스 등을 사용하여 접촉홀(30)이 충분히 매립되도록 텅스텐을 두껍게 증착하여 텅스텐막(70)을 형성한다.
그 후, 도 2d에 도시한 바와 같이, 상기 금속막(70) 상부에 감광막(미도시함)을 도포한 다음, 노광 및 현상 공정을 진행하여 금속 플러그가 형성될 영역을 정의하는 감광막 패턴(80)을 형성한다.
다음, 도 2e에 도시한 바와 같이, 상기 감광막 패턴(80)을 식각 마스크로 금속막(70)을 제1차 에치백하여 제거하되, 베리어막(50) 상부에 소정 두께의 금속막이 잔류하도록 제거한다. 이렇게 함으로써, 추후에 진행하는 제2차 에치백 공정에서 감광막 패턴(80)에 대해 감광막 패턴(80)보다 식각율이 빠른 텅스텐막 등의 금속막의 식각 두께 마진을 확보할 수 있게 된다.
이어서, 도 2f에 도시한 바와 같이, 제 1차 에치백 공정에서 식각 마스크로 사용된 감광막 패턴(80)을 애싱(ashing)하여 제거한다. 이때, 감광막 패턴(80)의 전체 두께 중 1/10 정도만 텅스텐막 등의 금속막(70) 상부에 잔류하도록 한다.
다음, 도 2g에 도시한 바와 같이, SF6 가스 또는 SF6 가스를 주성분으로 하는 혼합가스를 식각가스로 사용하여 제2차 에치백 공정을 진행함으로써 베리어막(50) 상부를 드러내는 동시에 텅스텐 등의 금속막으로 이루어져 평평한 프로파일을 갖는 금속플러그(60)를 형성한다. 이때, 잔류된 감광막 패턴(80)과 베리어막(50) 상부에 잔류된 텅스텐 등의 금속막(70)은 1 : 3 이상의 높은 식각 선택비를 갖고 있으므로 동시에 에치백 할 경우, 예를 들어 금속막인 텅스텐막이 3000Å/min 식각된다고 하면, 감광막 패턴은 1000Å/min 만큼 식각된다. 따라서 감광막 패턴 주변부의 텅스텐 등의 금속막을 과도하게 에치백하여 베리어막을 드러내더라도 감광막 패턴(80) 아래에 위치하는 접촉홀 내부에 매립된 텅스텐 등의 금속막은 식각 속도가 늦은 감광막 패턴(80)이 모두 식각된 이후부터 식각되기 시작하고, 따라서 과식각으로 인한 리세스(recess) 현상은 발생하지 않는다.
계속하여, 도 2h에 도시한 바와 같이, 금속 플러그(60) 위에 하부 접합 영역 또는 하부 금속배선(미도시함)과 금속 플러그(60)을 통하여 연결되는 금속배선(90)을 형성한다. 이때, 금속배선(90)은 평평하게 형성된 금속 플러그 (60)의 프로파일을 따라 평평하게 형성된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같은 본 발명에 따르면 텅스텐을 이용한 금속 플러그를 형성할 때 베리어막 상부를 드러내기 위해 과도한 에치백 공정을 진행하더라도 그로 인해, 접촉홀 내부의 금속막 일부가 손실되어 리세스(recess) 현상이 발생되는 것을 방지할 수 있게 하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Claims (7)

  1. 층간절연막에 접촉홀을 형성하는 단계,
    상기 접촉홀을 포함한 층간절연막 위에 접착막을 형성하는 단계,
    상기 접착막 위에 베리어막을 형성하는 단계,
    상기 베리어막 위에 금속막을 증착하여 접촉홀을 매립하는 단계,
    상기 금속막 위에 금속 플러그를 형성할 영역을 정의하는 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 하여 상기 금속막의 일부를 제거하여 상기 베리어막 위에 소정 두께의 금속막이 잔류하도록 제1차 에치백 공정을 진행하는 단계,
    상기 감광막 패턴을 애싱하여 소정 두께의 감광막 패턴을 잔류시키는 단계, 및
    상기 베리어막 위에 잔류된 금속막 및 감광막 패턴에 대하여 제2차 에치백 공정을 진행하여 동시에 제거하는 단계
    를 포함하는 반도체소자의 금속 플러그 형성방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 베리어막을 티타늄 나이트라이드로 형성하는 반도체 소자의 금속 플러그 형성방법.
  4. 제 1 항에 있어서, 상기 접착막을 티타늄으로 형성하며 상기 베리어막을 티타늄 나이트라이드로 형성하는 반도체 소자의 금속 플러그 형성방법.
  5. 제 1 항에 있어서, 상기 금속 플러그 형성을 위한 금속막을 텅스텐막으로 형성하는 반도체 소자의 금속 플러그 형성방법.
  6. 제1항 또는 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 제 2 에치백 공정은 SF6 가스를 식각가스로 사용하여 진행하는 반도체소자의 금속 플러그 형성방법.
  7. 층간절연막에 접촉홀을 형성하는 단계,
    상기 접촉홀을 포함한 층간절연막 위에 접착막을 형성하는 단계,
    상기 접착막 위에 베리어막을 형성하는 단계,
    상기 베리어막 위에 금속막을 증착하여 접촉홀을 매립하는 단계,
    상기 금속막 위에 금속 플러그를 형성할 영역을 정의하는 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 하여 상기 금속막의 일부를 제거하여 상기 베리어막 위에 소정 두께의 금속막이 잔류하도록 제1차 에치백 공정을 진행하는 단계,
    상기 감광막 패턴을 애싱하여 소정 두께의 감광막 패턴을 잔류시키는 단계, 및
    상기 베리어막 위에 잔류된 금속막 및 감광막 패턴에 대하여 제2차 에치백 공정을 진행하여 동시에 제거하는 단계
    를 포함하고,
    상기 감광막 패턴은 최초의 감광막 패턴의 전체 두께의 1/10 정도의 두께가 잔류하게 되는 반도체소자의 금속 플러그 형성방법.
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