KR100339026B1 - 반도체소자의금속배선형성방법 - Google Patents
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Abstract
본 발명은 반도체의 한 소자내에 크기가 상이한 콘택홀이 형성되어 있을 경우 콘택홀에 금속을 증착시 콘택홀 내부에 보이드의 발생 없이 완전하게 매립하도록 하여 소자의 신뢰성 및 특성을 향상시킬 수 있도록 한 반도체 소자의 금속 배선 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로서, 특히 크기가 상이한 다수의 콘택홀이 한 소자내에 형성되어 있을 경우, 금속이 다수의 콘택홀에 보이드(Void)의 발생없이 완전하게 매립될 수 있도록 한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화됨에 따라 콘택홀의 크기는 감소되고 단차비는 증가하게 되어 알루미늄 금속 배선의 스텝 커버리지(Step-Coverage)특성은더욱 불량해지는 실정이다.
상기한 문제점을 개선하기 위하여 저온(상온)에서 2000-2500Å의 두께로 제 1 차 알루미늄 금속층을 형성한 후, 400∼600℃의 고온에서 다시 2000∼2500Å의 두께로 제 2 차 알루미늄 금속층을 형성하는 2 단계로 증착하는 방법과 알루미늄 플로우(Flow) 특성을 이용하여 콘택홀을 매립하는 리플로우(Reflow)공정 방법이 요구되고 있다. 그러므로, 완전한 콘택홀의 매립을 위해서는 알루미늄 금속이 최소한의 양이 콘택홀 상부에 증착되어져야 한다. 그러나, 이러한 콘택홀에 매립되는 금속의 양은 콘택홀의 크기 및 깊이에 따라 달라진다.
즉, 증착 두께가 두꺼울수록 일정 증착 조건에 콘택매립 특성은 양호하나 증착 두께를 증가시키면 식각 공정에서 알루미늄 금속 배선 형성이 어려워지고 단차 증가로 인해 금속 층간 절연막의 평탄화가 힘들어지는 단점이 있다. 이러한 원인으로 종래에는 제 1 차 금속층 두께를 4000∼5000Å의 정도로 형성시키는 2 단계 또는 리플로우 증착법에 의한 콘택홀 매립공정은 상당히 개선되고 있으나 한 소자내에 콘택홀의 크기가 상이한 콘택홀이 형성되어 있을 경우 즉, 예를 들어 콘택홀의 크기가 0.7㎛ 이상의 콘택홀과 0.4㎛ 이하의 콘택홀이 동시에 형성되어 있는 반도체 소자에서 4000∼5000Å 정도의 두께로 알루미늄 금속을 종착할 경우에 작은 콘택홀의 완전한 매립은 가능하나 큰 콘택홀은 콘택홀 상부의 알루미늄 금속양의 부족으로 인하여 콘택홀 매립이 불완전하게 이루어진다. 이러한 콘택홀 매립의 불균일성은 금속 배선의 신뢰성을 저하시키는 단점이 있다.
따라서, 본 발명은 화학 기상 증착법으로 일정 두께의 금속 배선을 형성하여작은 콘택홀은 완전히 매립하고 큰 콘택홀은 스페이서(Space)를 형성하여 콘택홀의 크기를 줄여줌으로서 알루미늄 금속의 증착을 스퍼터링 방식 공정을 이용하여 콘택홀 매립의 특성을 향상시킬 수 있는 반도체 소자 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 접합 영역이 형성된 실리콘 기판상에 절연 산화막이 형성된 후, 크기가 상이한 다수의 콘택홀을 형성하는 단계와, 상기 다수의 콘택홀이 형성된 전체 구조 상부에 화학 기상 증착 방법에 의해 일정 두께의 제 1 차 금속층을 형성하는 단계와, 상기 전체 구조 상부에 식각 공정에 의해 제 1 차 금속층의 상부면이 전면 식각되어 작은 콘택홀은 완전히 매립되고, 큰 콘택홀은 콘택홀 측벽에 금속 스페이서를 형성하는 단계와, 상기 전체 구조 상부에 2 단계 또는 리플로우 증착법에 의해 큰 콘택홀이 완전히 매립되도록 제 2 차 알루미늄 금속층을 형성하는 단계와, 상기 전체 구조 상부에 마스크를 이용한 식각 공정에 의해 패터닝 된 제 2 차 알루미늄 금속층을 형성하는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 제 1A 내지 1E 도는 본 발명에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 단면도이다.
제 1A 도와 관련하여, 실리콘 기판(1)상에 불순물이 주입되어 접합 영역(2)이 형성된다. 전체 구조 상부에 절연 산화막(3)이 형성된 후, 마스크를 이용한 식각 공정으로 콘택홀의 크기가 상이한 다수의 콘택홀(7A 및 7B)이 형성된다.
제 1B 도와 관련하여, 상기 다수의 콘택홀(7A 및 7B)이 형성된 전체 구조 상부에 화학 기상 중착법에 의해 일정 두께의 제 1 차 금속층(4)이 형성된다. 상기 알루미늄 금속은 작은 콘택홀(7A)에는 완전히 매립되도록 증착하고, 큰 콘택홀(7B)에는 스페이서가 생기도록 매립한다. 상기 화학기상 증착법에 의해 형성될 수 있는 1 차 금속층 재질으로는 텅스텐, TiN 등이 있다.
제 1C 도와 관련하여, 상기 절연 산화막 상부의 제 1 차 금속층(4)이 식각 공정에 의해 제거된다. 작은 콘택홀(7A)은 완전히 매립 된 상태를 유지하는 반면에 큰 콘택홀(7B)은 콘택홀 측벽에 금속 스페이서(6)가 형성된 상태를 유지한다.
제 1D 도와 관련하여, 상기 전체 구조 상부에 2 단계 또는 리플로우 증착법에 의해 큰 콘택홀(7B)이 완전히 매립되도록 제 2 차 알루미늄 금속층(5)이 형성된다. 상기 큰 콘택홀(7B)은 금속 스페이서(6)로 인해 콘택홀의 크기가 작아지므로 알루미늄 증착 두께의 증가없이 큰 콘택홀(7B)이 완전히 매립된다. 상기 큰 콘택홀(7B)에 형성된 금속 스페이서(6)는 금속으로 증착되었기 때문에 콘택홀의 크기 감소에 의한 저항 증가는 없다.
제 1E 도와 관련하여, 전체 구조 상부에 마스크를 이용한 식각 공정에 의해 패터닝 된 제 2 차 알루미늄 금속층(5)이 형성된다.
상술한 바와 같이 본 발명에 의하면 콘택홀 크기가 상이한 콘택홀이 한 소자내에 형성되어 있을 경우 콘택홀에 보이드 발생없이 완전하게 매립할 수 있도록 하여 반도체 소자의 신뢰성을 향상시키는 탁월한 효과가 있다.
제 1A 내지 1E 도는 본 발명에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 기판 2 : 접합 영역
3 : 절연 산화막 4 : 제 1 차 알루미늄 금속층
5 : 제 2 차 알루미늄 금속층 6 : 금속 스페이서
7A : 작은 콘택홀 7B : 큰 콘택홀
Claims (2)
- 반도체 소자의 금속 배선 형성 방법에 있어서,접합 영역이 형성된 실리콘 기판상에 절연 산화막을 형성한 후, 크기가 상이한 다수의 콘택홀을 형성하는 단계와,상기 다수의 콘택홀이 형성된 전체 구조 상부에, 작은 콘택홀이 완전히 매립되고, 큰 콘택홀은 콘택홀 측벽에 스페이서가 형성되도록 제 1 차 금속층을 형성하는 단계와,상기 절연 산화막 상부의 상기 제 1 차 금속층을 제거하는 단계와,전체 구조 상부에 2 단계 또는 리플로우 증착법에 의해 큰 콘택홀이 완전히 매립되도록 제 2 차 알루미늄 금속층을 형성하는 단계와,전체 구조 상부에 마스크를 이용한 식각 공정에 의해 상기 제 2 차 알루미늄 금속층을 패터닝하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 1 차 금속층을 화학 기상 증착법에 의해 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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| KR1019950046317A KR100339026B1 (ko) | 1995-12-04 | 1995-12-04 | 반도체소자의금속배선형성방법 |
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| KR1019950046317A KR100339026B1 (ko) | 1995-12-04 | 1995-12-04 | 반도체소자의금속배선형성방법 |
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1995
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