KR970005683B1 - 반도체 소자의 금속배선 형성방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명의 일실시예에 따른 금속배선 공정을 설명하기 위한 고집적 소자의 단면도.
제2도는 제1도의 셀지역에 위치한 절연막을 평탄화한 상태의 단면도.
제3도는 제2도의 셀지역에 위치한 절연막을 제거하여 베리어 금속 Ti막을 노출시킨 상태의 단면도.
제4도는 제3도 셀지역의 Ti막 상에 선택적 텅스텐막을 형성한 상태의 단면도.
제5도는 제4도의 셀지역 상부를 절연한 상태의 단면도.
제6도 내지 제8도는 본 발명의 다른 실시에에 따른 금속배성 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : Ti(또는 Tin)막
3 : Al합급막 4,6,8 : 산화막
5 : SOG막 7 : 턴스텐막
9 : 감광막
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 금속배선의 신뢰성을 확보 할 수 있는 반도체소자의 금속배선 형성방법에 관한 것이다.
종래의 금속배선 공정 기술은 Al합금이나 전면(blanket) 텅스텐(W)을 형성하고 사진공정 및 식각공정을 통하여 금속배선을 형성한후 전체구조 상부에 절연 산화막을 형성하고 산화막을 평탕화 하였다.
또한 절연 산화막의 평탄화 방법으로는 CMP(Chemical Mechanical Polishing ; 이하 CMP라 침함)방법을 도입하여 전면 평탄화(gloval planarization)를 최근에 실시하여 왔다.
그러나 상기 종래의 금속배선 공정은 반도체 소자의 고집적화에 따라 셀(cell)지역과 주변회로 지역의 단차비가 증가하게 되고 이에 따라 이후의 공정에서 수행되는 금속배선 공정시 사진 및 식각공정에 어려움이 생기며, 또한 CMP공정으로 절연막을 평탄화를 수행한다. 하더라도 평탄화를 이루는데 있어서의 절연막 식각정도를 조절에 어려움이 따랐다.
상기 문제점을 해결하기 위하여 인출된 본 발명은 고집적 소자에서 발생하는 셀(cell)지역과 주변회로 지역의 높은 단차비를 극복하여 금속배선 공정에 신뢰성을 확보할 수 있는 반도체 소자의 금속배선형성방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 셀지역과 주변회로 지역의 실리콘기판 상에 Al확산을 방지하기 위한 베리어(barrier)금속막을 형성하는 단계; 상기 베리어 금속막 상에 Al합금을 형성하는 단계; 전체구조 상부에 절연막을 형성하는 단계; 셀지역의 절연막을 평탄화 하되 베리어 금속막이 손상을 받지 않도록 절연막을 평탄화 하는 단계; 셀지역에 잔류되어 있는 절연막과 Al합금층을 제거하는 단계; 셀지역의 베리어 금속 상에 선택적 텅스텐막을 성장시켜 금속배선을 형성하는 단계; 상기 금속배선을 절연 시키기 위하여 절연막을 도포하는 단계를 포함하여 이루어 지는 것을 특징으로 한다.
이하, 첨부된 도면 제1도 내지 제8도를 참조하여 본 발명의 금속배선 형성방법을 상세히 살펴보면 다음과 같다.
먼저, 본 발명에 따른 일실시예를 제1도 내지 제5도를 통하여 상세히 살펴본다.
제1도와 같이 실리콘기판(1)상에 Al확산을 방지하기 위한 Ti막 또는 TiN막(2)을 300-1,000Å정도로 얇게 증착하여 베리어(barrier)금속을 형성하고 다시 그 위에 Al합금박(3)을 5,000-10,000Å정도로 두껍게 증착한 상태에서 사진 공정 및 건식 식각 공정을 거쳐 금속배선 공정을 완료한다. 그리고 전체구조 상부에 플라즈마(Plasma) TEOS(Tetraethylorthosilicate; 이하 TEOS라 칭함)나 플라즈마 SiH4계 산화막(4)을 800-1,500Å정도로 증착하고 SOG(Spin-On Glass; 이하 SOG라 칭함)막(5)을 도포한후 열처리 공정을 거쳐 평탕화 하고 그 상부에 다시 플라즈마 TEOS나 SiH4계 산화막(6)을 5,000-7,000Å정도로 두껍게 증착하여 SOG막(5)이 후속 공정에서 형성되는 도전층이나 금속 배선층과 직접 접촉하지 않도록 한다.
이어서, 제2도와 같이 소자의 셀지역 즉, 도면의 우측부분을 CMP방법을 이용하여 단차가 높은 셀지역의 산화막(플라즈마 TEOS 또는 SiH4계 산화막)(6)을 제거한다. 이때 제거되는 산화막(6)의 두께는 하부에 형성된 금속 배선층, 즉 Al합금막(3)의 일부가 제거되어도 무방하다. 다만 금속 배선층 중 실리콘기판(1)에 Al확산을 방지하기 위한 베리어 금속인 Ti 또는 Tin막(2)은 제거되지 않아야만 한다.
계속하여, 제3도와 같이 CMP로 산화막(6)을 제거한 후 BOE(Buffered Oxide Etchant)와 같은 용액을 이용하여 셀지역의 산화막(4,5,6)과 Al 합금막(3)을 모두 제거한다. 이때 산화막(6)과 Al 합금층(3)이 조금 남아도 문제가 되지 않는다. 한편, 단차가 낮은 주변회로 지역의 산화막(6)도 소량 식각되어 질수도 있다.
그리고, 제4도와 같이 단차가 높은 셀지역의 Ti 또는 Tin막(2)위에 선택적으로 텅스텐(7)을 2,000-4,000Å정도 성장시킨다. 이때 선택적 텅스텐 형성 기술을 사용하기 때문에 산화막(6) 위에서는 텅스텐이 성장하지 않고 Ti 나 Tin막(2) 위에서만 텅스텐(7)이 성장하여 금속 배선 공정시 필요한 사진 공정이나 식각공정은 불필요하게 된다. 또한 전면 텅스텐(Blanket Tungsten)방법을 사용할 때 발생하기 쉬운 큰 응력차이에서 오는 박막 박리(lifting)현상도 방지할 수 있다.
끝으로, 제5도와 같이 선택적으로 텅스텐(7)을 형성한 금속배선 층위에 플라즈마 TEOS나 Sih4계 산화막(8)을 형성하여 금속 배선간의 간격을 없애고 평탄화한다. 이렇게 하면 셀지역과 주변회로 지역의 단차를 현저히 줄여 전체적으로 평탄성이 크게 개선되어 이후 이층금속배선 공정 또는 보호막 형성 공정이 용이해 지게 된다.
또한, 본 발명의 다른 실시예가 제6도 내지 제8도에 도시하였는데, 이는 본 발명의 일실시예에서 CMP를 이용하여 높은 단차를 갖는 셀지역의 산화막을 깍아주어 평탄화하는 공정과는 달리 감광막을 이용하여 산화막을 제거하는 것으로 다음과 같은 공정으로 수행하게 된다. 또한, 제1도 내지 제5도에 나타낸 동일부호는 동일명칭을 나타낸다.
먼저, 제6도는 상기 제1도와 동일한 공정을 수행한 후 주변회로 지역의 단차가 낮은 지역에 감광막(9)을 도포하고 단차가 높은 셀지역은 감광막을 제거하여 노출한 것으로, 제7도와 같이 감광막(9)이 위치하지 않아 노출된 산화막(4,5,6)을 CF4나 C2F6가스를 이용하여 완전히 제거한다.
계속하여, BOE(Buffered Oxide Etchant)와 같은 용액을 이용하여 잔루되어 있는 산화막과 Al합금층(3)을 제거하면 제8도와 같이 Ti나 TiN층(2)만 남고 모두 제거되고 그 이후 공정에서 상기 일실시예와 동일하게 선택적 텅스텐막을 형성하고 PE-TEOS나 SiH4계 산화막으로 절연을 한다.
상기와 같이 이루어 지는 본 발명은 CMP를 이용하여 단차가 높은 셀지역의 산화막을 깎아주고 BOE용액으로 다시 산화막과 Al합금층을 제거한 다음 선택적으로 텅스텐을 성장시켜 금속 배선을 형성함으로써 셀지역과 주변회로 지역의 단차를 줄여주어 전면 평탄화를 도모할 수 있고 또한 셀지역에 금속배선으로 선택적 텅스텐을 사용함으로써 금속배선 신뢰성을 향상시켜 줄 수 있는 효과가 있다.
Claims (9)
- 반도체 소자의 금속배선 형성방법에 있어서, 셀지역과 주변회로 지역의 실리콘기판(1)상에 Al확산을 방지하기 위한 베리어(garrier) 금속막(2)을 형성하는 단계; 상기 베리어(barrier) 금속막(2) 상에 Al합금(3)을 형성하는 단계; 전체구조 상부에 절연막(4,5,6)을 형성하는 단계; 셀지역의 절연막(4,5,6)을 평탄화 하되 베리어 금속막(2)이 손상을 받지 않도록 절연막(4,5,6)을 평탄화 하는 단계; 셀지역에 잔류되어 있는 절연막(4,5,6)과 A 합금층(3)을 제거하는 단계; 셀지역의 베리어 금속 상에 선택적 텅스텐막(7)을 성장시켜 금속배선을 형성하는 단계; 상기 금속배선을 절연 시키기 위하여 절연막(8)을 도포하는 단계를 포함하여 이루어 지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1항에 있어서, 전체구조 상부에 절연막(4,5,6)을 형성하는 단계는 제1절연막(4)을 형성한 후 제2절연막(5)을 도포한 다음 열처리 공정을 거쳐 평탄화하고 제3절연막(6)을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1항에 있어서, 상기 절연막(4,5,6)을 평탄화 하는 단계 CMP(Chemical Mechanical Polishing) 방법으로 평탄화하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1항에 있어서, 상기 절연막(4,5,6)을 평탄화 하는 단계는 주변회로 지역에 감광막(9)을 도포하고 셀지역에 노출된 절연막(4,5,6)을 건식식각하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1항에 있어서, 상기 베리어 금속막(2)은 상기 실리콘기판(1) 상에 Al확산을 방지하기 위한 Ti막 또는 TiN막(2)인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제1항에 있어서, 상기 셀지역의 베리어 금속 상에 성장되는 선택적 텅스텐막(7)의 두께는 2,000-4,000Å인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제2항에 있어서, 상기 제1절연막(4), 제3절연막(5)의 형성두께는 각각 800-1,500Å, 5,000-7,000Å인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제2항에 있어서, 상기 제1절연막(4) 및 제3절연막(5)은 플라즈마 TEOS(Tetraethylorthosilicate) 또는 플라즈마 SiH4계 산화막이고, 상기 제2절연막은 SOG(Spin-On Glass)막(5)인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제5항에 있어서, 상기 실리콘기판(1) 상에 형성되는 Ti막 또는 TiN(2)의 두께는 300-1,000Å인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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