KR19980086535A - 집적 회로 구조체의 구리 오염 방지 방법 - Google Patents

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포만 제프리 엘
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Abstract

레벨간(inter-level) 유전체 안으로 구리가 확산하는 것을 방지하기 위해, 구리 도전체와 접속된 비아들(vias)의 측벽 상에 구리 확산 장벽을 형성한다. 박막의 구리 확산 장벽 물질은 비아를 에칭한 후에 웨이퍼 상에 침착된다. 비아의 베이스로부터 장벽 물질을 제거하고 구리 도전체로부터 구리 산화물을 제거하기 위해 스퍼터링 에칭(sputter etch) 단계가 수행된다. 이 스퍼터링 에칭 단계 동안에, 장벽 물질은 측벽으로부터 제거되지 않는다. 따라서, 유전체의 구리 오염(copper poisoning)을 방지하기 위해, 비아의 측벽 상에 장벽-재침착 구리(barrier to re-deposited copper)가 형성된다.

Description

집적 회로 구조체의 구리 오염 방지 방법
본 발명은 전반적으로 컴퓨터 칩 제조에 관한 것으로서, 보다 상세하게는 레벨간 유전체 혹은 벌크 실리콘(bulk silicon)을 구리로 오염시키지 않으면서 구리 와이어(wire) 접속을 제공하는 것이다.
접속을 위한 와이어 및 비아(via)는 여러 가지 방법에 의해 형성할 수 있다. 통상적으로, 기판은 와이어 및 비아를 형성하기 위해 패터닝된 절연체로 덮여진다. 다음에, 금속을 침착한 후 화학 기계적 연마(chemical-mechanical polish ; CMP)에 의해 절연체 위에 있는 금속을 제거한다. 이러한 프로세스는 본 기술분야에서 대머신 프로세스(a damascene process)라 알려져 있다.
구리는 알루미늄보다 낮은 저항을 가지므로 더 우수한 전도체로 되기 때문에 컴퓨터 칩 제조시에 구리 와이어를 사용하는 것이 바람직하다. 그러나, 구리 배선은 칩 제조 프로세스에서 특별한 주의를 필요로 한다. 구리는 부착층(an adhesion layer)을 필요로 하기 때문에, 칩 제조시에 이를 위한 단계가 부가된다. 또한, 구리는 실리콘 및 산화물을 통해 쉽게 확산되므로, 구리 와이어와 실리콘 이산화물 절연체 사이에 확산 장벽이 필요하다.
구리 와이어에 대한 접속을 제공하기 위한 비아들을 형성하는 경우, 비아를 채우기 위한 금속 침착 단계 이전의 첫 번째 단계로서 아르곤 스퍼터링(argon sputter) 단계가 수행된다. 아르곤 스퍼터링 단계를 수행하는 목적은 비아 아래의 구리 와이어로부터 구리 산화물을 제거하기 위한 것이다. 아르곤 스퍼터링 단계 동안에, 구리 및 구리 산화물이 비아 측벽 상에 재침착되어, 구리가 산화물 안으로 확산되고 산화물을 오염시켜 산화물의 전기적 절연 기능을 저하시킨다.
대머신 프로세스 혹은 이중 대머신 프로세스(damascene or dual-damascene processes)에 의해 구리-절연체 배선 구조를 형성할 수 있다. 평평한 유전체 스택을 침착한 후, 이것을 표준 리소그래픽(lithographic) 및 건식 에칭 기법에 의해 패터닝 및 에칭하여 배선 패턴 혹은 비아 패턴을 만듦으로써 하나의 대머신 레벨이 제조된다. 다음에, 금속 침착을 수행한다. 그런후에, 화학 기계적 연마를 사용하여 절연체 내에 삽입된(imbedded) 평탄화된 배선 및 비아는 그대로 두고 필드 금속(field metal)을 제거한다. 전술한 단계를 반복함으로써 후속적인 레벨들이 형성된다. 대머신 프로세스에서, 모든 배선은 각각의 레벨에서 평평하다. 구리 구조체에서는 부착층과 확산 장벽이 필수적이며, 이는 통상적으로 구리층 아래에 위치한다.
그러므로, 본 발명의 목적은 레벨간 유전체 산화물 혹은 다른 절연체의 구리 오염을 방지하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 구리의 다중레벨 상호접속 구조체를 구성하는 개선된 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 다중레벨 구리 와이어 구조체를 구성하는 이중 대머신 방법을 제공하는 것이다.
본 발명에 따르면, 비아 에칭 단계 이후에 박막 물질을 웨이퍼 상에 침착한다. 이 물질은 구리가 절연체 안으로 확산되는 것을 방지하는 특성을 가져야 한다. 아르곤 스퍼터링 에칭 단계가 수행되어 비아가 접촉하고 있는 구리 와이어로부터 구리 산화물을 제거한다. 아르곤 스퍼터링 에칭 단계 동안에, 비아의 하부 및 웨이퍼의 상부면으로부터 구리 산화물과 함께 장벽 물질을 제거한다. 따라서, 비아 측벽 상에 있는 스퍼터링된 어떠한 재침착된 구리도 절연체 안으로 확산되는 것이 방지된다. 부착층 및 구리 확산 장벽층이 즉시 증착되므로, 깨끗한 구리 표면이 산화 환경에 노출되지 않는다.
도 1은 침착된 장벽 물질을 갖는 비아(via)의 단면도.
도 2는 구리 산화물의 에칭 단계와 마찬가지로 유전체의 표면 상과 비아의 베이스 내에 장벽 물질을 에칭하는 후속 단계에서의 비아의 단면도.
도 3a 내지 도 3e는 확산 장벽이 형성되었을 때 이중 대머신 구조를 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 비아(via) 2 : 레벨간 유전체(ILD)
3 : 구리 와이어 4 : 구리 산화물
5 : 장벽 물질 6 : 측벽
전술한 것과 다른 목적들, 특징들 및 이점들은 도면을 참조하여 본 발명의 바람직한 실시예의 다음의 상세한 설명으로부터 잘 이해될 것이다.
이제 도 1을 참조하면, 도 1에는 구리 와이어(3) 위에 있는 레벨간 유전체(inter-level dielectric ; ILD)(2) 내에 형성된 비아(via)(1)가 도시된다. 이 구조체는 반도체 디바이스(device)의 일부분일 수 있다. ILD(2) 내에 비아(1)를 형성하는 에칭 프로세스의 결과로서, 구리 와이어(wire)(3)의 노출된 표면 상에 구리 산화물(4)이 형성된다. 구리 산화물(4)은 만족스러운 전기적 접속을 구리 와이어(3)에 제공하기 위해서 제거되어야 한다. 구리 산화물(4)의 제거를 위한 준비 단계로, 본 발명은 ILD(2)의 상부면과, 측벽(6)과, 구리 산화물(4)의 표면 위에 장벽 물질(5)을 침착시키는 단계를 포함한다. 장벽 물질은 금속성 혹은 절연성 물질일 수 있으며, 구리에 대한 확산 장벽을 제공하도록 특정하게 선택된다. 장벽 물질로서 사용되는 적절한 금속성 물질은 탄탈(Ta), 티타늄 질화물(TiN), 탄탈 질화물(TaN), 텅스텐 질화물(WN), 텅스텐 실리콘 질화물(WSiN), 탄탈 실리콘 질화물(TaSiN)을 포함한다. 실리콘 질화물(Si3N4)과 같은 절연성 물질이 또한 장벽으로서 사용될 수 있다. 장벽층에 대한 주요 요건은 방향성 에칭 단계 동안에 구리 및 구리 산화물이 산화물 혹은 ILD와 접촉하는 것을 막고, 에칭 단계 이후에 구리가 ILD와 접촉하지 않은 상태로 비아가 구리로 충진되도록 하는 것이다.
장벽 물질(5)의 침착 단계에 후속하여, 방향성 에칭 단계에 의해 ILD(2)의 상부면으로부터 장벽 물질(5)을 제거하고, 비아(1)의 바닥으로부터 장벽 물질(5) 및 구리 산화물(3)을 모두 제거한다. 그러나, 도 2에 도시된 바와 같이, 장벽 물질(5)은 비아의 측벽(6)에 남는다. 이러한 현상은 에칭의 방향성 특성에 기인한다. 장벽 물질(5)이 측벽(6)에 잔존하기 때문에, 방향성 에칭 단계 동안 구리와 구리 산화물이 ILD(2)와 접촉하지 못하게 된다. 도 2는 소량의 구리 산화물(7)이 비아의 바닥 에지(edge)에 잔존하는 것을 도시한다. 이 구리 산화물(7)은 깨끗한 구리 와이어(3) 혹은 ILD(2)에 대한 접촉에는 어떠한 영향도 미치지 않을 것이다. 도 2에 도시된 비아는 금속으로 충진되기 직전의 상태를 도시한다. 부가적인 부착/장벽 물질이 침착되고, 그 후 구리를 침착한다. 부착/장벽 및 구리를 충진하는 단계는 구리 와이어(3)가 재산화될 가능성이 있기 이전에 수행되어야 한다.
도 3a 내지 도 3e는 본 발명의 원리를 이용하여 이중 대머신 구조(a dual damascene structure)를 구성하기 위한 단계의 단면을 도시한다. 도 3a에는 실리콘 질화물(Si3N4) 장벽(22)으로 덮힌 구리 와이어(21)가 도시된다. 구리 와이어(21)는 하부의 반도체 디바이스를 외부 패키지(packages), 기판 등에 접속시키는 다중 레벨 금속 칩 배선의 구성요소이다. 실리콘 질화물 장벽(22) 위에는 실리콘 이산화물(SiO2), 불소화 실리케이트(a fluorinated silicate)(SiOxFy), 스펀 온 글래스(spun on glass ; SOG), 폴리머, 에어로겔(aerogels), 파릴렌(parylene), 테프론(teflons), 다이아몬드형 카본(diamond like carbon ; DLC) 등 혹은 이들 물질의 합성물로 구성된 절연체(23)가 침착된다. 레지스트 마스크(24)는 절연체(23)를 부분적으로 덮는다. 도 3a에서 알 수 있는 바와 같이, 절연체(23)는 레지스트(24) 내의 개구부(25)를 통해 부분적으로 에칭된다. 이러한 에칭 단계에서 도시된 구리 와이어(21)의 평면과 평행한 평면으로 새로운 구리 와이어를 제공하기 위한 공간이 마련된다. 다음에, 절연체에는 어느 정도 에칭되어 구리 라인(line) 도전체를 포함할 개구부(25)가 형성된다.
이어서 레지스트(24)를 벗겨내고, 다음 단계에서 다른 레지스트층(26)을 도포하여 비아 패턴(via pattern)으로 노출하고 현상한다. 도 3b에는 표준 포토리소그래피(photolithography) 기법을 사용하여 레지스트를 마스크로 덮은 후에 노출시키고 현상하여 레지스트 내에 비아 이미지(images)를 형성하는 단계가 도시된다. 도 3b에 도시된 바와 같이, 비아(27)가 에칭되어 구리 와이어(21)에 도달한다. 이 비아(27)는 구리 와이어(21)와 개구부(25) 내에 형성될 제 2 구리 와이어 사이의 접속을 제공할 것이다.
다음에 도 3c에 도시한 바와 같이, 레지스트(26)를 제거하고 장벽 물질(28)을 모든 표면에 침착한다. 장벽 물질(28) 침착 단계에 후속하여, 와이어 공간(25)과 비아(27)의 수직 측벽만 제외하고 모든 표면으로부터 장벽 물질(28)을 제거하기 위해 장벽 물질을 방향성 에칭한다. 이러한 단계는 측벽 상에 침착된 장벽 물질(28)이 절연체와 접촉하는 것을 차단하기 때문에, 방향성 에칭 단계 동안에 스퍼터링된 구리와 구리 산화물로부터 절연체(23)를 보호하는 내부적 방어 수단을 제공한다. 따라서, 구리 오염이 방지된다.
다음에 도 3d에 도시된 바와 같이, 노출된 와이어 및 비아 공간 표면은 탄탈, 탄탈 질화물, 티타늄 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 혹은 탄탈 실리콘 질화물과 같은 금속성 부착층 및 확산 장벽층(29)에 의해 라이닝되고, 후속하는 단계에서 구리(30)로 충진된다. 이들 단계는 구리(30)가 재산화되기 이전에 수행되어야 한다. 부착층의 물질은 장벽층의 물질과 동일하거나 상이할 수 있다. 몇몇 애플리케이션에 있어서, 장벽/부착층(29)은 도전성 물질이고 장벽층(28)은 절연성 물질인 것이 유리할 경우가 있다. 예를 들어, 부착층이 탄탈, 탄탈 질화물, 티타늄 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 혹은 탄탈 실리콘 질화물이고, 장벽층(28)이 실리콘 질화물일 수 있다. 구리 충진 단계에 이어 화학 기계적 연마(CMP)를 행함으로써, 도 3e에 도시된 바와 같은 이중 대머신 라인/비아 구조체의 형성을 완성한다. 실리콘 질화물, 절연체 및 마스크를 침착시키고, 전술한 단계를 수행함으로써 다른 라인/비아 레벨(도시되지 않음)을 추가할 수 있다.
요약하면, 구리는 실리콘 이산화물(SiO2)과 실리콘 안으로 매우 빠르게 확산되고, 또한 SiO2에 잘 부착되지 않는다. 그러나, 구리는 다중레벨 구조체에 사용하기에 유용한 전기적 특성을 갖는다. 본 발명은 SiO2혹은 다른 절연체의 측벽 상에 부착층과 구리 확산 장벽으로서 기능하는 장벽층을 제공함으로써 구리 오염의 문제점을 극복한다.
본 발명이 바람직한 실시예로서 설명되었지만, 당업자라면 본 발명은 첨부한 청구범위의 정신 및 범주 내에서 변형이 이루어질 수 있음을 잘 이해할 수 있을 것이다.
본 발명은 레벨간 유전체 산화물 혹은 다른 절연체의 구리 오염을 방지하고, 구리의 다중레벨 상호접속 구조를 구성하는 개선된 방법과, 다중레벨 구리 와이어 구조를 구성하는 이중 대머신 방법을 제공한다.

Claims (23)

  1. 집적 회로 구조체를 제조하는 동안에, 구리 오염을 방지하는 방법에 있어서, ① 유전체층을 통해 기판 내에 위치된 구리 도전체로 비아(via)를 에칭하는 단계와, ② 상기 유전체층 위와 상기 구리 도전체 위에 있는 상기 비아 안으로 장벽 물질을 침착시키는 단계 ― 상기 장벽 물질은 상기 비아의 측벽을 덮고, 구리의 확산을 방지하도록 선택됨 ― 와, ③ 상기 기판을 방향성 에칭하여, 상기 유전체층과 상기 비아의 바닥 영역으로부터 상기 장벽 물질을 제거하고 상기 비아의 상기 측벽 상의 장벽 물질은 그대로 두는 단계 ― 상기 구리 도전체는 상기 방향성 에칭 단계 동안에 에칭됨 ― 와, ④ 상기 비아를 도전체로 충진시키는 단계를 포함하는 구리 오염 방지 방법.
  2. 제 1 항에 있어서, 상기 충진 단계에서 사용된 상기 도전체는 상기 장벽 물질에 도포된 부착/장벽층과 상기 부착 장벽층에 도포된 구리를 포함하는 구리 오염 방지 방법.
  3. 제 1 항에 있어서, 상기 충진 단계는 상기 구리 도전체의 산화 이전에 수행되는 구리 오염 방지 방법.
  4. 제 1 항에 있어서, 상기 방향성 에칭 단계는 스퍼터링(sputtering)에 의해 수행되는 구리 오염 방지 방법.
  5. 제 1 항에 있어서, 상기 침착된 장벽 물질은 탄탈, 티타늄 질화물, 실리콘 질화물, 탄탈 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈 실리콘 질화물로 구성된 그룹으로부터 선택되는 구리 오염 방지 방법.
  6. 제 1 항에 있어서, 상기 구리 도전체 위에 있는 상기 유전체 내에 측벽을 구비한 트렌치를 형성하는 단계를 포함하며, 상기 에칭 단계 동안에 형성된 상기 비아는 상기 트렌치와 연속하고, 상기 침착 단계는 상기 트렌치 안으로 상기 장벽 물질을 침착시키며, 상기 방향성 에칭 단계는 상기 트렌치의 상기 측벽 상에 상기 장벽 물질을 남기는 구리 오염 방지 방법.
  7. 제 1 항에 있어서, 상기 충진 단계 이후에 상기 기판을 평탄화시키는 단계를 더 포함하는 구리 오염 방지 방법.
  8. 제 7 항에 있어서, 상기 평탄화 단계는 화학 기계적 연마에 의해 수행되는 구리 오염 방지 방법.
  9. 제 1 항에 있어서, 상기 충진 단계는, ① 상기 장벽 물질 상에 부착/장벽층을 침착시키는 단계와, ② 상기 부착/장벽층 상에 구리를 침착시키는 단계를 포함하는 구리 오염 방지 방법.
  10. 제 9 항에 있어서, 상기 부착/장벽층은 금속성 도전체인 구리 오염 방지 방법.
  11. 제 10 항에 있어서, 상기 금속성 도전체는 탄탈, 티타늄 질화물, 탄탈 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈 실리콘 질화물로 구성된 그룹으로부터 선택되는 구리 오염 방지 방법.
  12. 집적 회로 구조체에 있어서, ① 구리 도전체와, ② 상기 구리 도전체 위에 위치한 유전체층과, ③ 상기 구리 도전체에 접속된 상기 유전체층을 통해 형성된 비아 ― 상기 비아는 측벽을 구비함 ― 와, ④ 상기 비아의 상기 측벽 상에 위치한 구리 확산 장벽과, ⑤ 상기 비아 내에 위치하며, 상기 구리 도전체와 전기적으로 접촉하는 도전체를 포함하는 집적 회로 구조체.
  13. 제 12 항에 있어서, 상기 비아 내에 위치한 상기 도전체는 구리인 집적 회로 구조체.
  14. 제 12 항에 있어서, 상기 구리 확산 장벽은 두 개의 상이한 물질층으로 구성된 집적 회로 구조체.
  15. 제 14 항에 있어서, 상기 구리 확산 장벽을 형성하는 층의 제 1 층은 절연성 물질이며 상기 유전체층과 접촉하도록 위치하고, 상기 구리 확산 장벽을 형성하는 층의 제 2 층은 도전성 금속인 집적 회로 구조체.
  16. 제 15 항에 있어서, 상기 제 1 층은 실리콘 질화물이고, 상기 제 2 층은 탄탈, 티타늄 질화물, 탄탈 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈 실리콘 질화물로 구성된 그룹으로부터 선택되는 집적 회로 구조체.
  17. 제 12 항에 있어서, 상기 구리 확산 장벽은 탄탈, 티타늄 질화물, 탄탈 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈 실리콘 질화물로 구성된 그룹으로부터 선택되는 집적 회로 구조체.
  18. 제 12 항에 있어서, ① 상기 유전체층 내에 위치한 트렌치 ― 상기 트렌치는 상기 비아에 연속하고 측벽을 구비함 ― 와, ② 상기 트렌치의 상기 측벽 상에 위치한 구리 확산 장벽과, ③ 상기 트렌치 내에 위치하며, 상기 구리 전도체와 전기적으로 접촉하는 도전체를 더 포함하는 집적 회로 구조체.
  19. 제 18 항에 있어서, 상기 트렌치 내에 위치한 상기 도전체는 구리인 집적 회로 구조체.
  20. 제 18 항에 있어서, 상기 트렌치와 상기 비아 내의 상기 구리 확산 장벽은 동일한 것이며, 이는 두 개의 상이한 물질의 층으로 구성된 집적 회로 구조체.
  21. 제 18 항에 있어서, 상기 구리 확산 장벽을 형성하는 층의 제 1 층은 절연성 물질이며 상기 유전체층과 접촉하도록 위치하고, 상기 구리 확산 장벽을 형성하는 층의 제 2 층은 도전성 물질인 집적 회로 구조체.
  22. 제 12 항에 있어서, 상기 제 1 층은 실리콘 질화물이고, 상기 제 2 층은 탄탈, 티타늄 질화물, 탄탈 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈 실리콘 질화물로 구성된 그룹으로부터 선택되는 집적 회로 구조체.
  23. 제 12 항에 있어서, 상기 트렌치와 상기 비아 내의 상기 구리 확산 장벽은 동일한 것이며, 이는 탄탈, 티타늄 질화물, 탄탈 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈 실리콘 질화물로 구성된 그룹으로부터 선택되는 집적 회로 구조체.
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