DE10224160A1

DE10224160A1 - Eine Diffusionsbarrierenschicht in Halbleitersubstraten zur Reduzierung der Kupferkontamination von der Rückseite her

Info

Publication number: DE10224160A1
Application number: DE10224160A
Authority: DE
Inventors: Christian Zistl; Johannes Groschopf; Massud Aminpur
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 2002-05-31
Filing date: 2002-05-31
Publication date: 2003-12-18
Also published as: TW200503116A; US20030232466A1

Abstract

Ein SOI-Substrat umfasst eine Diffusionsbarrierenschicht, deren Dicke und Zusammensetzung so gewählt ist, um Kupferatome und Ionen im Wesentlichen von einem Diffundieren durch die Diffusionsbarrierenschicht abzuhalten. Die Diffusionsbarrierenschicht ist so angeordnet, um im Wesentlichen die beeinträchtigende Wirkung des Kupfers, das in ein Halbleiterelement von der Rückseite her des Substrats während diverser Herstellungsschritte des Halbleiterelements eingeführt wird, zu verringern. In einem speziellen Beispiel sind ein Siliziumwafer mit einer Siliziumnitridschicht als Diffusionsbarrierenschicht und ein Siliziumwafer mit einer Oxidschicht verbunden. Nach der Trennung wird ein SOI-Substrat erhalten, das verbesserte Eigenschaften hinsichtlich der Widerstandsfähigkeit gegenüber einer Kupferrückseitendiffusion aufweist.

Description

GEBIET DER VORLIEGENDEN ERFINDUNG

Im Allgemeinen betrifft die vorliegende Erfindung das Gebiet der Herstellung integrierter Schaltungen und betrifft insbesondere die Herstellung von Halbleiterelementen mit Kupferschichten und Kupferstrukturen.

BESCHREIBUNG DES STANDS DER TECHNIK

Eine integrierte Schaltung enthält typischerweise eine riesige Anzahl einzelner Schaltungselemente, etwa Transistoren, Widerstände, Kondensatoren und dergleichen, deren Dimensionen ständig kleiner werden. In jüngster Zeit haben die kritischen Dimensionen von Schaltungselementen 0.18 µm erreicht, wobei in naher Zukunft 0.13 µm erreicht werden. Obwohl das Verringern der Strukturgrößen eine Reihe von Vorteilen hinsichtlich der Leistungsfähigkeit der Schaltungselemente und der Anzahl der Schaltungselemente, die innerhalb einer spezifizierten Chipfläche vorgesehen werden kann, mit sich bringt, können andere große Probleme auftauchen, die möglicherweise die durch die ständige Reduzierung der Strukturgrößen gewonnenen Vorteile aufwiegen können. Ein großes Problem in dieser Hinsicht stellt die Tatsache dar, dass das Verringern der Strukturgrößen ferner auch einen negativen Einfluss auf die Metallleitungen ausübt, die zur elektrischen Verbindung der Schaltungselemente entsprechend der Funktionalität der Schaltung vorgesehen sind.
Da die Anzahl der einzelnen Schaltungselemente pro Einheitsfläche ansteigt, erhöht sich die Anzahl der für diese Elemente erforderlichen Verbindungsleitungen ebenso - typischerweise stärker als die Anzahl der Schaltungselemente - und erfordert damit eine drastische Reduzierung der Größe der Metallleitungen, die konventionellerweise aus Aluminium hergestellt worden sind. Da Aluminium einen nicht tolerierbaren Grad an Elektromigration bei höheren Stromdichtepegeln aufweist, können die Abmessungen von Aluminiumleitungen nicht beliebig reduziert werden. In technisch fortgeschrittenen integrierten Schaltungen mit minimalen Strukturgrößen von beispielsweise 0.13 µm oder weniger ist daher die Signalausbreitungsverzögerung nicht mehr durch die einzelnen Schaltungselemente, etwa Transistoren und dergleichen, bedingt, sondern wird hauptsächlich durch die großen RC-Zeitkonstanten verursacht, die durch die Metallleitungen und das benachbarte dielektrische Material erzeugt werden.
Daher gehen Halbleiterhersteller überwiegend dazu über, Kupfer als ein Metallisierungsmaterial aufgrund seiner überlegenen Eigenschaften im Vergleich zu Aluminium zu verwenden. Beispielsweise besitzt Kupfer einen geringen Widerstand, eine hohe Zuverlässigkeit, eine hohe Wärmeleitfähigkeit und eine relativ feine Kristallstruktur, die kontrollierbar ist. Andererseits bringt das Einführen von Kupfer in den Herstellungsprozess integrierter Schaltungen eine Reihe von Problemen mit sich, wovon eine der am herausfordernsten Aufgaben das Vermeiden oder das Minimieren der Kupferkontamination ist, da Kupfer leicht in Siliziumelementen diffundiert. Die Diffusion von Kupfer in Halbleiterelementen kann im Wesentlichen zu zwei Arten von Ausfällen führen: die Beeinträchtigung von isolierenden Schichten in der Verbindungsschicht, woraus ein Kurzschluss oder ein Leckstromweg zwischen den Kupferleitungen resultiert, und hohe Leckströme in den einzelnen Transistorelementen aufgrund der Eigenschaft von Kupfer, tiefe Einfangzentren in der Siliziumbandlücke zu bilden. Bekanntlich diffundiert Kupfer rasch in Silizium bei moderaten Temperaturen mit einem Diffusionskoeffizienten, der deutlich höher als der von Gold, Silber, Natrium und Eisen ist. Bei moderaten Temperaturen und bei einer relativ geringen Vorspannung diffundiert ionisches Kupfer ebenfalls in vielen dielektrischen Materialien. Aus diesem Grund muss vor der Abscheidung von Kupfer auf und in Gräben und Kontaktöffnungen eine Diffusionsbarrierenschicht zuverlässig in den Kontaktöffnungen und den Gräben gebildet werden, um ein Ausdiffundieren von Kupfer in benachbarte Materialschichten zu vermeiden. Typischerweise können Tantalnitrid, Tantal, Titannitrid und isolierendes Siliziumnitrid wirksam verwendet werden, um jede einzelne Kupfermetallleitung und Kontaktdurchführung einzukapseln, um damit eine Diffusion von Kupfer in die benachbarten Materialien zu vermeiden.
Kupferkontamination kann jedoch auch durch Kontakt mit der Rückseite des Halbleitersubstrats während der diversen Herstellungsschritte stattfinden. Beispielsweise können Herstellungsanlagen, die für die Kupferabscheidung und Verarbeitung benötigt werden, etwa eine Sputterabscheideanlage, die zur Abscheidung einer Kupfersaatschicht erforderlich ist, ein Elektroplattierungsreaktor, der für die Abscheidung des Kupfervolumenmaterials erforderlich ist, eine chemisch mechanische Polieranlage (CMP) und damit in Verbindung stehende Reinigungsanlagen, eine winzige Menge an Kupfer am Rand oder an der Rückseite des Substrats erzeugen, die dann leicht während der nachfolgenden Herstellungsschritte in sensible Bereiche diffundieren kann. Zusätzlich zu der direkten Kontamination durch kupferverarbeitende Anlagen können die Substrate ferner winzige Kupfermengen am Rand oder an der Rückseite des Substrats durch Anlagen aufnehmen, die nicht direkt bei der Kupferverarbeitung beteiligt sind, sondern die durch die Scheibenhandhabung, etc. kontaminiert worden sind, da der Großteil der Substrathantierung am Rand und an der Rückseite der Substrate stattfindet. Obwohl die Halbleiterhersteller große Sorgfalt bei der Vermeidung von Kupferkontamination von Substraten in Prozessanlagen walten lassen, gibt es dennoch ein großes Risiko der Kupferdiffusion in aktive Bereiche durch winzige und kaum detektierbare Mengen an Kupfer am Rand und auf der Rückseite.
Zusätzlich zur Bereitstellung von Kupfermetallisierungsschichten, die, wie zuvor erläutert, deutlich die Signalausbreitung in den Metallverbindungen verbessern, streben die Halbleiterhersteller nach neuen Lösungen zum Verbessern der Leistungsfähigkeit der einzelnen Schaltungselemente. Eine vielversprechende Entwicklung in dieser Hinsicht ist die sogenannte SOI (Silizium auf Isolator) Technik, in der Transistorelemente in relativ dünnen Halbleiterschichten, die auf einer isolierenden Schicht auf einem geeigneten Substrat vorgesehen sind, gebildet werden, anstatt dass die Potentialtopfgebiete in einem Halbleitervolumenmaterial gebildet werden. Somit können im Gegensatz zu herkömmlichen Volumenhalbleitern SOI-Elemente vollständig voneinander isoliert sein, so dass latch-up-Effekte reduziert oder sogar vollständig eliminiert werden können. Aufgrund der vollständigen Isolierung können ferner Leckströme minimiert werden und die Schaltgeschwindigkeit kann aufgrund der reduzierten parasitären Kapazitäten in den aktiven Gebieten der Transistorelemente gesteigert werden. Ein wesentlicher Vorteil von SOI-Elementen im Vergleich zu konventionellen Volumenelementen ist die erhöhte Widerstandsfähigkeit von SOI-Elementen gegenüber strahlungsbedingten Fehlern, da SOI- Elemente ein deutlich kleineres aktives Siliziumgebiet verglichen zu Volumenelementen aufweisen. Somit ist die Wahrscheinlichkeit einer Reaktion einer hochenergetischen Partikels, etwa eines Teilchens der kosmischen Höhenstrahlung, mit einem Siliziumkern deutlich reduziert.
Obwohl die SOI-Technik aufgrund der zuvor genannten Vorteile sehr vielsprechend erscheint, waren die Halbleiterhersteller in der Vergangenheit sehr zögerlich bei der Verwendung dieser Technik aus diversen Gründen. Zu den Gründen gehören die höheren Kosten, die bei der Bereitstellung von SOI-Substraten auftreten, und die verringerte Kristallqualität der aktiven Siliziumschicht, die auf der Isolierschicht gebildet ist, die für gewöhnlich Siliziumdioxid aufweist und die oft auch als vergrabenes Oxid (BOX) bezeichnet wird. In jüngster Zeit wurden jedoch eine Reihe von Verfahren entwickelt, die das Bereitstellen einer dünnen Siliziumschicht auf einer Siliziumdioxidschicht ermöglichen, die ferner in etwa die gleiche kristalline Qualität als das aktive Gebiet in einem herkömmlichen Volumenbauelement zeigen, wobei eine übermäßige Materialverschwendung vermeidbar ist, so dass die Preise von SOI-Substraten vergleichbar zu denen von Substraten für Volumenbauelementen sind.
Folglich können zukünftige technisch fortgeschrittene Schaltungsgenerationen auf Kupfertechnologie basieren, die in SOI-Elementen mit Transistorelementen mit reduziertem aktiven Gebiet implementiert sind. Eine winzige Kupferkontamination in derartigen aktiven Gebieten mit geringer Größe kann jedoch das Problem des kupferinduzierten Bauteilversagens noch mehr anwachsen lassen. Ferner kann die Kupferkontamination von Dielektrika deutlich die überlegenen Eigenschaften der SOI-Elemente hinsichtlich des Leckstromes und des latch-up-Effekts verringern. Die vorliegende Erfindung zielt daher darauf ab, die Probleme, die bei der Herstellung fortgeschrittener integrierter Schaltungen bei Anwendung der Kupfertechnologie in SOI-Elementen auftreten, zu vermeiden oder zumindest zu verringern.

ÜBERBLICK ÜBER DIE ERFINDUNG

Angesichts der oben aufgeführten Probleme sorgt die vorliegende Erfindung für eine deutlich reduzierte Wahrscheinlichkeit eines Bauteilausfalls aufgrund der Kupferkontamination in Halbleiterelementen, die auf einem isolierenden Substrat, etwa bei SOI- Elementen, gebildet sind, indem eine Diffusionsbarriere zwischen einer vergrabenen Isolierschicht, etwa einer Siliziumdioxidschicht, und dem Volumenmaterial des Substrats, das die Halbleiterelemente trägt, vorgesehen wird. Die Kupferdiffusionsbarrierenschicht, die auch als eine Kupfer-Getter- bzw. Einfangschicht betrachtet werden kann, beschränkt wirksam die Diffusion von Kupfer von der Rückseite in die isolierende Schicht und somit in das kleine aktive Gebiet der Schaltungselemente, und trägt somit zur Produktionsausbeute und Zuverlässigkeit der Elemente bei.
Gemäß einer anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein SOI-Substrat eine Volumenmaterialschicht, die für die erforderliche mechanische Stabilität des Substrats sorgt. Ferner ist eine Diffusionsbarrierenschicht auf der Volumenmaterialschicht vorgesehen, die eine Dicke und eine Zusammensetzung aufweist, die im Wesentlichen eine Diffusion von Kupfer von der Volumenmaterialschicht in eine darüber liegende Schicht verhindert. Ferner ist eine Siliziumdioxidschicht über der Diffusionsbarrierenschicht gebildet und eine Siliziumschicht ist auf der Siliziumdioxid schicht gebildet.
Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung umfasst ein Halbleiterelement ein Substrat, eine vergrabene Isolierschicht und eine dotierte Halbleiterschicht, die auf der vergrabenen Isolierschicht gebildet ist. Das Halbleiterelement umfasst ferner eine kupferenthaltende Metallschicht und eine Diffusionsbarrierenschicht, die zwischen dem Substrat und der vergrabenen Isolierschicht angeordnet ist, wobei eine Zusammensetzung und eine Dicke der Diffusionsbarrierenschicht so gewählt ist, um ein Diffundieren von Kupfer von dem Substrat in die vergrabene Isolierschicht im Wesentlichen zu verhindern.
In einer weiteren anschaulichen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zur Herstellung eines SOI-Substrats mit einer Rückseitendiffusionsbarriere das Ausbilden einer Diffusionsbarrierenschicht auf einem ersten Substrat, wobei die Diffusionsbarrierenschicht eine Zusammensetzung und eine Dicke aufweist, die im Wesentlichen ein Diffundieren von Kupfer durch die Diffusionsbarrierenschicht bei erhöhten Temperaturen, die während der Kupferverarbeitung vorherrschen, verhindert. Ferner ist eine Oxidschicht auf einem zweiten Halbleiter enthaltendem Substrat gebildet und das erste und das zweite Substrat werden verbunden, um ein Verbundsubstrat zu bilden. Schließlich wird das Verbundsubstrat so gespalten, dass eine Halbleiterschicht auf der Oxidschicht erhalten bleibt.
Gemäß einer noch weiteren Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zur Herstellung eines Halbleiterelements auf einem isolierenden Substrat das Bereitstellen eines Substrats mit einer darauf gebildeten Diffusionsbarrierenschicht, wobei die Diffusionsbarrierenschicht eine Dicke und eine Zusammensetzung aufweist, die im Wesentlichen eine Diffusion von Kupferatomen und Ionen durch die Schicht verhindern. Ferner ist ein Halbleitersubstrat mit einer darauf gebildeten isolierenden Schicht vorgesehen, und das Substrat und das Halbleitersubstrat werden verbunden, um ein Verbundsubstrat zu bilden, wobei die Diffusionsbarrierenschicht und die isolierende Schicht eine Verbundgrenzfläche bilden. Anschließend wird das Verbundsubstrat so gespalten, um eine Halbleiterschicht auf der isolierenden Schicht zu erhalten. Des Weiteren wird ein Schaltungselement in und auf der Halbleiterschicht gebildet und eine Kupfermetallisierungsschicht wird über dem Schaltungselement gebildet.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Weitere Vorteile, Aufgaben und Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird; es zeigen:
Fig. 1a bis 1e schematisch Querschnittsansichten eines SOI-Substrats während diverser Herstellungsschritte; und
Fig. 2a und 2b schematisch Querschnittsansichten einer Halbleiterelements, das auf einem isolierenden Substrat gebildet wird, während unterschiedlicher Herstellungsstadien gemäß einer anschaulichen Ausführungsform vorliegenden Erfindung.

DETAILLIERTE BESCHREIBUNG

Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben wird, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte beachtet werden, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen offenbarten anschaulichen Ausführungsformen zu beschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
Wie zuvor angemerkt wurde, sind in jüngster Zeit geeignete Verfahren entwickelt worden, die das Herstellen von SOI-Substraten mit einer hochqualitativen Siliziumschicht mit einer Dicke von einigen zehn bis einigen hundert Nanometern, abhängig von der Art des herzustellenden Halbleiterelements, auf einer Siliziumdioxidschicht mit einer Dicke im Bereich von einigen zehn Nanometer bis einige hundert Nanometer ermöglichen. Zumeist wird ein sogenanntes Waferbondverfahren angewendet, in dem ein erster Wafer bereitgestellt wird, der oft auch als Hantierungswafer bezeichnet wird, und ein zweiter Wafer bereitgestellt wird, der häufig auch als Geber-Wafer bezeichnet wird, wobei eine Siliziumdioxidschicht mit einer erforderlichen Dicke auf dem zweiten Wafer aufgewachsen wird. Anschließend wird mit dem zweiten Wafer eine Ionenimplantation - vorzugsweise unter Verwendung von Wasserstoffionen - durchgeführt, wobei die Ionen durch die Siliziumdioxidschicht hindurch in eine wohldefinierte Tiefe des zweiten Wafers so implantiert werden, dass zwischen der Siliziumdioxidschicht und der Spitzenkonzentration des Wasserstoffs eine Halbleiterschicht mit einer spezifizierten Dicke beibehalten wird. Nach der Implantation werden der erste Wafer und der zweite Wafer miteinander verbunden, wobei die Siliziumdioxidschicht des zweiten Wafers eine Verbindungsgrenzfläche mit der Oberfläche des ersten Wafers bildet. Nach dem Verbindungsvorgang, der einen Ausheizschritt erfordert, wird der Verbund aus dem ersten Wafer und dem zweiten Wafer einem Spaltungsprozess unterzogen, wobei das Gebiet mit den implantierten Wasserstoffionen als eine Trennschicht dient, so dass letztlich ein SOI-Wafer mit einer hochqualitativen Siliziumschicht, die auf einer Siliziumdioxidschicht gebildet ist, erhalten wird. Die Siliziumschicht kann dann durch chemisch mechanisches Polieren (CMP) so behandelt werden, um die erforderliche Oberflächenqualität zu erhalten.
Mit Bezug zu den Fig. 1a-1e werden anschauliche Ausführungsformen der vorliegenden Erfindung beschrieben, die im Prinzip die zuvor beschriebene Sequenz verwenden können.
In Fig. 1a werden ein erstes Substrat 110, etwa eine Siliziumscheibe, eine Glasscheibe oder eine andere geeignete Scheibe, und ein zweites Substrat 120, beispielsweise eine Siliziumscheibe oder ein anderes geeignetes Halbleitersubstrat, bereitgestellt. Beispielsweise können das erste und das zweite Substrat 110, 120 standardmäßige Siliziumscheiben für die übliche integrierte Halbleiterherstellung sein, wie sie von einer Vielzahl von Händlern erhältlich sind. Das zweite Substrat 120 besitzt eine darauf gebildete Isolierschicht 121 mit der erforderlichen Dicke. In einer speziellen Ausführungsform ist die Isolierschicht 121 eine Siliziumdioxidschicht mit einer Dicke im Bereich von ungefähr 50 nm bis 1 µm. Die Isolierschicht 121 kann durch ein beliebiges geeignetes Wachs- und/oder Abscheideverfahren, das im Stand der Technik bekannt ist, gebildet werden. Beispielsweise kann die Isolierschicht 121, wenn diese als eine Siliziumdioxidschicht vorgesehen ist, durch Oxidieren des zweiten Substrats 120 gebildet werden.
In Fig. 1b wird das zweite Substrat 120 einer Ionenimplantation unterzogen, wie dies durch die Pfeile 122 angezeigt ist, um ein Implantationsgebiet 123 zu bilden, dessen Spitzenkonzentration an einer vordefinierten Tiefe angesiedelt ist, die durch die Implantationsparameter und die Dicke der Isolierschicht 121 gut einstellbar ist. Vorzugsweise werden Wasserstoffionen mit einer Dosis und einer Energie implantiert, die geeignet sind, um das Implantationsgebiet 123 ungefähr 10-500 nm unter der Isolierschicht 121 vorzusehen.
Das erste Substrat 110 besitzt eine darauf gebildete Diffusionsbarrierenschicht 111, deren Zusammensetzung und Dicke so gewählt sind, um als eine Diffusionsbarriere für Kupferatome und Ionen bei erhöhten Temperaturen zu wirken, die während der Herstellung der Halbleiterelemente auftreten können. In einer Ausführungsform ist die Diffusionsbarrierenschicht 111 eine Siliziumnitridschicht, die ein gut bekanntes dielektrisches Material ist, das wirksam ein Hindurchwandern von Kupferatomen und Ionen verhindert. Die Dicke der Diffusionsbarrierenschicht 111 kann von 50 nm zu einigen hundert Nanometer reichen, abhängig von den Prozesserfordernissen. Wenn beispielsweise das erste Substrat 110 eine Siliziumscheibe ist, die als eine Hantierungsscheibe für die weitere Verarbeitung und Herstellung eines Halbleiterelements verwendet wird, kann es vorteilhaft sein, dass die Siliziumnitridschicht 111 eine Dicke von einigen hundert Nanometer aufweist, um damit die Wahrscheinlichkeit der Kupferkontamination während der Verarbeitung des Substrats 110 zu reduzieren. Wenn das erste Substrat 110 ein Material aufweist, in dem Kupfer einen deutlich geringeren Diffusionskoeffizienten (im Vergleich zu Silizium) aufweist, kann die Dicke der Sifiziumnitridschicht 111 im Bereich von 50-200 nm gewählt werden. In anderen Ausführungsformen kann die Diffusionsbarrierenschicht 111 aus einem beliebigen geeigneten Material gebildet sein, das als eine effiziente Kupfereinfangschicht dient und die den erhöhten Temperaturen widersteht, die während der Herstellung der integrierten Schaltungen auftreten. In einer weiteren Ausführungsform kann die Diffusionsbarrierenschicht 111 mehrere Schichten aufweisen, um die Eigenschaften der Diffusionsbarrierenschicht 111 in der erforderlichen Weise einzustellen. Beispielsweise können metallenthaltende Schichten vorgesehen sein, die wirksam die Kupferdiffusion verhindern oder reduzieren, und wenn ein insgesamt isolierendes Verhalten erforderlich ist und/oder überlegene Verbindungseigenschaften von siliziumenthaltenden Schichten zu Siliziumdioxid erforderlich sind, können eine Siliziumnitridschicht oder eine Siliziumdioxidschicht und dergleichen auf der einen oder mehreren metallenthaltenden Schichten vorgesehen sein. Die Herstellung der Diffusionsbarrierenschicht 111 kann beliebige geeignete Abscheideverfahren, etwa plasmaverstärkte chemische und physikalische Dampfabscheidung, um beispielsweise eine Siliziumnitridschicht zu bilden, beinhalten.
Fig. 1c zeigt schematisch das erste Substrat 110 und das zweite Substrat 120 unmittelbar vor dem Verbindungsvorgang, wobei die Diffusionsbarrierenschicht 111 und die Isolierschicht 121 einander gegenüberliegend angeordnet sind.
In Fig. 1d ist ein Verbundsubstrat 130 gebildet, mit dem ersten Substrat 110, der Diffusionsbarrierenschicht 111 und einer aktiven Schicht 124, die durch die Isolierschicht 121 und das Implantationsgebiet 123 definiert ist. Wie zuvor angemerkt wurde, kann das Verbinden des ersten Substrats 110 und des zweiten Substrats 120 einen Ausheizschritt erfordern, um die erforderliche Stabilität des Verbundsubstrats 130 zu gewährleisten, wobei dies alles durch bekannte Verfahren erreicht werden kann.
Fig. 1e zeigt schematisch das erste Substrat 110 und das zweite Substrat 120 nach der Trennung an dem Implantationsgebiet 123. Die Trennung der beiden Substrate kann mittels eines Wasserstrahls am Rand des Verbundsubstrats 130 an einer Position 101 (vgl. beispielsweise Fig. 1d) entsprechend zu dem Implantationsgebiet 123 erreicht werden. Das erste Substrat 110 mit der aktiven Schicht 124, die auf dessen Oberseite gebildet ist, kann dann einer beliebigen Oberflächenbehandlung, etwa einem CMP, unterzogen werden, um die erforderlichen Oberflächeneigenschaften für die weitere Bearbeitung des Substrats zu erhalten. Das zweite Substrat 120 kann andererseits als ein erstes Substrat oder als ein zweites Substrat in einem nachfolgenden Prozess zur Herstellung eines weiteren SOI-Substrats verwendet werden.
Folglich beinhaltet im Gegensatz zu dem konventionellen SOI-Substrat das zweite Substrat 110 gemäß der vorliegenden Erfindung die Diffusionsbarrierenschicht 111, die in wirksamer Weise ein Diffundieren von Kupferatomen und Ionen durch die Diffusionsbarrierenschicht 111 in die Isolierschicht 121 und in die aktive Schicht 124 wirksam verhindert. Beachtet werden sollte, dass die vorliegende Erfindung nicht auf den zuvor beschriebenen SOI-Herstellungsprozess beschränkt ist, sondern auf eine beliebige Waferverbundsequenz angewendet werden kann. In anderen Ausführungsformen können das erste und das zweite Substrat im Wesentlichen ihre Rolle wechseln. Beispielsweise kann in einer Ausführungsform die Isolierschicht 121 aus Siliziumnitrid oder Siliziumoxidnitrid anstelle von Siliziumdioxid gebildet sein, und das zweite Substrat 120 kann der Implantation, wie sie in Fig. 1b gezeigt ist, unterzogen werden. Das erste Substrat 110 kann dann so behandelt werden, um eine dünne Oxidschicht zu erhalten, oder kann mit dem zweiten Substrat 120 ohne weitere Behandlung verbunden werden, so dass das endgültige erste Substrat 110, wie in Fig. 1e gezeigt ist, die Isolierschicht 121 aufweisen kann, die als eine Barrierendiffusionsschicht wirkt, wobei möglicherweise eine Siliziumdioxidschicht als die Schicht 111 vorgesehen sein kann.
Gemäß einer weiteren Variation können eine Siliziumnitridschicht und eine Siliziumdioxidschicht auf einem einzelnen Substrat gebildet werden und dann einer Ionenimplantation unterzogen und mit einem Hantierungswafer, etwa einem im Wesentlichen blanken Silizumwafer, verbunden werden, um nach der Trennung des Verbundsubstrats ein SOI-Substrat zu erhalten, wie es in Fig. 1e gezeigt ist. Die Herstellung einer Siliziumnitridschicht und anschließend einer Siliziumoxidschicht kann in separaten oder in gemeinsamen Abscheideprozessen durchgeführt werden, wobei die Dicke beider Schichten nach Bedarf eingestellt wird. Ferner ist während der Implantierung von Wasserstoffionen die kombinierte Dicke der Siliziumnitridschicht und der Siliziumdioxidschicht zu berücksichtigen.
In anderen Ausführungsformen kann die Diffusionsbarrierenschicht 111 eine Vielzahl von Unterschichten repräsentieren, die so gestaltet und gestapelt sind, um die erforderlichen Barrieren- und Prozesskompatibilitätseigenschaften zu erhalten. Beispielsweise kann eine effiziente Kupfereinfangschicht, etwa Tantalnitrid oder Titannitrid, in eine Schicht aus Material eingebettet sein, die wirksam eine Diffusion von Tantal oder Titan bei erhöhten Temperaturen in benachbarte Materialien verhindert.
Mit Bezug zu den Fig. 2a und 2b wird nun ein Halbleiterelement entsprechend weiterer anschaulicher Ausführungsformen der vorliegenden Erfindung beschrieben, wobei eine Diffusionsbarrierenschicht 111 für ein deutlich reduziertes Risiko der Kupferkontamination sensibler Halbleiterbereiche sorgt.
In Fig. 2a ist ein Halbleiterelement 200, beispielsweise ein Feldeffekttransistor, schematisch dargestellt, wobei ein isolierendes Substrat 110 verwendet ist. Der Einfachheit halber, werden das Substrat 110 und die darin enthaltenen Materialschichten durch die gleichen Bezugszeichen wie in den Fig. 1a-1e bezeichnet. Das Halbleiterelement 200 umfasst die Barrierendiffusionsschicht 111 und die Isolierschicht 121, beispielsweise in Form eines vergrabenen Oxids, sowie die aktive Schicht 124. In der aktiven Schicht 124 ist eine Isolationsstruktur 125 gebildet, beispielsweise eine Flachgrabenisolation (STI), um eine elektrisch isolierte Halbleiterinsel in der aktiven Schicht 124 zu definieren. Der Einfachheit halber wird die Halbleiterinsel auch als aktives Gebiet bezeichnet, und wird mit dem gleichen Bezugszeichen 124 belegt. In dem aktiven Gebiet 124 sind Source- und Draingebiete 129 ausgebildet und diese besitzen ein spezifiziertes Dotierprofil in vertikaler sowie in horizontaler Richtung in Bezug zu Fig. 2a. Eine Gateisolierschicht 126 ist über dem aktiven Gebiet 124 gebildet und sorgt für die elektrische Isolation einer Gateelektrode 127, die über dem aktiven Gebiet 124 ausgebildet ist. Seitenwandabstandselemente 128 sind benachbart zu der Gateelektrode 127 vorgesehen.
Das in Fig. 2a dargestellte Halbleiterelement 200 kann entsprechend bekannter Prozessverfahren hergestellt werden, die ähnlich sind zu konventionellen Volumenelementen und eine entsprechende Beschreibung wird daher weggelassen. Es ist jedoch wichtig anzumerken, dass aufgrund der Diffusionsbarrierenschicht 111 Kupferatome oder Ionen, die auf der Rückseite des Halbleiterelements 200, d. h. auf das Substrat 110, aufgebracht worden sind, mittels geringfügig kupferkontaminierter Prozessanlagen, Transportbehälter, Messanlagen und dergleichen, wirksam verringert sind.
Fig. 2b zeigt schematisch das Halbleiterelement 200 in einem fortgeschrittenen Herstellungsstadium. Eine dielektrische Schicht 130 ist über dem Substrat 110 gebildet und isoliert benachbarte aktive Gebiete 124 elektrisch voneinander. In der dielektrischen Schicht 129 ist eine Metallschicht 131 gebildet, die im Wesentlichen Kupfer aufweist, wobei eine zweite Barrierendiffusionsschicht 132 gebildet ist, um das Kupfer in der Leitung 131 von benachbartem Material, etwa der Gateelektrode 127 und der dielektrischen Schicht 129 zu trennen. Die zweite Diffusionsbarrierenschicht 132 kann aus einem geeigneten leitenden Material, etwa Tantal, Titannitrid, Tantalnitrid und dergleichen, hergestellt sein, das wirksam eine Diffusion von Kupfer in die benachbarten Dielektrika und Halbleitermaterialien unterbindet. Auf der dielektrischen Schicht 129 ist eine dritte Diffusionsbarrierenschicht 133 gebildet, die beispielsweise Siliziumnitrid aufweist, so dass die Metallleitung 131 wirksam eingekapselt ist. Die dielektrische Schicht 129, die Metallleitung 131 und die dritte Diffusionsbarrierenschicht 133 können auch als eine erste Metallisierungsschicht bezeichnet sein, wobei eine oder mehrere Metallisierungsschichten mit ähnlicher Konfiguration über der ersten Metallisierungsschicht gemäß den Entwurfserfordernissen ausgebildet sein können.
Ein typischer Prozessablauf kann die folgenden Schritte umfassen. Nach Abscheiden der dielektrischen Schicht 129 in Form von Siliziumdioxid, Siliziumnitrid und dergleichen, oder möglicherweise in Form eines Materials mit geringem c für technisch fortgeschrittenere Anwendungen, wird die dielektrische Schicht 129 durch fortschrittliche Fotolithografie- und Ätzverfahren strukturiert, um einen Graben und eine Kontaktöffnung für die Metallleitung 131 zu bilden. Anschließend wird die zweite Diffusionsbarrierenschicht 132 beispielsweise durch Sputter-Abscheidung abgeschieden, und es kann eine Kupfersaatschicht (nicht gezeigt) auf der zweiten Diffusionsbarrierenschicht 132 mittels CVD, oder Sputter-Abscheidung gebildet werden. Anschließend kann das Kupfervolumenmaterial mittels Elektroplattieren abgeschieden werden, und das überschüssige Kupfer kann durch CMP entfernt werden. Danach kann die Kupferoberfläche gereinigt und die dritte Diffusionsbarrierenschicht 133 kann auf der gereinigten Kupferoberfläche abgeschieden werden. Insbesondere während der Prozessschritte, die bei der Herstellung der Metallleitung 131 beteiligt sind, ist das Risiko einer Kupferkontamination von der Rückseite her deutlich erhöht, wobei jedoch erfindungsgemäß die Diffusionsbarrierenschicht 111 in wirksamer Weise die Wahrscheinlichkeit einer Kupferdiffusion in die darüber liegende Materialschichten reduziert.
Da die vorliegende Erfindung die Anforderungen, die zum Verarbeiten von Kupfer in einer Produktionslinie vorgegeben werden müssen, deutlich vereinfacht, kann der Prozessablauf signifikant vereinfacht werden und kann damit in effizienterer Weise als es gegenwärtig der Fall ist organisiert werden.
Beachtet werden sollte, dass der Begriff SOI eine Halbleiterstruktur mit einschließen soll, die auf einem isolierenden Substrat gebildet ist, deren aktives Gebiet andere Halbleitermaterialien als Silizium aufweisen kann. Beispielsweise sind Silizium/Germaniumelemente, Gallium/Arsenidelemente, II-V-Elemente, II-VI-Elemente und dergleichen als im Begriff SOI-Element enthalten zu betrachten.
Weitere Modifikationen und Variationen der vorliegenden Erfindung werden für den Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese Beschreibung lediglich als anschaulich und für die Zwecke gedacht, dem Fachmann die allgemeine Art des Ausführens der vorliegenden Erfindung zu vermitteln. Selbstverständlich sind die hierin gezeigten und beschriebenen Formen der Erfindung als die gegenwärtig bevorzugten Ausführungsformen zu betrachten.

Claims

1. SOI-Substrat mit:
einem Volumensubstrat;
einer Isolierschicht;
einer aktiven Halbleiterschicht, die über der Isolierschicht angeordnet ist; und
einer Diffusionsbarrierenschicht, die zwischen dem Volumensubstrat und der aktiven Halbleiterschicht angeordnet ist, wobei eine Dicke und eine Zusammensetzung der Diffusionsbarrierenschicht so gewählt ist, um ein Hindurchdiffundieren von Kupferatomen im Wesentlichen zu verhindern.

2. Das SOI-Substrat nach Anspruch 1, wobei die Diffusionsbarrierenschicht zwischen der Isolierschicht und dem Volumensubstrat angeordnet ist.

3. Das SOI-Substrat nach Anspruch 1, wobei die Isolierschicht zumindest teilweise aus einem Material hergestellt ist, das im Wesentlichen ein Hindurchdiffundieren von Kupferatomen und Ionen verhindert.

4. Das SOI-Substrat nach Anspruch 1, wobei die Diffusionsbarrierenschicht im Wesentlichen Siliziumnitrid aufweist.

5. Das SOI-Substrat nach Anspruch 1, wobei das Volumensubstrat im Wesentlichen Silizium aufweist und wobei die Isolierschicht im Wesentlichen Siliziumdioxid aufweist.

6. Das SOI-Substrat nach Anspruch 1, wobei die Diffusionsbarrierenschicht eine Dicke im Bereich von ungefähr 50-500 nm aufweist.

7. Das SOI-Substrat nach Anspruch 1, wobei die Diffusionsbarrierenschicht mehrere Unterschichten aufweist, wovon mindestens eine als eine Kupferdiffusionsbarriere wirkt.

8. Das SOI-Substrat nach Anspruch 1, wobei die Diffusionsbarrierenschicht zwischen der Isolierschicht und der aktiven Halbleiterschicht angeordnet ist.

9. Halbleiterelement, das auf einem isolierenden Substrat gebildet ist, mit:
einem Volumensubstrat;
einer vergrabenen Isolierschicht;
einer aktiven Halbleiterschicht, die über der vergrabenen Isolierschicht gebildet ist;
einer kupferenthaltenden Metallschicht, die über der aktiven Halbleiterschicht gebildet ist; und
einer Diffusionsbarrierenschicht, die zwischen dem Volumensubstrat und der aktiven Halbleiterschicht angeordnet ist.

10. Das Halbleiterelement nach Anspruch 9, wobei eine Schichtdicke und eine Zusammensetzung der Diffusionsbarrierenschicht so gewählt ist, um im Wesentlichen ein Hindurchdiffundieren von Kupferatomen und Ionen zu verhindern.

11. Das Halbleiterelement nach Anspruch 9, wobei die Diffusionsbarrierenschicht im Wesentlichen Siliziumnitrid aufweist.

12. Das Halbleiterelement nach Anspruch 9, wobei die Diffusionsbarrierenschicht eine Dicke im Bereich von ungefähr 50-500 nm aufweist.

13. Das Halbleiterelement nach Anspruch 9, wobei die Diffusionsbarrierenschicht zwischen der vergrabenen Isolierschicht und der Volumensubstratschicht angeordnet ist.

14. Das Halbleiterelement nach Anspruch 9, wobei die Diffusionsbarrierenschicht zwischen der vergrabenen Isolierschicht und der aktiven Halbleiterschicht angeordnet ist.

15. Das Halbleiterelement nach Anspruch 9, wobei die Diffusionsbarrierenschicht mehrere Unterschichten aufweist, von denen mindestens eine das Hindurchdiffundieren von Kupfer im Wesentlichen verhindert.

16. Halbleiterelement mit:
einem Volumensubstrat;
einer Isolierschicht, die das Volumensubstrat von darüber liegenden Schichten elektrisch isoliert;
einer Halbleiterschicht, die über der Isolierschicht gebildet ist;
einer Kupferenthaltenden Metallisierungsschicht, die über der Halbleiterschicht gebildet ist; und
einem Diffusionsbarrierengebiet, das so angeordnet ist, um im Wesentlichen Kupferatome und Ionen vom Diffundieren von dem Substrat in die Halbleiterschicht abzuhalten.

17. Das Halbleiterelement nach Anspruch 16, wobei die Isolierschicht zumindest teilweise aus einem Material aufgebaut ist, das als das Diffusionsbarrierengebiet dient.

18. Das Halbleiterelement nach Anspruch 16, wobei die Isolierschicht im Wesentlichen Siliziumnitrid aufweist.

19. Das Halbleiterelement nach Anspruch 16, wobei die Isolierschicht als ein Mehrschichtstapel vorgesehen ist.

20. Das Halbleiterelement nach Anspruch 19, wobei der Mehrschichtstapel eine Siliziumdioxidschicht und eine Siliziumnitridschicht aufweist.

21. Das Halbleiterelement nach Anspruch 20, wobei die Siliziumnitridschicht zwischen der Siliziumdioxidschicht und dem Substrat angeordnet ist.

22. Das Halbleiterelement nach Anspruch 20, wobei die Siliziumdioxidschicht zwischen dem Substrat und der Siliziumnitridschicht gebildet ist.

23. Verfahren zur Herstellung eines SOI-Substrats mit einer Rückseitendiffusionsbarriere, wobei das Verfahren umfasst:
Bilden einer Diffusionsbarrierenschicht auf einem ersten Substrat;
Bilden einer Isolierschicht auf einem zweiten Substrat;
Implantieren von Ionen in das zweite Substrat durch die Isolierschicht hindurch in eine vordefinierte Tiefe;
Verbinden des ersten und des zweiten Substrats, um ein Verbundsubstrat zu bilden; und
Trennen des Verbundsubstrats in einer Tiefe, die durch die implantierten Ionen definiert ist, um das SOI-Substrat mit einer Halbleiterschicht auf der Isolierschicht gebildet zu erhalten.

24. Das Verfahren nach Anspruch 23, wobei das Bilden der Diffusionsbarrierenschicht das Abscheiden von Siliziumnitrid mit einem plasmaverstärkten Abscheideverfahren umfasst.

25. Das Verfahren nach Anspruch 23, wobei das Bilden der Diffusionsbarrierenschicht das Bilden mehrerer Unterschichten umfasst, von denen mindestens eine im Wesentlichen das Hindurchdiffundieren von Kupferatomen und Ionen verhindert.

26. Verfahren zur Herstellung eines Halbleiterelements auf einem isolierenden Substrat, mit:
Bereitstellen des Substrats mit einer darauf ausgebildeten vergrabenen Isolierschicht und einer Halbleiterschicht, die auf der vergrabenen Isolierschicht gebildet ist, und einer Diffusionsbarrierenschicht, deren Schichtdicke und Zusammensetzung so gewählt ist, um im Wesentlichen das Hindurchdiffundieren von Kupferatomen und Ionen zu verhindern;
Bilden eines Schaltungselements in und auf der Halbleiterschicht; und
Bilden einer kupferenthaltenden Metallisierungsschicht über dem Schaltungselement.

27. Das Verfahren nach Anspruch 26, wobei Bereitstellen des Substrats umfasst:
Bereitstellen eines ersten Substrats mit einer darauf gebildeten Diffusionsbarrierenschicht, Bereitstellen eines zweiten Substrats mit einer darauf gebildeten Isolierschicht, Verbinden des ersten und des zweiten Substrats, um ein Verbundsubstrat mit einer Verbundgrenzfläche zwischen der Diffusionsbarrierenschicht und der Isolierschicht zu bilden; und
Trennen des Verbundsubstrats, um die Halbleiterschicht zu erhalten.