DE4229628C2

DE4229628C2 - Halbleitereinrichtung mit Stapelstruktur und Verfahren zur Herstellung einer solchen

Info

Publication number: DE4229628C2
Application number: DE19924229628
Authority: DE
Inventors: Kazuyuki Sugahara; Natsuo Ajika; Toshiaki Ogawa; Toshiaki Iwamatsu; Takashi Ipposhi
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-09-10
Filing date: 1992-09-04
Publication date: 2000-08-17
Anticipated expiration: 2012-09-05
Also published as: FR2682811B1; JPH05198739A; DE4229628A1; US5504376A; US5355022A; FR2682811A1

Description

Die vorliegende Erfindung bezieht sich auf ein Halbleiterein richtung mit Stapelstruktur sowie ein Verfahren zur Herstel lung einer solchen.

Um eine erhöhte Integrationsdichte und eine größere Anzahl von Funktionen einer Halbleitereinrichtung zu realisieren, wurden Versuche unternommen, eine Halbleitereinrichtung mit Stapelstruktur - im folgenden vom Stapeltyp genannt - (ein sogenanntes "dreidimensionales Schaltungselement") herzustel len, bei dem die Schaltungselemente übereinander gestapelt sind. Ein Beispiel dafür ist ein Verfahren zur Bildung einer Stapelstruktur durch direktes Verbinden zweier Halbleitersubstrate, auf denen jeweils Halbleitereinrichtungen gebildet sind, mit einem dazwischengelegten Isolator.

Die Fig. 17 bis 21 zeigen ein erstes Beispiel eines Verfahrens zur Herstellung einer Halbleitereinrichtung vom Stapeltyp. Zuerst wird, wie Fig. 17 zeigt, ein MOS(Metall- Oxid-Halbleiter)-Feldeffekttransistor vom n-Leitungstyp (nachfolgend als NMOSFET bezeichnet) aus einem einkristallinen p-Siliziumsubstrat 1, einem Isolationsoxidfilm 2, einer aus polykristallinem Silizium gebildeten Gateelektrode 3, einer aus Wolframsilizid gebildeten leitenden Verbindung 4 und mit n- Dotanden dotierten Source-/Drain-Gebieten 5 gebildet. Ein BPSG (Borphosphorsilikatglas)-Film 6, der eine große Menge von Bor und Phosphor enthält, wird auf dem NMOSEFT mittels CVD abge schieden und in einer sauerstoffhaltigen Atmosphäre bei 900°C für 30 Minuten getempert, um den BPSG-Film 6 zu planarisieren, wie in Fig. 18 gezeigt.

Dann wird, wie in Fig. 19 gezeigt, ein Loch mit einem Quer schnitt von 10 µm im Quadrat im BPSG-Film 6 auf der leitenden Verbindung 4 erzeugt, in das Wolfram 7 eingefüllt wird. Das Wolfram 7 wird durch selektive CVD gebildet. Das Herstellungs verfahren im Wafer-Zustand des NMOSFET(A) ist damit beendet.

Dann wird durch den gleichen Prozeß wie den in den Fig. 17 bis 19 gezeigten ein PMOSEFT(B) gebildet. Der PMOSEFT(B) ent hält einen auf einem einkristallinen n-Siliziumsubstrat 11 ge bildeten Isolationsoxidfilm 12, eine Gateelektrode 13, eine leitende Verbindung 14 und mit p-Dotanden dotierte Source- /Drain-Gebiete 15, wobei Wolfram 17, das im BPSG-Film 16 gebil det wird, mit dem Wolfram 17 zusammentrifft, wenn die beiden MOSFET einander zugewandt angeordnet werden, wie in Fig. 20 gezeigt.

Zuletzt werden, wie in Fig. 21 gezeigt, der NMOSFET(A) und der PMOSFET(B) einander zugewandt gegeneinander gedrückt und in einem elektrischen Ofen bei 900°C für 20 Minuten thermisch behandelt, so daß sie aneinander haften. Auf diese Weise sind der NMOSFET(A) und der PMOSFET(B) vollständig voneinander iso liert und getrennt. Im Ergebnis dessen ist ein CMOSFET (komple mentärer MOSFET) aus einer zwei Schichten aufweisenden Stapelstruktur aufgebaut.

Nachfolgend wird ein zweites Beispiel für ein Verfahren zur Herstellung einer Halbleitereinrichtung mit Stapelstruktur unter Bezugnahme auf Fig. 22 bis 26 beschrieben. Dieses Beispiel eines Herstellungsprozesses einer Halbleitereinrich tung vom Stapeltyp ist in z. B. der Japanischen Patent-Veröffentli chung 3-16787 B2 oder der US 5,005,913 beschrieben.

Bei diesem Beispiel wird, wie Fig. 22 zeigt, zuerst eine erste Schicht eines MOSFET unter Einschluß eines Isolationsoxidfilmes 22, einer Gateelektrode 23, einer leitenden Verbindung 24 und von Source-/Drain-Gebieten 25 auf einem einkristallinen Siliziumsubstrat 21 gebildet. Dann wird mittels CVD ein Zwischenschichtisolierfilm 26 abgeschieden, und dessen Oberfläche wird durch Aufbringen eines Resists unter Rückätzen planarisiert. Eine Öffnung 27 mit einem Querschnitt von (1,3 µm)², die sich zum einkristallinen Siliziumsubstrat 21 erstreckt, wird in einem Abschnitt des Zwischenschichtisolier filmes 26 erzeugt, um eine einkristalline Siliziumschicht auf dem Zwischenschichtisolierfilm 26 zu bilden, die dieselbe Kristallachse wie das einkristalline Siliziumsubstrat 21 hat.

Danach wird, wie in Fig. 23 gezeigt, polykristallines Silizium 28a durch CVD unter Rückätzen in die Öffnung 27 gefüllt. Poly kristallines Silizium 29 mit einer Dicke von 0,5 µm wird mit tels CVD über dem Zwischenschichtisolierfilm 26 gebildet. Da nach wird das polykristalline Silizium 29 mit einem Argonlaser strahl 30 mit einem Strahldurchmesser von 100 µm, der sich in der in der Figur mit einem Pfeil bezeichneten Richtung mit einer Abtastrate von 25 cm/s bewegt, bestrahlt. Das polykristalline Silizium 29 wird infolge der Bestrahlung mit dem Argonlaserstrahl 30 geschmolzenes Silizium 31 und verfestigt sich und rekristallisiert, nachdem die Bestrahlung beendet ist. Wenn das geschmolzene Silizium 31 sich verfestigt, wird in seitlicher Richtung mit dem einkristallinen Siliziumsubstrat 21 und dem geschmolzenen polykristallinen Silizium 28a als Keim ein epitaxiales Aufwachsen bewirkt; das polykristalline Silizium 28a wird einkristallines Silizium 28, und das polykristalline Silizium 29 auf dem Zwischenschichtiso lierfilm 26 wird einkristallines Silizium 32 mit derselben Kristallachse wie das einkristalline Siliziumsubstrat 21 (siehe Fig. 24).

Dann wird, wie Fig. 25 zeigt, das einkristalline Silizium 32 durch Photolithographie und Ätzverfahren in einkristallines Silizium 33, wo ein MOS-Transistor gebildet werden soll, und einkristallines Silizium 34 auf der Öffnung 27 gemustert. Danach wird ein MOS-Transistor der zweiten Ebene auf dem einkristallinen Silizium 33 auf dieselbe Weise wie der MOS- Transistor der ersten Schicht (siehe Fig. 26) gebildet. Der MOS-Transistor der zweiten Ebene enthält einen Isolationsoxid film 42, eine Gateelektrode 43, eine leitende Verbindung 44 und Source-/Drain-Gebiete 45.

Die genannten Verfahren zur Herstellung von Halbleitereinrich tungen vom Stapeltyp weisen die folgenden Probleme auf:

Beim ersten Verfahrensbeispiel war es erforderlich, eine thermische Behandlung bei 1000°C oder darüber anzuwenden, da der NMOSFET(A) und der PMOSFET(B) durch "Aneinanderkleben" der BPSG-Filme 6 und 16 miteinander verbunden wurden. Im Ergebnis dessen wird eine unerwünschte thermische Diffusion der in die Source-/Drain-Gebiete 5 usw. implantierten Dotanden bewirkt, was einen nachteiligen Einfluß auf die Bauelementcharakteristik hat.

Es gibt auch das folgende Problem, das speziell bei der Bildung des CMOSFET durch Aneinanderdrücken des NMOSFET und PMOSFET in einander zugewandter Lage entsprechend dem oben beschriebenen ersten Verfahrensbeispiel auftritt:

Sowohl das einkristalline p-Siliziumsubstrat 1 als auch das einkristalline n-Siliziumsubstrat 11 müssen beide eine bestimmte Stärke haben, da sie als Substrate zum Tragen der Bauelemente während des Herstellungsverfahrens dienen. Deshalb müssen sie 500 bis 600 µm dick sein. Bei der Photolithographie im Herstellungsverfahren führt ein Projektionsscheibenrepeater, der gegenwärtig hauptsächlich verwendet wird, eine Maskenaus richtung unter Verwendung eines Helium-Neon-Laserstrahls mit einer Wellenlänge von 642,8 nm (6428 Å) als Abtaststrahl aus. Die Verwendung des Helium-Neon-Laserstrahls als Abtaststrahl ermöglicht eine Maskenausrichtung mit einer Positioniergenau igkeit von 0,3 µm. Jedoch kann beim oben beschriebenen Verfah ren zur Herstellung einer Halbleitereinrichtung vom Stapeltyp der Helium-Neon-Laser im Schritt des Verbindens der Substrate miteinander nicht als Abtaststrahl verwendet werden, da jedes Substrat mindestens 500 µm dick ist und der Strahl mit der Wellenlänge von 642,8 nm nicht durch ein solches Substrat dringen kann. Daher ist es beim Schritt des Miteinander-Ver bindens der Substrate erforderlich, Infrarotstrahlen mit einer Wellenlänge von 2,0 µm zu verwenden, um jedes einkristalline Siliziumsubstrat zu positionieren, die durch einen Wafer von 500 µm Dicke hindurchdringen. Da ein Strahl mit großer Wellen länge verwendet werden muß, ist die Positionierungsgenauigkeit beim Verbinden der einkristallinen Siliziumsubstrate normaler weise ±5 µm, bestenfalls in der Größenordnung von ±2 µm. Daher muß auch dann, wenn die Elemente auf den einkristallinen Siliziumsubstrat mit einer Entwurfsregel von 0,8 bis 1 µm gebildet werden, die Größe des Kontakts zum Verbinden der Substrate oberhalb 10 µm liegen, um eine Verbindung zu erlau ben. Daher ist es bei der Bildung eines CMOS durch Aneinander heften der Substrate unmöglich, die Integrationsdichte der Elemente bis auf das derzeit übliche LSI-Niveau zu erhöhen.

Das zweite genannte Verfahren weist insofern ein Problem auf, als ein Schritt des Schmelzens und Rekristallisierens der poly kristallinen Siliziumschicht durch den Argonlaserstrahl enthal ten ist, eine intensive Wärmeerzeugung erfolgt und damit nach teilige Effekte auf die Charakteristiken der bereits in frühe ren Schritten erzeugten Bauelemente verbunden sind.

Ein weiteres mögliches Verfahren zur Herstellung einer Halbleitereinrichtung vom Stapeltyp kann es sein, ein Siliziumsubstrat auf dem Zwischenschichtisolierfilm mittels eines Klebstoffes - etwa Epoxidharz - zu befestigen, um eine Vorrichtung auf dem Siliziumsubstrat zu bilden, siehe z. B. die US 4 939 568 und die US 4 612 083. An der Grenzfläche zwischen dem Siliziumsubstrat und dem Zwischenschichtisolierfilm werden jedoch Grenzflächenzustände erzeugt, so daß das Potential des Siliziumsubstrates verändert wird, was die Bauelementcharak teristiken verschlechtert.

Es könnte auch möglich sein, ein Verfahren bei der Bildung eines SOI(Silizium-Auf-Isolator)-MOSFET anzuwenden, bei dem ein Oxidfilm und ein Siliziumsubstrat oder zwei oder mehrere Siliziumsubstrate aneinander geheftet werden (siehe "Extended Abstracts of the 21st Conference on Solid State Devices and Materials, Tokyo, 1989, S. 89 bis 92" und "Proceedings of the 5th Crystal Optics Symposium of Crystal Optics Sectional Committee of the Japan Society of Applied Physics, S. 31 bis 34"). Der Schritt des Miteinander-Verbindens des Oxidfilms und des Siliziumsubstrates oder der beiden oder mehrerer Silizium substrate erfordert jedoch auch eine Wärmebehandlung im unge fähren Bereich von 900°C bis 1100°C, was es unmöglich macht, nachteilige Einflüsse auf die Bauelementcharakteristiken zu vermeiden.

Aus der US 4 826 787 ist eine Halbleitereinrichtung bekannt, welche eine Siliziumschicht, eine Bauelementschicht auf der einen Hauptoberfläche dieser Siliziumschicht, eine Refraktärmetall silizidschicht, z. B. Zirkonsilizid, die die Bauelementschicht bedeckt, und eine an die Refraktärmetallsilizidschicht angren zende zweite Siliziumschicht aufweist. Ferner ist aus der US 4 826 787 ein Verfahren bekannt, bei dem ein Siliziumwafer, ein Siliziumdioxidwafer oder ein Siliziumwafer auf dem ein Siliziumdioxidfilm aufgebracht ist, miteinander verbunden werden können. Dabei wird ein Refraktärmetall, wie z. B. Zirkon, auf der Oberfläche abgelegt, die verbunden werden soll, und die beiden Wafer werden aufeinandergestapelt und in einer Argonatmosphäre auf ca. 650°C erwärmt. Das Zirkon reagiert mit dem Silizium und bildet eine Zirkonsilizidlegierung, die die Wafer verbindet.

Aus der J. Electrochem. Soc., Vol. 138, No. 8, Aug. 1991, Abstract 503 ist eine Waferverbindungstechnik, bei der die miteinander direkt zu verbindenden Oberflächen Silizium, SiO₂, Si₃N₄, und PtSi aufweisen, bekannt.

Aus der J. Electrochem. Soc., Vol. 138, No. 8, Aug. 1991, Abstract 468 ist es bekannt, Siliziumwafer, die mit LPCVD abgeschiedenes Si₃N₄ aufweisen, mit reinen Siliziumwafern zu verbinden.

Aus der Druckschrift Japanese Journal of Applied Physics, Vol. 28, No. 8, Aug. 1989, Seiten 1426-1443 ist es bekannt, daß vor dem Bonden entweder durch Planarisieren einer Oxidschicht oder aber durch Planarisieren einer Polysiliziumschicht eine ebene Oberfläche mittels chemo-mechanischen Polierens erzeugt wird.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiterein richtung mit Stapelstruktur, und ein Verfahren zur Herstellung einer solchen anzugeben, wobei zwei Halbleitersubstrate mitein ander mit hoher Genauigkeit durch eine Wärmebehandlung bei so nied rigen Temperaturen miteinander verbunden werden können, daß keine nachteiligen Einflüsse auf die Eigenschaften eines in einem früheren Schritt gebildeten Elements zu befürchten sind und die Integrationsdichte einer Halbleitereinrichtung erhöht werden kann.

Die Aufgabe wird gelöst durch eine Halbleitereinrichtung nach Patentanspruch 1, 4 oder 7 und durch ein Verfahren nach Pa tentanspruch 10, 18, 27 oder 34.

Weiterbildungen der Erfindung sind in den Unteransprüchen an gegeben.

Bei jedem der genannten Herstellungsverfahren ist es, da das erste Halbleitersubstrat und das zweite Halbleitersubstrat miteinander bei einer relativ niedrigen Temperatur von 700°C oder darunter verbunden werden, möglich, eine Degradation der Bauelementcharakteristiken, wie sie bei der Diffusion von Dotanden in das bereits gebildete erste Element während des Verbindungsschrittes üblicherweise auftritt, zu vermeiden.

Bei jedem der beschriebenen Herstellungsverfahren kann das zweite Halbleitersubstrat als Trag-Substrat verwendet werden, und ein zweites Element kann auf einer Halbleiter schicht gebildet werden, die durch Polieren des ersten Halblei tersubstrates erhalten wird. Daher kann die Halbleiterschicht, auf der das zweite Element gebildet werden soll, dünn gemacht werden, was ein Positionieren mit hoher Genauigkeit unter Ver wendung eines Helium-Neon-Laserstrahls als Abtaststrahl erlaubt. Im Ergebnis dessen wird die Positionierung der aneinander gehefteten Halbleitersubstrate relativ leicht, und ihre Integrationsdichte kann erhöht werden.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 eine Querschnittsdarstellung eines durch ein Ver fahren zur Herstellung einer Halbleitereinrichtung vom Stapeltyp nach einer ersten Ausführungsform ge bildeten CMOSFET (eine Querschnittsdarstellung längs der Linie I-I in Fig. 2),

Fig. 2 eine Draufsicht des in Fig. 1 gezeigten CMOSFET,

Fig. 3 eine Querschnittsdarstellung längs der Linie II- II in Fig. 2,

Fig. 4 ein Ersatzschaltbild des in den Fig. 1 bis 3 gezeigten CMOSFET,

Fig. 5, 6, 7, 8, 9 u. 10 Querschnittsdarstellungen, die aufeinanderfolgen de Schritte beim Verfahren zur Herstellung der Halbleitereinrichtung vom Stapeltyp entsprechend der ersten Ausführungsform zeigen,

Fig. 11, 12, 13, 14, 15 u. 16 Querschnittsdarstellungen, die aufeinanderfolgende Schritte eines Verfahrens zur Herstellung einer Halbleitereinrichtung vom Stapeltyp nach einer dritten Ausführungsform zeigen,

Fig. 17, 18, 19, 20 u. 21 Querschnittsdarstellungen, die aufeinanderfolgende Schritte eines der Anmelderin bekannten Verfahrens zur Herstellung einer Halbleitereinrichtung vom Stapeltyp zeigen,

Fig. 22, 23, 24, 25 u. 26 Querschnittsdarstellungen, die aufeinanderfolgende Schritte eines bekannten Verfahrens zur Herstellung einer Halbleitereinrichtung vom Stapeltyp zeigen,

Fig. 27, 28, 29 u. 30 Querschnittsdarstellungen, die aufeinanderfolgende Schritte eines Verfahrens zur Herstellung einer Halbleitereinrichtung vom Stapeltyp mit einem gegen über der ersten Ausführungsform modifizierten Ab schnitt und

Fig. 31, 32, 33 u. 34 Querschnittsdarstellungen aufeinanderfolgender Schritte eines Verfahrens zur Herstellung einer Halbleitereinrichtung vom Stapeltyp mit einen gegen über der dritten Ausführungsform modifizierten Ab schnitt.

Ein Verfahren zur Herstellung einer Halbleitereinrichtung vom Stapeltyp nach einer ersten Ausführungsform der Erfindung wird nun unter Bezugnahme auf die Fig. 5 bis 10 beschrieben.

Bei dieser Ausführungsform wird - wie Fig. 5 zeigt - zuerst eine aus einkristallinem Silizium gebildete Halbleiterschicht 53 mit einer Dicke von etwa 100 nm (1000 Å) über einer Haupt oberfläche eines aus einkristallinem Silizium gebildeten ersten Halbleitersubstrates 51 mit einer dazwischengelegten ersten Isolierschicht 52 mit einer Dicke von etwa 500 nm (5000 Å) gebildet. Ein solcher Aufbau mit einer auf einer Isolierschicht gebildeten dünnen Halbleiterschicht wird SOI(Silizium-Auf- Isolator)-Struktur genannt und mittels des SIMOX(Separation by Implanted Oxygen = Trennung durch implantierten Sauerstoff)- Verfahrens - siehe Ouyou Butsuri (Applied Physics), Vol. 54, Nr. 12, S. 1274 bis 1283, 1985 - gebildet.

Entsprechend dem SIMOX-Verfahren kann die beschriebene SOI- Struktur durch Implantation von Sauerstoffionen in die Haupt oberfläche des ersten Halbleitersubstrates 51 mit einer Be schleunigungsspannung von etwa 180 kV und einer Dosis von etwa 2 × 10¹⁸/cm² sowie Tempern des gesamten Wafers bei etwa 1350° für etwa eine Stunde erhalten werden. Da die Dicke der ersten Halbleiterschicht 53 unmittelbar nach dem Tempern in der Größenordnung von 200 nm (2000 Å) liegt, wird sie durch Oxidieren der Oberfläche der ersten Halbleiterschicht 53 etwa in einer Dampfatmosphäre bei etwa 950°C und Entfernen der Oxidschicht durch Ätzen so eingestellt, daß sie in der Größenordnung von 100 nm (1000 Å) liegt. Danach wird die erste Halbleiterschicht 53 so gemustert, daß sie nur in einem aktiven Gebiet erhalten bleibt.

Danach wird ein NMOSFET als erstes Element durch Bildung von n- Source-/Drain-Gebieten 73 und eines p-Kanal-Gebietes 24 in der ersten Halbleiterschicht 53 und weiterhin die Bildung einer Gateelektrode 54, einer Isolationsoxidschicht 55 und einer leitenden Verbindung 56 vervollständigt. Die den in Fig. 5 gezeigten Querschnitt aufweisende Struktur wird durch an schließendes Bedecken des gesamten Wafers mit einem Zwischen schichtisolierfilm 57 mittels CVD erhalten.

Die Schritte zur Bildung dieses NMOSFET lassen sich wie folgt skizzieren: Zuerst wird ein Oxidfilm mit einer Dicke von etwa 30 nm (300 Å) auf der ersten Halbleiterschicht 53 durch thermische Oxidation bei 950°C gebildet. Dann wird eine Sili ziumnitridschicht (Si₃N₄) mit einer Dicke von etwa 50 nm (500 Å) auf dem Oxidfilm mittels Niederdruck-CVD bei 780°C abge schieden. Die Siliziumnitridschicht wird dann durch Photo lithographie und Ätzen teilweise entfernt und verbleibt auf einem Gebiet, das eine aktive Schicht werden soll. Danach wird in ein Isolationsgebiet zur Isolation Bor mit einer Beschleu nigungsspannung von 10 kV und einer Dosis von 9 × 10¹³/cm² mit einer aus dem Schritt des Entfernens der Siliziumnitridschicht zurückgebliebenen Resistschicht implantiert. Dann wird nach Entfernung des Resists die erste Halbleiterschicht 53 mit Ausnahme des Gebietes, das die aktive Schicht werden soll, durch Oxidation in einer Wasserdampfatmosphäre bei 950°C in eine Oxidschicht umgewandelt. Danach wird mit einer Beschleu nigungsspannung von 20 kV und einer Dosis von 5 × 10¹¹/cm² Bor in die erste Halbleiterschicht 53 implantiert, was bewirkt, daß die erste Halbleiterschicht 53 vom p-Leitungstyp ist.

Anschließend wird nach Bildung eines Gateoxidfilms mit einer Dicke von 30 nm (300 Å) in einer Atmosphäre von Wasserdämpf bei 950°C polykristallines Silizium auf diesen abgeschieden und weiterhin Bor mit 20 kV und 1 × 10¹⁶/cm² in das polykristalline Silizium implantiert. Dann wird dieses polykristalline Silizium gemustert, um eine Gateelektrode 54 zu bilden. Dann wird Phosphor mit 50 kV und 2 × 10¹³/cm² implantiert, um in der ersten Halbleiterschicht 53 ein n^--Gebiet zu bilden, und n- Source-/Drain-Gebiete 73 werden des weiteren durch Implantation von Arsen mit 50 kV und 2 × 10¹⁵/cm² gebildet. Zu diesem Zeit punkt verhindert die die Gateelektrode 54 bedeckende Isolationsoxidschicht 55, daß Arsen in das n^--Gebiet und das Kanalgebiet 74 der ersten Halbleiterschicht 53 implantiert wird. Das n^--Gebiet wird zum Abschwächen der Feldstärke eines Abschnittes der Drain-Gebietes nahe des Kanalgebietes vorge sehen und hat eine sogenannte LDD(Lightly doped drain = schwach dotierte Drain)-Struktur.

Ein aus einer Oxidschicht mit einer Dicke von 500 nm (5000 Å) gebildeter Zwischenschichtisolierfilm 57 wird auf dem so gebil deten, als erstes Element dienenden NMOSFET mittels CVD gebildet.

Jetzt wird eine Beschreibung eines Verfahrens zum Anheften eines zweiten Halbleitersubstrates an das erste Halbleitersub strat, das den wie oben beschrieben gebildete NMOSFET aufweist, beschrieben:

Zuerst wird über die gesamte Oberfläche des den NMOSFET als erstes Element bedeckenden Zwischenschichtisolierfilms 57 polykristallines Silizium mit einer Dicke von etwa 1 µm abge schieden und dessen Oberfläche durch Schleifen eingeebnet, um die in der Querschnittsdarstellung von Fig. 6 gezeigte poly kristalline Siliziumschicht 58 zu bilden.

Das im Schritt des Einebnens der polykristallinen Silizium schicht 58 verwendete Schleifverfahren ist ein Verfahren des In-Kontakt-Bringens der Schleiffläche eines harten Schleif tellers mit einer ebenen Schleiffläche mit der Oberfläche des zu schleifenden Werkstückes. Weil das übliche Verfahren des Rotierens eines weichen Schleiftellers zum Schleifen eines Werkstückes unter dem Einfluß von Härteschwankungen der zu schleifenden Werkstückoberfläche stand, war mit diesem Verfahren eine gute Einebnung schwer zu erreichen. Im Gegen satz dazu ist das Verfahren des "starren Schleifens" nicht so stark durch Härteschwankungen der zu schleifenden Werkstück oberfläche beeinflußt, was zu einer geschliffenen Werkstück oberfläche mit guter Ebenheit führt.

Weiterhin wird auf einer Hauptoberfläche eines zweiten, aus einkristallinem Silizium gebildeten Halbleitersubstrates 59 eine Oxidschicht 60 mit einer Dicke von etwa 100 nm (1000 Å) gebildet. Auf deren oberer Oberfläche wird eine Refraktärme tallschicht 61 aus einer Wolframschicht mit einer Dicke von etwa 300 nm (3000 Å) durch Sputtern gebildet.

Nachfolgend werden die Refraktärmetallschicht 61 und die polykristalline Siliziumschicht 58 einander zugewandt ange ordnet, wie in Fig. 7 gezeigt, sowie in engen Kontakt miteinander gebracht und in einer Stickstoffatmosphäre bei 650°C für 20 Minuten wärmebehandelt. Diese Wärmebehandlung bewirkt, daß die aus Wolfram gebildete Refraktärmetallschicht 61 und die polykristalline Siliziumschicht 58 chemisch reagieren und eine Refraktärmetallsilizidschicht 62 bilden. Im Ergebnis dessen sind der erste Halbleiterwafer und der zweite Halbleiterwafer miteinander verbunden (siehe Fig. 8).

Die Bodenfläche (die andere Hauptoberfläche) des ersten Halb leitersubstrates 51 wird dann bis zur gestrichelten Linie in Fig. 8 durch "starres Schleifen" geschliffen, um eine zweite Halbleiterschicht 51a mit einer Dicke in der Größenordnung von 100 nm (1000 Å) zu bilden, wie in Fig. 9 gezeigt.

Wie Fig. 10 zeigt, wird die zweite Halbleiterschicht 51a durch Photolithographie und Ätzen gemustert und dadurch eine Gate elektrode 63 und eine Isolationsoxidschicht 64 gebildet. Danach werden ein Kontaktloch 66 für die zweite Halbleiterschicht 51a und ein Kontaktloch 67 für die zweite Verbindung 56 des vorher gebildeten NMOSFET hergestellt. Dann wird auf der zweiten Halb leiterschicht 51a ein PMOSFET gebildet und des weiteren eine leitende Verbindung 65 aus Aluminium o. ä. erzeugt. Der PMOSFET und NMOSFET werden über das Kontaktloch 67 elektrisch mitein ander verbunden.

Wie oben beschrieben, werden bei dieser Ausführungsform die Substrate unter Ausnutzung der chemischen Reaktion zwischen der Refraktärmetallschicht 61 und der polykristallinen Silizium schicht 58 miteinander verbunden. Diese chemische Reaktion läuft bei etwa 650°C ab, was eine niedrigere Temperatur als die bei anderen Verbindungsverfahren verwendete darstellt. Eine solche Temperatur bewirkt nicht, daß in das Element dotierte elektrisch aktive Störstellen weiterhin diffundieren. Daher kann eine integrierte Halbleiterschaltung vom Stapeltyp ohne Verschlechterung der Charakteristiken der bereits gebildeten Elemente hergestellt werden.

Außerdem kann jedes Refraktärmetall verwendet werden, sofern es bei 700°C oder darunter einer Silizidbildung unterliegt und der Schmelzpunkt des Refraktärmetallsilizids höher als die Prozeßtemperatur ist. Tabelle 1 zeigt die Schmelzpunkte und Bildungstemperaturen verschiedener Refraktärmetallsilizide.

Tabelle 1

Schmelzpunkte und Bildungstemperaturen verschiedener Refraktär metallsilizide

Mit jeder oben genannten Verbindung ist es, da das Silizid bei einer Temperatur von etwa 600°C gebildet wird und der Schmelzpunkt höher als die Temperatur in Bereich von 900°C bis 1000°C ist, die in den Herstellungsschritten verwendet wird, möglich, Bauelemente tragende Substrate miteinander zu verbinden.

Weiterhin kann, obwohl auf dem ersten Substrat 54 mit darauf gebildetem Element der beschriebenen Ausführungsform die polykristalline Siliziumschicht gebildet ist, über dem ersten Halbleitersubstrat 51 eine Refraktärmetallschicht und die poly kristalline Siliziumschicht über dem zweiten Halbleitersubstrat 59 gebildet sein.

Obwohl ein einkristallines Siliziumsubstrat bei der beschriebe nen Ausführungsform als Trag-Substrat verwendet wird, kann jeder Stoff, der den Verfahrenstemperaturen (in der Größenordnung von 900°C bis 1000°C) nach dem Verbinden widersteht - z. B. Quarz (reines SiO₂) - verwendet werden. Des weiteren kann, obwohl bei der beschriebenen Ausführungsform der PMOSFET nach dem NMOSFET gebildet wird, die Reihenfolge ihrer Bildung umgekehrt sein. Außerdem können die gleichen Wirkungen erreicht werden, wenn die zu bildende Einrichtung ein Halbleiterelement wie ein Bipolartransistor ist.

Beim vorliegenden Verfahren wird nach dem Schritt der Fig. 5 eine Refraktärmetallschicht 161 auf der Oberfläche des Zwischenschichtisolierfilmes 57 so gebildet, daß sie die eine durch "starres Schleifen" eingeebnete Oberfläche aufweist (Fig. 27). Dann wird ein zweites Halbleitersubstrat 59 mit einer auf einer Hauptoberfläche mit einer Oxidschicht 60 da zwischen gebildeten polykristallinen Siliziumschicht 158 so bewegt, wie in Fig. 28 gezeigt, so daß die Oberfläche der polykristallinen Siliziumschicht 58 und die planarisierte Oberfläche der Refraktärmetallschicht 61 aneinander haften. In diesem Zustand wird eine Wärmebehandlung für 20 Minuten bei 650°C in einer stickstoffhaltigen Atmosphäre ausgeführt, um eine Silizidbildungsreaktion zwischen der polykristallinen Siliziumschicht 158 und der Refraktärmetallschicht 161 zu bewirken, wodurch eine Refraktärmetallsilizidschicht 162 gebildet wird, wie in Fig. 29 gezeigt. Dann wird das erste Halbleitersubstrat 51 bis auf die in Fig. 29 gezeigte gestri chelte Linie abgeschliffen, was den in Fig. 30 gezeigten Auf bau ergibt. Mit diesem Verfahren kann eine Halbleitereinrich tung mit Stapelstruktur ähnlich der der Fig. 10 erhalten werden.

Obwohl die beschriebenen Verfahren zur Bildung des PMOSFET und NMOSFET einander ähnlich sind, unterscheiden sie sich in den folgenden Aspekten:

Arsen wird durch das polykristalline Silizium der Gateelektrode 63 mit 50 kV und 5 × 10¹⁵/cm² implantiert, um zu bewirken, daß die Gateelektrode 63 vom n-leitenden Typ ist. Dann wird in die zweite Halbleiterschicht 51a mit 20 kV und 1 × 10¹³/cm² Bor implantiert, um ein p^--Gebiet zu bilden, und es werden Seitenwand-Abstandshalter auf den Seitenwänden der Gateelek trode 63 erzeugt. Danach wird Bor mit 20 kV und 5 × 10¹⁴/cm² implantiert, um ein p^--Gebiet zu bilden. Ein Kontaktloch 66 usw. werden erzeugt, und des weiteren wird Aluminium durch Sputtern mit einer Dicke von 1 µm (10000 Å) abgeschieden und gemustert, um eine leitende Verbindung 65 zu bilden, so daß der PMOSFET fertiggestellt ist.

Die so gebildete Halbleitereinrichtung vom Stapeltyp stellt einen CMOSFET dar. Fig. 1 bis 3 zeigen den CMOSFET im einzelnen. Fig. 4 zeigt ein Ersatzschaltbild des CMOSFET. Während entsprechend den Fig. 5 bis 10 leitende Verbindun gen 56 und 65 aus Aluminium durch Sputtern gebildet werden, sind sie bei dem in Fig. 1 bis 3 gezeigten CMOSFET aus einem Refraktärmetallsilizid o. ä. gebildet. Die Fig. 2 und 3 zeigen ein Kontaktloch 71 für eine leitende Verbindung 77, die mit einem Eingangsanschluß und einer Gateelektrode 54 verbunden ist, und ein Kontaktloch 72 für die leitende Verbindung 77 und eine Gateelektrode 63. Während entsprechend den Fig. 5 bis 10 leitende Verbindungen 56 und 65 aus Aluminium durch Sputtern gebildet werden, sind sie bei dem in Fig. 1 bis 3 gezeigten CMOSFET aus einem Refraktärmetallsilizid o. ä. gebildet. Die Fig. 2 und 3 zeigen ein Kontaktloch 71 für eine leitende Verbindung 77, die mit einem Eingangsanschluß und einer Gateelektrode 54 verbunden ist, und ein Kontaktloch 72 für die leitende Verbindung 77 und eine Gateelektrode 63. Die so gebildete Halbleitereinrichtung vom Stapeltyp stellt einen CMOSFET dar. Die Fig. 1 bis 3 zeigen den CMOSFET im einzel nen. Fig. 4 zeigt ein Ersatzschaltbild des CMOSFET.

Während entsprechend den Fig. 5 bis 10 leitende Verbindun gen 56 und 65 aus Aluminium durch Sputtern gebildet werden, sind sie bei dem in Fig. 1 bis 3 gezeigten CMOSFET aus einem Refraktärmetallsilizid o. ä. gebildet. Die Fig. 2 und 3 zeigen ein Kontaktloch 71 für eine leitende Verbindung 77, die mit einem Eingangsanschluß und einer Gateelektrode 54 verbunden ist, und ein Kontaktloch 72 für die leitende Verbindung 77 und eine Gateelektrode 63. Jetzt wird ein Verfahren zur Bildung einer leitenden Verbindung 65 auf der Oberseite der Schicht nach den Fig. 1 bis 3 beschrieben:

Zuerst wird in der Isolationsoxidschicht 64 auf der zweiten Halbleiterschicht 51a ein Kontaktloch 66 mit einem Durchmesser von 1 µm geöffnet. Danach wird Titan durch Sputtern mit einer Dicke von 50 nm (500 Å) abgeschieden, und mittels einer Infrarotlampen-Behandlungsanlage wird in einer Stickstoff atmosphäre bei 800°C für 60 s ein Tempern ausgeführt. Diese Behandlung wandelt das in Kontakt mit dem einkristallinen Silizium stehende Titan in Titansilizid (TiSi₂) und das andere Titan in Titannitrid (TiN) um. Des weiteren wird Woframsilizid (WSi₂) durch Sputtern mit einer Dicke von 300 nm (3000 Å) ab geschieden. Das Titannitrid und das Woframsilizid werden gemustert, um eine Barrieremetallschicht 69 und eine leitende Verbindung 65 zu bilden. In diesem Falle wird das Titansilizid zur Schaffung eines ohmschen Kontakts zwischen dem Source- /Drain-Gebiet 75 und der leitenden Verbindung 65 gebildet. Das Titannitrid dient als Barrieremetall zum Verhindern einer Diffusion von in die zweite Halbleiterschicht 51a implantier ten Störstellen in die leitende Verbindung 65. Eine leitende Verbindung 56 und eine Barrieremetallschicht 70 können aus den gleichen Materialien und in den gleichen Verfahren wie die leitende Verbindung 65 und die Barrieremetallschicht 69 gebildet werden.

Wie oben beschrieben, kann bei dieser Ausführungsform, da das Verfahren zum Verbinden des ersten Halbleitersubstrates mit dem zweiten Halbleitersubstrat bei einer relativ niedrigen Tempe ratur von 700°C oder darunter ausgeführt wird, eine Degradation der Bauelementcharakteristiken infolge der Wärme behandlung verhindert werden.

Außerdem durchdringt beim ersten photolithographischen Schritt zur Bildung des PMOSFET in der oberen Schicht, da die zweite Halbleiterschicht 51a nur 100 nm (1000 Å) dick ist, der Helium- Neon-Laserstrahl vollständig die Schicht, womit die Bildung eines (nicht gezeigten) Maskenausrichtungsmusters in der unte ren NMOSFET-Schicht möglich ist. Der vom Maskenausrichtungsmu ster reflektierte Helium-Neon-Laserstrahl ist stark genug, um auch dann nachgewiesen zu werden, wenn er durch die zweite Halbleiterschicht 51a hindurchgegangen ist. Daher ist es möglich, ein Kontaktloch mit einem Durchmesser im ungefähren Bereich von 0,8 bis 1 µm mit einer Maskenausrichtungsgenauig keit von ±0,3 µm zu erzeugen, und damit können Elemente mit hoher Dichte unter Anwendung eines Projektions- und Überdeckungsrepeaters hergestellt werden, der gegenwärtig die höchste Auflösung und Positionsgenauigkeit liefert.

Nachfolgend wird eine zweite Ausführungsform beschrieben.

Bei der zweiten Ausführungsform wird auf der gesamten Ober fläche eines zweiten Halbleitersubstrates 59 eine Silizium nitridschicht (Si_xN_y: y/x = mindestens 1,33 und vorzugsweise 1,4) mit einem größeren Stickstoffanteil, als es dem chemi schen Äquivalent (Si₃N₄) entspricht, anstelle einer Refraktär metallschicht 61 mit einer Dicke von 100 nm (1000 Å) mit einer dazwischengelegten Isolierschicht 60 gebildet. Diese Silizium nitridschicht wird durch ECR(Elektronenzyklotronresonanz)-CVD abgeschieden. Die Abscheidungstemperatur ist in der Größenord nung von 100°C. Die Oberfläche der auf diese Weise gebildeten Siliziumnitridschicht des zweiten Halbleitersubstrates 59 wird mit der ihr zugewandten, planarisierten Oberfläche der poly kristallinen Siliziumschicht 58 des ersten Halbleitersubstrates 51 in engen Kontakt gebracht, und beide werden in einer Stickstoffatmosphäre auf 700°C oder darunter aufgeheizt. Die Siliziumnitridschicht (Si_xN_y) absorbiert Siliziumatome aus der polykristallinen Siliziumschicht 58, um eine dem chemischen Äquivalent entsprechende Zusammensetzung zu erreichen. Diese chemische Reaktion ermöglicht eine Verbindung des ersten Halbleitersubstrates 51 mit dem zweiten Halbleitersubstrat 59. Die weiteren Schritte sind dieselben wie bei der ersten Ausfüh rungs form.

Bei dem Herstellungsverfahren nach dieser Ausführungsform kann, da das erste Halbleitersubstrat 51 und das zweite Halbleiter substrat 59 mittels einer Wärmebehandlung bei der relativ nie drigen Temperatur von 700°C oder darunter miteinander verbun den werden können, ein nachteiliger Einfluß der Erwärmung auf eine in einem früheren Schritt gebildete erste Einrichtung ver mieden werden.

Obwohl bei der beschriebenen Ausführungsform die Siliziumni tridschicht auf seiten des zweiten Halbleitersubstrates 59 und die polykristalline Siliziumschicht 58 auf seiten des ersten Halbleitersubstrates 51 gebildet ist, kann derselbe Effekt durch Bilden der planarisierten Siliziumnitridschicht auf seiten des ersten Halbleitersubstrates 51 und der polykri stallinen Siliziumschicht auf seiten des zweiten Halbleiter substrates 59 erreicht werden.

Jetzt wird unter Bezugnahme auf Fig. 11 bis 16 eine dritte Ausführungsform der Erfindung beschrieben.

Diese Ausführungsform kann mit dem zweiten in der Beschrei bungseinleitung beschriebenen Verfahren verglichen werden und bezieht sich auf ein Herstellungsverfahren, bei dem ein weiteres Element auf ein Halbleitersubstrat gestapelt wird, das bereits ein Element trägt.

Bei dieser Ausführungsform wird - wie Fig. 11 zeigt - zuerst auf einem ersten Halbleitersubstrat 81 aus einkristallinem Silizium ein als erstes Element dienender MOSFET, der einen Isolationsoxidfilm 82, eine Gateelektrode 83, eine leitende Verbindung 84 und Source-/Drain-Gebiete 85 aufweist, hergestellt. Dieser MOSFET wird mit einem Zwischenschicht isolierfilm 86 mit einer Dicke von etwa 500 nm (5000 Å) mittels CVD bedeckt, und danach wird ebenfalls mittels CVD eine poly kristalline Siliziumschicht 87 mit einer Dicke von etwa 1 µm gebildet (siehe Fig. 12). Danach wird die obere Oberfläche der polykristallinen Siliziumschicht 87 durch "starres Schleifen" planarisiert (siehe Fig. 13).

Eine aus Wolfram o. ä. gebildete Refraktärmetallschicht 90 wird auf einer Hauptoberfläche eines zweiten Halbleitersubstrates 88, das aus einkristallinem Silizium gebildet ist, mit einer Dicke von etwa 300 nm (3000 Å) mittels Sputtern mit einer da zwischengelegten Isolierschicht 89 abgeschieden. Danach werden - wie in Fig. 14 gezeigt - die Oberflächen der Refraktärme tallschicht 90 und der polykristallinen Siliziumschicht 87 einander zugewandt und in engen Kontakt miteinander gebracht.

Nachfolgend wird eine Wärmebehandlung in einer Stickstoffat mosphäre bei 650°C für 20 Minuten ausgeführt, um eine Reaktion zwischen der polykristallinen Siliziumschicht 87 und der Refraktärmetallschicht 90 zu bewirken, um die Refraktärmetall schicht 90 in eine Refraktärmetallsilizidschicht 91 umzuwan deln, so daß die Substrate miteinander verbunden werden (siehe Fig. 15).

Dann wird auf der Hauptoberfläche auf der entgegengesetzten Seite der Isolierschicht 89 des zweiten Halbleitersubstrates 88 ein zweites Element gebildet, wie in Fig. 16 gezeigt. Das zweite Element enthält einen Isolationsoxidfilm 92, eine Gate elektrode 93, eine leitende Verbindung 94 und Source-/Drain- Gebiete 95.

Auch bei dieser Ausführungsform kann, da das erste Halbleiter substrat und das zweite Halbleitersubstrat miteinander durch eine Wärmebehandlung bei einer vergleichsweise niedrigen Tem peratur von 700°C oder darunter verbunden werden können, ein nachteiliger Einfluß auf das bereits in einem früherem Schritt gebildete erste Bauelement vermieden werden. Daher kann mittels dieses Herstellungsverfahrens eine Einrichtung mit einer Struktur erzeugt werden, bei der eine Mehrzahl von Schichten übereinander gestapelt ist, ohne daß die Bauelementcharakteri stiken verschlechtert werden.

Obgleich bei der beschriebenen Ausführungsform die planarisierte polykristalline Siliziumschicht 87 und die Refraktärmetallschicht 90 miteinander im engen Kontakt gebracht werden, um miteinander verbunden zu werden, kann derselbe Effekt natürlich durch Abscheiden einer Siliziumnitridschicht, die eine größere Menge an Stickstoff als das chemische Äquivalent (Si₃N₄) enthält, anstelle der Refraktärmetall schicht 90 und Anwenden derselben Wärmebehandlung wie bei der oben beschriebenen zweiten Ausführungsform erreicht werden.

Obwohl bei der beschriebenen Ausführungsform die planarisierte polykristalline Siliziumschicht 87 auf seiten des ersten Halb leitersubstrates 81 und die Refraktärmetallschicht 90 auf seiten des zweiten Halbleitersubstrates 88 gebildet ist, sind auch die in den Fig. 31 bis 34 gebildeten Schritte möglich. Bei diesem Verfahren wird nach dem Schritt der Fig. 11 eine Refraktärmetallschicht 190 auf der Oberfläche des Zwischen schichtisolierfilmes 86 gebildet (Fig. 31), wonach die Ober fläche durch "starres Schleifen" eingeebnet wird (Fig. 32). Dann wird ein zweites Halbleitersubstrat 88 mit einer auf der Hauptoberfläche mit einem dazwischengelegten Oxidfilm 89 gebildeteten polykristallinen Siliziumschicht 89 zur Oberfläche der Refraktärmetallschicht 190 gebracht, wie in Fig. 33 ge zeigt, so daß die Oberfläche der polykristallinen Silizium schicht 187 an der Oberfläche der Refraktärmetallschicht 190 haftet. In diesem Zustand wird eine Wärmebehandlung für 20 Minuten bei 650°C in einer stickstoffhaltigen Atmosphäre aus geführt, um eine Silizidbildungsreaktion zwischen der poly kristallinen Siliziumschicht 187 und der Refraktärmetall schicht 190 auszuführen, um eine Refraktärmetallsilizidschicht 191 zu bilden, wie in Fig. 34 gezeigt. Dieses Verfahren kann auch eine zur Fig. 16 ähnliche Struktur ergeben.

Da es möglich ist, die Halbleitersubstrate bei einer vergleichsweise niedrigen Temperatur von nicht mehr als 700°C miteinander zu verbinden, so daß die für herkömmliche Verfahren charakteristische Degradation der Eigenschaften im Halbleiter substrat bereits gebildeter Elements bei diesen Ausführungsformen nicht auftritt, gibt es bezüglich der Bildung einer CMOS(komplementären Metall-Oxid-Halbleiter)-Struktur zum Beispiel die folgenden Vorteile: Insbesondere ist es möglich, einen n-Kanal-MOSFET auf einer Seite und einen p-Kanal-MOSFET auf der anderen Seite einer zwischen ihnen liegenden Isolier schicht zu bilden. Damit werden die Schritte der Photolithogra phie und der Dotierungsimplantation vereinfacht und die Inte grationsdichte im Vergleich mit einem Falle, bei dem beide CMOS-Bauteile auf einer Hauptoberfläche eines Halbleitersub strates ausgeführt werden, erhöht. Dies liegt daran, daß die durch eine bestimmte Anzahl von n-Kanal-MOSFET und p-Kanal- MOSFET belegte Fläche in dem Falle, daß sie auf gegenüber liegenden Oberflächen gebildet sind, nur etwa halb so groß ist wie in dem Falle, daß sie beide auf der Hauptoberfläche eines Halbleitersubstrates gebildet sind.

Wie oben festgestellt, kann entsprechend der vorliegenden Erfindung, da die Halbleitersubstrate durch eine Wärmebehand lung bei einer vergleichsweisen niedrigen Temperatur unter vorteilhafter Ausnutzung einer chemischen Reaktion wie der Silizidbildung miteinander verbunden werden, eine Halbleiter einrichtung vom Stapeltyp erzeugt werden, ohne daß ein nach teiliger Einfluß der Wärmebehandlung auf ein in früheren Schritten gebildetes Bauelement auftritt.

Außerdem kann, wenn das so mit dem ersten Substrat verbundene zweite Halbleitersubstrat als Trag-Substrat dient, die Rückfläche des ersten Halbleitersubstrates poliert und darauf ein zweites Bauelement gebildet werden, so daß eine Masken ausrichtung und Verwendung eines Helium-Neon-Laserstrahls möglich wird, und so kann eine Halbleitereinrichtung vom Stapeltyp mit hoher Integrationsdichte hergestellt werden.

Claims

1. Halbleitereinrichtung mit Stapelstruktur mit:
einem ersten Halbleitersubstrat (51, 81) mit einer ersten und
einer dieser gegenüberliegenden zweiten Hauptoberfläche,
einer über der ersten Hauptoberfläche des ersten Halbleitersubstrates (51, 81) gebildeten polykristallinen Siliziumschicht (58, 87),
einer über der polykristallinen Siliziumschicht gebildeten Refraktärmetallsilizidschicht (62, 91) und
einem zweiten Halbleitersubstrat (59, 88) mit einer ersten und
einer dieser gegenüberliegenden zweiten Hauptoberfläche, welches über seine erste Hauptoberfläche mit der Refraktärmetallsilizidschicht (62, 91) verbunden ist, wobei mindestens entweder die zweite Hauptoberfläche des ersten Halbleitersubstrates (51, 81) oder die zweite Hauptoberfläche des zweiten Halbleitersubstrates (59, 88) ein darauf gebildetes elektronisches Bauelement aufweist.

2. Halbleitereinrichtung mit Stapelstruktur nach Anspruch 1, dadurch gekennzeichnet, daß die erst Hauptoberfläche des er sten Halbleitersubstrates (51, 81) eine mindestens ein elek tronisches Bauelement aufweisende Bauelementschicht aufweist, die von einer Isolierschicht (57, 86) bedeckt ist, welche an die polykristalline Siliziumschicht (58, 87) angrenzt.

3. Halbleitereinrichtung mit Stapelstruktur nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die nach Planarisieren der zweiten Hauptoberfläche des ersten Halbleitersubstrates (51, 81) übrigbleibende Bodenfläche (51a) ein elektronisches Bauelement aufweist.

4. Halbleitereinrichtung mit Stapelstruktur mit: einem ersten Halbleitersubstrat (51, 81) mit einer ersten und einer dieser gegenüberliegenden zweiten Hauptoberfläche, einer über der ersten Hauptoberfläche des ersten Halbleitersubstra tes (51, 81) gebildeten Refraktärmetallschicht (161, 190) ei ner über der Refraktärmetallschicht (161, 190) gebildeten Re fraktärmetallsilizidschicht (162) und einem zweiten Halblei tersubstrat (59, 88) mit einer ersten und einer dieser gegen überliegenden zweiten Hauptoberfläche, welches über seine er ste Hauptoberfläche mit der Refraktärmetallsilizidschicht (162, 192) verbunden ist, wobei mindestens entweder die zweite Hauptoberfläche des ersten Halbleitersubstrates (51, 81) oder die zweite Hauptoberfläche des zweiten Halbleitersubstrates (59, 88) ein darauf gebildetes elektronisches Bauelement auf weist.

5. Halbleitereinrichtung mit Stapelstruktur nach Anspruch 4, dadurch gekennzeichnet, daß die erste Hauptoberfläche des er sten Halbleitersubstrates (51, 81) eine mindestens ein elek tronisches Bauelement aufweisende Bauelementschicht aufweist, die von einer Isolierschicht (57, 86) bedeckt ist, welche an die Refraktärmetallschicht (161, 190) angrenzt.

6. Halbleitereinrichtung mit Stapelstruktur nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die nach dem Planarisieren der zweiten Hauptoberfläche des ersten Halbleitersubstrates (51) übrigbleibende Bodenoberfläche (51a) ein elektronisches Bau element aufweist.

7. Halbleitereinrichtung mit Stapelstruktur mit: einem ersten Halbleitersubstrat (51, 81) mit einer ersten und einer dieser gegenüberliegenden zweiten Hauptoberfläche, einer über der ersten Hauptoberfläche des ersten Halbleitersubstra tes (51, 81) gebildeten polykristallinen Siliziumschicht (58, 87), einer über der polykristallinen Siliziumschicht (58, 87) gebildeten Siliziumnitridschicht Si_xN_y (91) mit x = 3 und y = 4 und einem zweiten Halbleitersubstrat (59, 88) mit einer ersten und einer dieser gegenüberliegenden zweiten Hauptoberfläche, wel ches über seine erste Hauptoberfläche mit der Siliziumnitrid schicht (91) verbunden ist, wobei mindestens entweder die zweite Hauptoberfläche des ersten Halbleitersubstrates (51, 81) oder die zweite Hauptoberfläche des zweiten Halbleitersub strates (59, 88) ein darauf gebildetes elektronisches Bauele ment aufweist.

8. Halbleitereinrichtung mit Stapelstruktur nach Anspruch 7, dadurch gekennzeichnet, daß die erste Hauptoberfläche des er sten Halbleitersubstrates (51, 81) eine mindestens ein elek tronisches Bauelement aufweisende Bauelementschicht aufweist, die von einer Isolierschicht (57, 86 bedeckt) ist, welche an die polykristalline Siliziumschicht (58, 87) angrenzt.

9. Halbleitereinrichtung mit Stapelstruktur nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die nach dem Planarisieren der zweiten Hauptoberfläche des ersten Halbleitersubstrates (51) übrigbleibende Bodenfläche (51a) ein elektronisches Bauele ment aufweist.

10. Verfahren zur Herstellung einer Halbleitereinrichtung mit Stapelstruktur mit den Schritten: Bilden eines ersten elektronischen Bauelements auf einer Haupto berfläche eines Halbleitersubstrates (51, 81) und Bedecken des ersten elektronischen Bauelements mit einem Zwischenschichtiso lierfilm (57, 86), Bilden einer Siliziumschicht (58, 87) mit einer planarisierten Oberfläche auf dem Zwischenschichtiso lierfilm (57, 86) über der Hauptoberfläche des ersten Halbleitersub strates (51, 81), Bilden einer Refraktärmetallschicht (61, 90) auf einer Hauptoberfläche eines zweiten Halbleitersubstrates (59, 88), Verbinden des ersten Halbleitersubstrates (51, 81) und des zweiten Halbleitersubstrates (59, 88) miteinander durch In-engen-Kontakt-Bringen der Oberfläche der Refraktärme tallschicht (61, 90) mit der planarisierten Oberfläche der Si liziumschicht (58, 87), Anwenden einer Wärmebehandlung bei ei ner Temperatur von nicht mehr als 700°C zum Umwandeln der Re fraktärmetallschicht (61, 90) und eines Teiles der Silizium schicht (58, 87) in eine Silizidschicht derart, daß die Sili ziumschicht (58, 87) nicht vollständig verbraucht wird.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß der Schritt des Bildens der Siliziumschicht (58, 87) einen Schritt des Abscheidens von polykristallinem Silizium auf der Oberfläche des Zwischenschichtisolierfilmes (57, 86) aufweist.

12. Verfahren nach Ansprüchen 10 oder 11, dadurch gekenn zeichnet, daß der Schritt des Planarisierens der Silizium schicht (58, 87) einen Schritt des Schleifens einer Oberfläche der Siliziumschicht (58, 87) mittels starren Schleifens auf weist.

13. Verfahren nach einem der Ansprüche 10 bis 12, dadurch ge kennzeichnet, daß der Schritt des Bildens der Refraktärmetall schicht (61, 90) einen Schritt des Sputterns von Wolfram auf die Hauptoberfläche des zweiten Halbleitersubstrates (59, 88) aufweist.

14. Verfahren nach einem der Ansprüche 10 bis 13 gekennzeich net durch die weiteren Schritte: Schleifen der anderen Hauptoberfläche des ersten Halbleiter substrates (51, 81) auf eine vorbestimmte Dicke und Bilden ei nes zweiten elektronischen Bauelements auf der geschliffenen anderen Hauptober fläche des ersten Halbleitersubstrates (51, 81) nach dem Schritt des Miteinander-Verbindens des ersten Halbleitersub strates (51, 81) und des zweiten Halbleitersubstrates (59, 88).

15. Verfahren nach einem der Ansprüche 10 bis 14, dadurch ge kennzeichnet, daß der Schritt des Bildens des ersten elektronischen Bauelements die Schritte des Bildens einer ersten Halbleiterschicht (53) auf der Hauptoberfläche des ersten Halbleitersubstrates (51) mit einer dazwischengelegten ersten Isolierschicht (52) und des Bildens des ersten elektronischen Bauelements auf der ersten Halbleiter schicht (53) aufweist.

16. Verfahren nach Anspruch 15, gekennzeichnet durch die wei teren Schritte: Schleifen der anderen Hauptoberfläche des ersten Halbleiter substrates (51) auf eine vorbestimmte Dicke und Bilden eines zweiten elektronischen Bauelements auf der geschliffenen anderen Hauptoberflä che des ersten Halbleitersubstrates (51) nach dem Schritt des Miteinander-Verbindens des ersten Halbleitersubstrates (51) und des zweiten Halbleitersubstrates (59), wobei das erste Halbleitersubstrat (51) nach dem Schleifen eine zweite Halb leiterschicht bildet.

17. Verfahren nach Anspruch 10, gekennzeichnet durch einen weiteren Schritt des Bildens eines zweiten elektronischen Bauelements über der zweiten Hauptoberfläche des Halbleitersubstrates (59) nach dem Schritt des Miteinander-Verbindens des ersten Halbleitersub strates (51) und des zweiten Halbleitersubstrates (59).

18. Verfahren zur Herstellung einer Halbleitereinrichtung mit Stapelstruktur mit den Schritten: Bilden eines ersten elektronischen Bauelements auf der Hauptober fläche eines ersten Halbleitersubstrates (51, 81) und Bedecken des ersten elektronischen Bauelements mit einem Zwischenschichti solierfilm (87, 86), Bilden einer Siliziumschicht (58, 87) mit einer planarisierten Oberfläche auf dem Zwischenschichtiso lierfilm (87, 86) über einer Hauptoberfläche des ersten Halb leitersubstrates (51, 81), Bilden einer Siliziumnitridschicht (61, 90), die einen größeren Prozentsatz von Stickstoff als Si₃N₄ enthält, über einer Hauptoberfläche eines zweiten Halb leitersubstrates (59, 88) und Verbinden des ersten Halbleiter substrates (51, 81) und des zweiten Halbleitersubstrates (59, 88) miteinander durch In-engen-Kontakt-Bringen der Oberfläche der Siliziumnitridschicht (61, 90) und der planarisierten Oberfläche der Siliziumschicht (58, 87), Anwenden einer Wärme behandlung bei einer Temperatur von nicht mehr als 700°C zum Bewirken einer chemischen Reaktion der Siliziumnitridschicht (61, 90) mit der Siliziumschicht (58, 87), um eine dem chemi schen Äquivalent entsprechende Zusammensetzung zu erreichen.

19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß der Schritt des Bildens der Siliziumnitridschicht (61, 90) ei nen Schritt des Abscheidens von Si_xN_y (y/x = 1,4) auf der Haupto berfläche des zweiten Halbleitersubstrates (59, 88) aufweist.

20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß der Schritt des Abscheidens des Si_xN_y (y/x = 1,4) durch ECR-CVD ausgeführt wird.

21. Verfahren nach einem der Ansprüche 18 bis 20, dadurch ge kennzeichnet, daß der Schritt des Bedeckens des Zwischen schichtisolierfilmes (57, 86) mit der Siliziumschicht (58, 87) einen Schritt des Abscheidens von polykristallinem Silizium auf der Oberfläche des Zwischenschichtisolierfilmes (57, 86) auf weist.

22. Verfahren nach einem der Ansprüche 18 bis 21, dadurch ge kennzeichnet, daß der Schritt des Planarisierens der Silizium schicht (58, 87) einen Schritt des Schleifens einer Oberfläche der Siliziumschicht (58, 87) durch starres Schleifen aufweist.

23. Verfahren nach einem der Ansprüche 18 bis 22, gekennzeichnet durch die weiteren Schritte:
Schleifen der anderen Hauptoberfläche des ersten Halbleiter substrates (51, 81) auf eine vorbestimmte Dicke und
Bilden eines zweiten Elements auf der geschliffenen anderen Hauptoberfläche des ersten Halbleitersubstrates (51, 81) nachdem Schritt des Miteinander-Verbindens des ersten Halb leitersubstrates (51, 81) und des zweiten Halbleitersubstrates (59, 88).

24. Verfahren nach einem der Ansprüche 18 bis 23, dadurch gekennzeichnet, daß der Schritt des Bildens des ersten elektronischen Bauelements die Schritte aufweist:
Bilden einer ersten Halbleiterschicht (53) über der Hauptober fläche des ersten Halbleitersubstrates (51) mit einer dazwischengelegten ersten Isolierschicht (52) und
Bilden des ersten elektronischen Bauelements auf der ersten Halbleiterschicht (51).

25. Verfahren nach Anspruch 24, gekennzeichnet durch die weiteren Schritte: Schleifen der anderen Hauptoberfläche des ersten Halbleiter substrates (51) auf eine vorbestimmte Dicke und Bilden eines zweiten elektronischen Bauelements auf der geschliffenen anderen Hauptoberfläche des ersten Halbleitersubstrates (51) nach dem Schritt des Miteinander-Verbindens des ersten Halb leitersubstrates (51) und des zweiten Halbleitersubstrates (59), wobei das erste Halbleitersubstrat (51) nach dem Schleifen eine zweite Halbleiterschicht bildet.

26. Verfahren nach einem der Ansprüche 18 bis 25, gekennzeichnet durch einen weiteren Schritt des Bildens eines zweiten elektronischen Bauelements über der anderen Hauptoberfläche des ersten Halbleitersubstrates (51) nach dem Schritt des Miteinander- Verbindens des ersten Halbleitersubstrates (51) und des zweiten Halbleitersubstrates (59).

27. Verfahren zur Herstellung einer Halbleitereinrichtung mit Stapelstruktur mit den Schritten: Bilden eines ersten elektronischen Bauelements auf einer Haupto berfläche eines ersten Halbleitersubstrates (51), Bedecken des ersten elektronischen Bauelements mit einem Zwischenschichtiso lierfilm (57, 86), Bilden einer Refraktärmetallschicht (161) mit einer planarisierten Oberfläche auf dem Zwischenschichti solierfilm (57) über einer Hauptoberfläche des ersten Halblei tersubstrates (51, 81), Bilden einer Siliziumschicht (158) auf einer Hauptoberfläche eines zweiten Halbleitersubstrates (59), Verbinden des ersten Halbleitersubstrates (51) und des zweiten Halbleitersubstrates (59) miteinander durch In-engen-Kontakt- Bringen der Oberfläche der Siliziumschicht (158) mit der planarisierten Oberfläche der Refraktärmetallschicht (161), Anwenden einer Wärmebehandlung bei einer Temperatur von nicht mehr als 700°C zum Umwandeln eines Teiles der Refraktärme tallschicht und eines Teiles der Siliziumschicht (158) in eine Silizidschicht, derart, daß die Refraktärmetallschicht (161) nicht vollständig verbraucht wird.

28. Verfahren nach Anspruch 27, dadurch gekennzeichnet, daß der Schritt des Bildens der Siliziumschicht (158) einen Schritt des Abscheidens von polykristallinem Silizium auf der Oberfläche des Zwischenschichtisolierfilmes (57) aufweist.

29. Verfahren nach Anspruch 27 oder 28, dadurch gekennzeich net, daß der Schritt des Planarisierens der Refraktärmetall schicht (161) einen Schritt des Schleifens einer Oberfläche der Refraktärmetallschicht (161) mittels starren Schleifens aufweist.

30. Verfahren nach einem der Ansprüche 27 bis 29, dadurch ge kennzeichnet, daß der Schritt des Bildens der Refraktärmetall schicht (161) einen Schritt des Sputterns von Wolfram auf eine Hauptoberfläche des ersten Halbleitersubstrates (51) aufweist.

31. Verfahren nach einem der Ansprüche 27 bis 30, gekennzeichnet durch die weiteten Schritte: Schleifen der anderen Hauptoberfläche des ersten Halbleiter substrates (51) auf eine vorbestimmte Dicke und Bilden eines zweiten elektronischen Bauelements auf der geschliffenen anderen Hauptoberfläche des ersten Halbleitersubstrates (51) nach dem Schritt des Miteinander-Verbindens des ersten Halbleitersubstrates (51) und des zweiten Halbleitersubstrates (59).

32. Verfahren nach Anspruch 27, gekennzeichnet durch die weiteren Schritte: Schleifen der anderen Hauptoberfläche des ersten Halbleiter substrates (51) auf eine vorbestimmte Dicke und Bilden eines zweiten elektronischen Bauelements auf der geschliffenen anderen Hauptoberfläche des ersten Halbleitersubstrates (51) nach dem Schritt des Miteinander-Verbindens des ersten Halbleiter substrates (51) und des zweiten Halbleitersubstrates (59), wobei das erste Halbleitersubstrat (51) nach dem Schleifen eine zweite Halbleiterschicht bildet.

33. Verfahren nach Anspruch 27, gekennzeichnet durch einen wei teren Schritt des Bildens eines zweiten elektronischen Bauelements über der zweiten Hauptoberfläche des Halbleitersubstrates (59) nach dem Schritt des Miteinander-Verbindens des ersten Halbleitersubstrates (51) und des zweiten Halbleitersubstrates (59).

34. Verfahren zur Herstellung einer Halbleitereinrichtung mit Stapelstruktur mit den Schritten: Bilden eines ersten elektronischen Bauelementes auf einer Haupto berfläche eines ersten Halbleitersubstrates (51, 81) und Be decken des ersten elektronischen Bauelements mit einem Zwischen schichtisolierfilm (87, 86), Bilden einer Siliziumnitrid schicht (61, 90) mit einer planarisierten Oberfläche, wobei die Siliziumnitridschicht einen größeren Prozentsatz von Stickstoff als Si₃N₄ enthält, auf dem Zwischenschichtisolier film (87, 86) über einer Hauptoberfläche des ersten Halblei tersubstrates (58, 87), Bilden einer Siliziumschicht (58, 87) über einer Hauptoberfläche eines zweiten Halbleitersubstrates (51, 81), und Verbinden des ersten Halbleitersubstrates (51, 81) und des zweiten Halbleitersubstrates (59, 88) miteinander durch In-engen-Kontakt-Bringen der Oberfläche der planarisier ten Siliziumnitridschicht (61, 90) und der Oberfläche der Si liziumschicht (58, 87), Anwenden einer Wärmebehandlung bei ei ner Temperatur von nicht mehr als 700° C zum Bewirken einer chemischen Reaktion der Siliziumnitridschicht (61, 90) mit der Siliziumschicht (58, 87), um eine dem chemischen Äquivalent entsprechende Zusammensetzung zu erreichen.