JP2006210828A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP2006210828A JP2006210828A JP2005023968A JP2005023968A JP2006210828A JP 2006210828 A JP2006210828 A JP 2006210828A JP 2005023968 A JP2005023968 A JP 2005023968A JP 2005023968 A JP2005023968 A JP 2005023968A JP 2006210828 A JP2006210828 A JP 2006210828A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- semiconductor device
- semiconductor
- energy beam
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 189
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 48
- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000010408 film Substances 0.000 claims abstract description 525
- 239000010409 thin film Substances 0.000 claims abstract description 16
- 230000001678 irradiating effect Effects 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 41
- 239000011229 interlayer Substances 0.000 claims description 38
- 239000012535 impurity Substances 0.000 claims description 27
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 17
- 238000000059 patterning Methods 0.000 claims description 7
- 238000010894 electron beam technology Methods 0.000 claims description 3
- 230000008569 process Effects 0.000 abstract description 22
- 239000013078 crystal Substances 0.000 abstract description 14
- 230000003685 thermal hair damage Effects 0.000 abstract description 2
- 239000010949 copper Substances 0.000 description 65
- 229910052802 copper Inorganic materials 0.000 description 61
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 59
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 52
- 229910052814 silicon oxide Inorganic materials 0.000 description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 21
- 229910052782 aluminium Inorganic materials 0.000 description 21
- 229910052710 silicon Inorganic materials 0.000 description 21
- 239000010703 silicon Substances 0.000 description 21
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 19
- 238000005530 etching Methods 0.000 description 16
- 239000010410 layer Substances 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 13
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 description 10
- 238000004544 sputter deposition Methods 0.000 description 10
- 239000010936 titanium Substances 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 239000007789 gas Substances 0.000 description 8
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 7
- 239000001257 hydrogen Substances 0.000 description 7
- 229910052739 hydrogen Inorganic materials 0.000 description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 6
- 239000012495 reaction gas Substances 0.000 description 6
- 235000012239 silicon dioxide Nutrition 0.000 description 6
- 239000000377 silicon dioxide Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 229910017052 cobalt Inorganic materials 0.000 description 5
- 239000010941 cobalt Substances 0.000 description 5
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 5
- 230000006378 damage Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910009372 YVO4 Inorganic materials 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 239000003292 glue Substances 0.000 description 3
- 238000004050 hot filament vapor deposition Methods 0.000 description 3
- 238000011835 investigation Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 230000003014 reinforcing effect Effects 0.000 description 3
- 238000001878 scanning electron micrograph Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000000354 decomposition reaction Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000007872 degassing Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 238000005245 sintering Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000007725 thermal activation Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910004143 HfON Inorganic materials 0.000 description 1
- 229910000583 Nd alloy Inorganic materials 0.000 description 1
- 206010070834 Sensitisation Diseases 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000001994 activation Methods 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003054 catalyst Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008313 sensitization Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000006104 solid solution Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Recrystallisation Techniques (AREA)
Abstract
【課題】 トランジスタを形成する際に、そのトランジスタの下方に形成されている膜が受ける熱的ダメージを低減することができる半導体装置とその製造方法を提供すること。
【解決手段】 第１絶縁膜３７の上に遮蔽膜３８を形成する工程と、遮蔽膜３８の上に第２絶縁膜３９と非晶質半導体膜４０とを順に形成する工程と、非晶質半導体膜４０にエネルギービームを照射し、少なくとも薄膜トランジスタのチャネルとなる部分の非晶質半導体膜４０を溶融して多結晶半導体膜４１にする工程と、上記チャネルの上の多結晶半導体膜４１上にゲート絶縁膜４３ａとゲート電極４４ａとを順に形成する工程と、ゲート電極４４ａの横の多結晶半導体膜４１にソース／ドレイン領域４１ａを形成し、該ソース／ドレイン領域４１ａ、ゲート絶縁膜４３ａ、及びゲート電極４４ａでTFT６０を構成する工程と、を有する半導体装置の製造方法による。
【選択図】 図５
【解決手段】 第１絶縁膜３７の上に遮蔽膜３８を形成する工程と、遮蔽膜３８の上に第２絶縁膜３９と非晶質半導体膜４０とを順に形成する工程と、非晶質半導体膜４０にエネルギービームを照射し、少なくとも薄膜トランジスタのチャネルとなる部分の非晶質半導体膜４０を溶融して多結晶半導体膜４１にする工程と、上記チャネルの上の多結晶半導体膜４１上にゲート絶縁膜４３ａとゲート電極４４ａとを順に形成する工程と、ゲート電極４４ａの横の多結晶半導体膜４１にソース／ドレイン領域４１ａを形成し、該ソース／ドレイン領域４１ａ、ゲート絶縁膜４３ａ、及びゲート電極４４ａでTFT６０を構成する工程と、を有する半導体装置の製造方法による。
【選択図】 図５
Description
本発明は、半導体装置とその製造方法に関する。
近年、LSI等の半導体装置は微細化の一途を辿っており、MOSトランジスタのゲート長は９０nmよりも更に短くなろうとしている。このように微細化が進むと、ゲート遅延時間が短縮される等といった性能面での向上が期待されるが、実際にはオン電流が予想よりも向上しなかったり、消費電力が増大して発熱が問題になるといった点が指摘されており、微細化に伴う新たな不都合が生じている。
そこで、微細化をせずに半導体装置の更なる高機能化と高集積化とを実現するために、特許文献１、２に開示されるように、トランジスタを三次元的に積層してなる積層型半導体装置が提案されている。
これらの特許文献のうち、特許文献１では、トランジスタが形成されたシリコン基板の上に別のシリコン基板を張り合わせ、上側のシリコン基板にトランジスタを形成することにより、積層型半導体装置を実現する方法が提案されている。
一方、特許文献２では、シリコン基板上にトランジスタを積層していくことにより積層型半導体装置を製造している。
その他に、半導体チップを三次元的に実装して積層型半導体装置を製造する方法もある。
更に、本発明に関連する技術が特許文献３にも開示されている。
特開平５−１９８７３９号公報
特開平５−３３５４８２号公報
特開平７−３７８６７号公報
ところで、半導体装置には、トランジスタのゲート電極やソース／ドレイン領域に電圧を印加するための配線と、層間絶縁膜とを形成する必要があり、これらの上にトランジスタを作成する場合には、配線と層間絶縁膜の耐熱温度以下の温度でトランジスタを形成しなければならない。
配線がアルミニウムよりなる場合、配線の耐熱温度はアルミニウムの融点である４００℃程度となる。また、ダマシンプロセス等における銅配線でも、温度が４００℃程度になると、銅結晶の再成長によって銅配線の上面に針状の突起が形成され、その突起によって上下の銅配線がショートする恐れがある。また、銅配線が断線する可能性もある。
更に、配線を覆う絶縁膜として低誘電率絶縁膜を採用する場合、低誘電率絶縁膜は耐熱性に乏しいので、やはり４００℃以下のプロセス温度でその上にトランジスタを形成する必要がある。
ところが、上記した特許文献１では、その段落番号００３９に開示されるように、二枚のシリコン基板を張り合わせるのに６５０℃程度もの高温を必要とするため、上下のトランジスタの間に上記のような配線や低絶縁膜を形成することができない。
また、特許文献２では、その段落番号００１３に開示されるように、トランジスタの活性領域となるアモルファスシリコンをアニールしてポリシリコンを得ているが、そのアニール温度が６００℃とやはり高温であるため、上下のトランジスタの間に配線や低誘電率絶縁膜を形成するのが困難となる。
本発明の目的は、トランジスタを形成する際に、そのトランジスタの下方に形成されている膜が受ける熱的ダメージを低減することができる半導体装置とその製造方法を提供することにある。
本発明の一観点によれば、半導体基板と、前記半導体基板の上に順に形成された層間絶縁膜、配線、及び第１絶縁膜と、前記第１絶縁膜の上に形成された遮蔽膜と、前記遮蔽膜の上に形成された第２絶縁膜と、前記第２絶縁膜の上に形成され、多結晶半導体膜をチャネルとする薄膜トランジスタと、を有する半導体装置が提供される。
また、本発明の別の観点によれば、半導体基板の上に、層間絶縁膜、配線、及び第１絶縁膜を順に形成する工程と、前記第１絶縁膜の上に、エネルギービームを反射又は減衰する遮蔽膜を形成する工程と、前記遮蔽膜の上に第２絶縁膜と非晶質半導体膜とを順に形成する工程と、前記非晶質半導体膜にエネルギービームを照射することにより、少なくとも薄膜トランジスタのチャネルとなる部分の該非晶質半導体膜を溶融して多結晶半導体膜にする工程と、前記チャネルを含む形状に前記多結晶半導体膜をパターニングする工程と、前記パターニングの後、前記多結晶半導体膜上にゲート絶縁膜とゲート電極とを順に形成する工程と、前記ゲート電極の横の前記多結晶半導体膜に不純物を導入してソース／ドレイン領域を形成し、該ソース／ドレイン領域、前記ゲート絶縁膜、及び前記ゲート電極で前記薄膜トランジスタを構成する工程と、を有する半導体装置の製造方法が提供される。
本発明によれば、エネルギービームの照射により非晶質半導体膜を多結晶半導体膜にする前に、エネルギービームを反射又は減衰する遮蔽膜をその非晶質半導体膜の下方に形成したので、遮蔽膜の下方にある層間絶縁膜と配線がこのエネルギービームに直接曝されず、これらの層間絶縁膜や配線がエネルギービームの熱によって劣化するのが防止される。
このような利点は、耐熱性の弱い低誘電率絶縁膜を有する積層絶縁膜を上記の層間絶縁膜として形成する場合に特に好適に得られる。
また、配線として銅配線を形成する場合は、銅結晶が熱で針状に再成長し難くなるので、再成長した銅結晶に起因する上下の銅配線同士のショートを防止することができ、隣接する銅配線同士の耐圧が劣化するのを防ぐことができる。また、断線を抑止することができる。
更に、上記の遮蔽膜は、半導体装置の機械的な強度を強める補強膜としても機能するので、薄膜トランジスタを形成する工程で発生する機械的ダメージが遮蔽膜の下に伝わり難くなり、層間絶縁膜や配線がプロセス中に受けるダメージが低減され、これらの膜や配線に不具合が発生するのを防ぐことが可能となる。
しかも、層間絶縁膜を形成する前に、半導体基板の上にMOSトランジスタを形成することにより、配線や層間絶縁膜がエネルギービームによって劣化するのを防ぎながら、MOSトランジスタと薄膜トランジスタとが積層された積層型半導体装置を得ることが可能となる。
本発明によれば、非晶質半導体膜を多結晶半導体膜にする際に使用されるエネルギービームを反射又は減衰する遮蔽膜により、層間絶縁膜や配線にエネルギービームが直接照射されるのを防ぐことができ、層間絶縁膜や配線が熱で劣化するのを防止することができる。
しかも、その遮蔽膜は補強膜としても機能するので、半導体装置の機械的な強度をこの遮蔽膜によって高めることが可能となる。
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
（１）第１実施形態
図１〜図９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。
図１〜図９は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
まず、シリコン（半導体）基板１にSTI(Shallow Trench Isolation)用の溝を形成し、その溝の中に酸化シリコン膜を埋め込んで素子分離絶縁膜４とする。なお、素子分離の構造はSTIに限定されず、LOCOS(Local Oxidation of Silicon)であってもよい。そして、素子分離絶縁膜４で画定されたトランジスタ形成領域にp型不純物とn型不純物とをイオン注入して、pウエル２とnウエル３とをシリコン基板１に形成する。
更に、シリコン基板１の表面を熱酸化してゲート絶縁膜７となるシリコン酸化膜を形成した後、その上にポリシリコンよりなるゲート電極９を形成する。そして、そのゲート電極９をマスクにしながら、シリコン基板１にn型不純物とp型不純物とをイオン注入して、各ゲート電極９の側方のシリコン基板１にn型ソース／ドレインエクステンション６ａとp型ソース／ドレインエクステンション６ｂとを形成する。なお、このイオン注入における不純物の打ち分けは、不図示のレジストパターンを用いて行われる。
次いで、酸化シリコン等の絶縁膜を全面に形成し、その絶縁膜をエッチバックして各ゲート電極９の横に絶縁性サイドウォール８として残す。そして、この絶縁性サイドウォール８とゲート電極９とをマスクにするイオン注入により、ゲート電極９の側方のシリコン基板１にn型ソース／ドレイン領域５ａとp型ソース／ドレイン領域５ｂとを形成する。続いて、スパッタ法により全面にコバルト膜を形成した後、シリコン基板１に対して熱処理を施すことによりコバルトとシリコンとを反応させ、各ソース／ドレイン領域５ａ、５ｂの上にコバルトシリサイド層１０を形成する。そのコバルトシリサイド層は、ゲート電極９の上にも形成され、それによりゲート電極９がポリサイド構造となる。
上記のようなCMOSプロセスにより、n型MOSトランジスタTRnとP型MOSトランジスタTRpの基本構造が完成したことになる。
次に、図１（ｂ）に示すように、各トランジスタTRn、TRpを覆うエッチングストッパ膜１２として、CVD(Chemical Vapor Deposition)法により全面に窒化シリコン膜を厚さ約１０nm程度に形成する。その後、エッチングストッパ膜１２の上にCVD法により第１酸化シリコン膜１３を厚さ約４００nm程度に形成し、その第１酸化シリコン膜１３とエッチングストッパ膜１２とを第１層間絶縁膜１４とする。
続いて、フォトリソグラフィにより第１層間絶縁膜１４をパターニングして、各ソース／ドレイン領域５ａ、５ｂに至る深さの第１ホール１４ａを形成する。そのパターニングは、第１酸化シリコン膜１３に対するエッチングとエッチングストッパ膜１２に対するエッチングの２ステップのエッチングにより行われ、第１酸化シリコン膜１３に対するエッチングではエッチングストッパ膜１２によりエッチングが停止される。
次いで、スパッタ法により全面にグルー膜としてTi（チタン）膜とTiN（窒化チタン）膜とをこの順に形成した後、CVD法によりこのグルー膜の上にW（タングステン）膜を形成し、そのW膜により第１ホール１４ａを完全に埋め込む。そして、CMP(Chemical Mechanical Polishing)法を用いて、第１絶縁膜１４の上面に形成された余分なグルー膜とW膜とを除去し、これらの膜を第１ホール１４ａ内のみに第１導電性プラグ１６として残す。
その後、図１（ｃ）に示すように、第１層間絶縁膜１４と第１導電性プラグ１６のそれぞれの上面に、SiLK(ダウ・ケミカル・カンパニー製)等の塗布型低誘電率絶縁膜用の塗布液をスピンコートし、それを加熱して硬化させることにより、誘電率が約２．８と低い第１低誘電率絶縁膜１８を厚さ約２００nmに形成する。なお、本実施形態における低誘電率絶縁膜とは、酸化シリコン層の誘電率（約４）よりも低い誘電率の絶縁膜を指す。
更に、CVD法により、この第１低誘電率絶縁膜１８の上に酸化シリコン膜を厚さ約５０nmに形成し、それを第１カバー絶縁膜１９とする。その第１カバー絶縁膜１９は、第１低誘電率絶縁膜１８からの脱ガスが上方に拡散するのを防ぐ役割を担い、また、第１低誘電率絶縁膜１８と共に第２層間絶縁膜２０を構成する。
次いで、フォトリソグラフィによりこの第２層間絶縁膜２０をパターニングして第１配線溝２０ａを形成する。そして、その配線溝２０ａの内面と第２層間絶縁膜２０の上面とに、スパッタ法によりバリアメタル層としてTa(タンタル)層を厚さ約１５nmに形成し、更にその上にCu(銅)シード層をスパッタ法で厚さ約１３０nmに形成する。
次に、このCuシード層を給電層として使用しながら、Cuシード層の上に電解めっきにより銅めっき膜を形成し、その銅めっき膜により第１配線溝２０ａ内を完全に埋め込む。その後に、第２層間絶縁膜２０の上面に形成された余分なバリアメタル層、Cuシード層、及び銅めっき膜をCMP法で除去し、これらの膜を第１配線溝２０ａ内にのみに第１銅配線２１として残す。
続いて、図２（ａ）に示すように、第１銅配線２１と第２層間絶縁膜２０のそれぞれの上面に、CVD法により第２酸化シリコン膜２２を厚さ約５００nmに形成する。そして、この第２酸化シリコン膜２２の上に、SiLK等の塗布型低誘電率絶縁膜用の塗布液をスピンコートし、それを加熱して硬化させることにより、厚さ約２００nm程度の第２低誘電率絶縁膜２３とする。その後に、第２低誘電率絶縁膜２３の上にCVD法により酸化シリコン膜を厚さ約１００nmに形成し、それを第２カバー絶縁膜２４とする。この第２カバー絶縁膜２４は、その下の第２低誘電率絶縁膜２３からの脱ガスが上方に拡散するのを防止する機能を有し、第２低誘電率絶縁膜２３と第２酸化シリコン膜２２と共に第３層間絶縁膜２５を構成する。
そして、その第３層間絶縁膜２５の上にフォトレジストを塗布し、それを露光、現像することにより、ホール形状の第１窓２６ａを備えた第１レジストパターン２６を形成する。その後、第１レジストパターン２６の第１窓２６ａを通じて第３層間絶縁膜２５をエッチングすることにより、第１銅配線２１に至る深さの第２ホール２５ａを形成する。このエッチングにおけるエッチングガスは特に限定されないが、本実施形態ではCF4、C4F8、O2、及びArの混合ガスがそのエッチングガスとして使用される。
その後に、酸素アッシングによりこの第１レジストパターン２６を除去する。
次に、図２（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、全面にフォトレジストを塗布し、それを露光、現像することにより、配線溝形状の第２窓２８ａを第２ホール２５ａの上に備えた第２レジストパターン２８を形成する。そして、CF4、C4F8、O2、及びArの混合ガスをエッチングガスとして使用し、第２窓２８ａを通じて第２カバー絶縁膜２４と第２低誘電率絶縁膜２３とを選択的にエッチングすることにより、第２ホール２５ａに繋がる第２配線溝２５ｂを形成する。
この後に、第２レジストパターン２８は除去される。
次に、図３（ａ）に示すように、第１銅配線２１を形成したのと同じプロセスを用いて、第２ホール２５ａと第２配線溝２５ｂの中に第２銅配線３０を形成する。その第２配線３０のうち、第２ホール２５ａ内に形成された部分は、第１銅配線２１と電気的に接続される銅プラグ３０ａとして機能する。
次いで、図３（ｂ）に示すように、第２層間絶縁膜２５の上に第３層間絶縁膜３５を形成する。その第３層間絶縁膜３５は、第２層間絶縁膜２５と同じプロセスによって形成され、第３酸化シリコン膜３２及び第３カバー絶縁膜３４と、SiLK等の第３低誘電率絶縁膜３３とで構成される。なお、第３カバー絶縁膜３４は、第１、第２カバー絶縁膜１９、２４と同様に酸化シリコン膜よりなる。
更に、第１、第２銅配線２１、３０と同じプロセスにより、上記の第３層間絶縁膜３５に第３銅配線３６を埋め込む。
その後、気化されたTEOSを反応ガスとするプラズマCVD法により酸化シリコン膜を厚さ約３００nmに形成し、それを第１絶縁膜３７とする。
次いで、図４（ａ）に示すように、基板温度を約３００℃とするスパッタ法を用いて、第１絶縁膜３７の全面にAl（アルミニウム）膜等の金属膜を厚さ約２００nmに形成し、それを遮蔽膜３８とする。なお、遮蔽膜３８として金属膜を形成する場合、その金属膜はアルミニウム膜に限定されず、Al、Au、Ag、Pt、Cu、Mo、Ta、Ti、及びWのいずれか単体、又はこれらの合金で構成される金属膜を遮蔽膜３８としてよい。なお、金属材料は上記材料に限定されたものではない。
次に、図４（ｂ）に示すように、第２絶縁膜３９として酸化シリコン膜を遮蔽膜３８の上にプラズマCVD法により厚さ約３００nmに形成する。そのプラズマCVD法では、反応ガスとして例えば気化されたTEOSが使用される。
続いて、図５（ａ）に示すように、シリコン基板１の温度を３５０℃程度に維持しながら、シランやジシランなどのシラン系のガスと水素との混合ガスを反応ガスとするCat-CVD(Catalytic CVD)法により、第２絶縁膜３９の上にアモルファスシリコン膜を厚さ約５０nmに形成し、それを非晶質半導体膜４０とする。そのCat-CVD法では、加熱した触媒体に反応ガスを接触させて分解し、これにより生成された分解種を比較的低温（約３５０℃）に保持された基板に輸送して膜を形成する。そのため、耐熱性の弱い第１〜第３低誘電率絶縁膜１８、２３、３３が熱によって劣化するのを防止できると共に、熱による銅結晶の再成長が第１〜弟３銅配線２１、３０、３６で発生するのを防ぐことができ、上下の銅配線同士がショートする危険性を低減することができる。
但し、これにより非晶質半導体膜４０の成膜方法が限定される訳ではなく、LPCVD(Low Pressure CVD)法、PECVD(Plasma Enhanced CVD)法、光CVD法、又は水銀増感を用いたCVD法により非晶質半導体膜４０を形成してもよい。
更に、非晶質半導体膜４０は、アモルファスシリコン膜に限定されず、シリコンとゲルマニウムの固溶体（SiGe）よりなる非晶質の膜、非晶質のゲルマニウム膜、又は非晶質の化合物半導体膜であってもよい。また、半導体膜は非晶質性の薄膜に限定されたものではなく、結晶性の微結晶粒、針結晶粒を含む半導体薄膜でも良い。
この後に、n型TFT(Thin Film Transistor)形成領域Iとp型TFT形成領域IIのそれぞれに、これらのTFTの閾値電圧を調節するための不純物をイオン注入する。そのイオン注入の条件は特に限定されないが、本実施形態では、基板温度を１００℃以下、ドーズ量を２×１０12cm-2とする。また、n形TFT形成領域Iに注入されるn型不純物としてはボロン（B）を採用し、p型TFT形成領域IIに注入されるp型不純物としてはリン（P）を採用する。
ところで、その非晶質半導体膜４０には、後述のTFTのチャネルが形成されるが、アモルファスシリコンよりなる非晶質半導体４０の移動度が極めて小さいため、このままでは上記のTFTの駆動能力が実用に供され得ない程に低くなってしまう。
そこで、次の工程では、図５（ｂ）に示すように、レーザ等のエネルギービーム４２を非晶質半導体膜４０に照射することにより、非晶質半導体膜４０を構成するアモルファスシリコンを溶融してポリシリコンに変換し、そのポリシリコンよりなる多結晶半導体膜４１を形成する。
エネルギービーム４２は特に限定されないが、本実施形態では、半導体励起固体パルスレーザの一種であるNd:YVO4レーザの第２高調波（波長：532nm）を使用し、そのレーザのエネルギ密度を約５８０mJ/cm2とする。このNd:YVO4レーザは、不安定性の指標となる光ノイズが１０Hz〜２MHzの領域で０．１rms%よりも小さいと共に、出力の時間不安定性が＋/−１%/hourであり、非常に安定した出力が得られる。
なお、レーザ光の波長は、非晶質半導体膜４０がレーザ光を吸収して溶融する２００〜１２００nmの範囲にあれば特に限定されず、Nd:YVO4レーザの基本波（波長：１０６４nm）や第３高調波（波長：３５４nm）を利用してもよい。
また、レーザとしては、半導体励起固体レーザの他に、XeCl、ArF、及びKrF等のパルス発振気体レーザも採用し得る。更に、レーザ光の発振の仕方も限定されず、連続発振とパルス発振のいずれであってもよい。
なお、エネルギービーム４２としては、レーザの他に、電子ビームもある。
ところで、このようなエネルギービーム４２は、薄い非晶質半導体膜４０を容易に通り抜けるので、遮蔽膜３８が無い場合には、第３銅配線３６や第３低誘電率絶縁膜３３にダメージを与えかねない。
そこで、本願発明者は、遮蔽膜３８を形成しない場合に、エネルギービームの照射によって配線がどのような影響を受けるのかについて調査した。図１０は、この調査で使用されたサンプルのSEMによる断面像を元にして描いた図である。
そのサンプルは、シリコン基板１の上に第１酸化シリコン膜５５、アルミニウム配線膜５６、第２酸化シリコン膜５７、及びアモルファスシリコン膜５８をこの順に形成してなる。そして、エネルギービーム４２として、本実施形態と同様のレーザを最上層のアモルファスシリコン膜５８に照射して溶融した。
その結果、図１０に示されるように、レーザ照射に伴う損傷５６ａがアルミニウム配線膜５６に発生した。これにより、遮蔽膜３８を形成しない場合は、レーザによって実際にアルミニウム配線がダメージを受けることが確認された。
これに対し、本実施形態では、第１絶縁膜３７の全面に形成された遮蔽膜３８によってエネルギービーム４２が確実に反射又は吸収されるので、第３銅配線３６や第３低誘電率絶縁膜３３に直接エネルギービームが当たるのが防止され、これらの配線３６や絶縁膜３３が熱によって劣化するのを防ぐことが可能になる。
但し、遮蔽膜３８によってエネルギービーム４２が遮蔽されても、非晶質半導体膜４０の膜厚が厚すぎると、非晶質半導体膜４０の熱容量が大きくなり、エネルギービーム４２の照射に伴う熱が非晶質半導体膜４０にこもりやすくなる。こうなると、エネルギービーム４２が直接照射されなくても、非晶質半導体膜４０に蓄熱された熱によって第３銅配線３６や第３低誘電率絶縁膜３３がダメージを受ける恐れがある。
この点が懸念される場合は、非晶質半導体膜４０の膜厚をなるべく薄く、例えば１５０nm以下、より好ましくは５０nm程度に形成することにより、非晶質半導体膜４０の熱容量を小さくするのが好ましい。これによれば、非晶質半導体膜４０に熱が蓄熱され難くなるので、熱による第３銅配線３６と第３低誘電率絶縁膜３３の劣化を一層効果的に防止することが可能になる。
また、このように非晶質半導体膜４０の厚さを５０nm程度にまで薄くすると、後で作製されるTFTのチャネルが多結晶半導体膜４１の全ての深さに形成され、完全空乏型のTFTを得ることができる。
更に、上記のエネルギービーム４２の照射の際、非晶質半導体膜４０内に水素が多く含まれていると、エネルギービーム４２によってその水素が膜内で膨張し、それにより多結晶半導体膜４１の膜質が劣化する恐れがある。
このような不都合は、例えば、非晶質半導体膜４０に対して窒素雰囲気中で予め熱処理を行い、その中に含まれる水素の濃度を十分に低濃度、例えば２atmic%以下にすることで解消される。その場合の熱処理条件としては、例えば、基板温度４００℃、処理時間３０分が採用される。
また、エネルギービーム４２の走査の仕方も特に限定されないが、本実施形態では、図１１に示すような装置を用いてビームを走査する。この装置では、シリコン基板１が載せられるステージ５０が、ステッピングモータ等の駆動部５３によって水平面内で移動可能であると共に、その駆動部５３とレーザ発生装置等のエネルギービーム発生部５１とが制御部５２によって制御される。
そして、駆動部５３は、エネルギービーム４２として照射されるレーザのパルスと同期しており、１パルス毎にステージ５０が所定の距離だけ移動し、最終的には非晶質半導体膜４０の全面にエネルギービーム４２が照射される。
その場合、エネルギービーム４２として照射されるレーザの平面サイズは例えば３０mm×０．５mmの矩形状に整形されており、レーザのパルス周波数は例えば３KHzである。このような照射条件を採用すると、ステージ５０の平均の移動速度は約１５mm/secとなる。
このように全面にエネルギービーム４２を照射することにより、図６（ａ）に示すように、第２絶縁膜３９の全面に多結晶半導体膜４２が形成されることになる。
なお、このように非晶質半導体膜４０の全面にエネルギービーム４１を照射するのではなく、非晶質半導体膜４０のうち後でTFTのチャネルとなる部分にのみエネルギービーム４１を照射してもよい。
図１３（ａ）は、上記によって形成された多結晶半導体膜４１の平面写真であり、図１３（ｂ）は図１３（ａ）を更に拡大したものである。これらの図に示されるように、多結晶半導体膜４１は、粒径が約３００nmのポリシリコンの結晶粒によって構成されている。
次いで、図６（ｂ）に示すように、フォトリソグラフィを用いて、後で形成されるTFTのチャネルCを含む島状に多結晶半導体膜４１をパターニングする。
次に、図７（ａ）に示す断面構造を得るまでの工程について説明する。
まず、多結晶半導体膜４１と第２絶縁膜３９のそれぞれの上に、基板温度を約３９０℃に維持しながら、気化したTEOSを反応ガスとするプラズマCVD法により酸化シリコン膜を厚さ約３０nmに形成する。なお、この酸化シリコン膜の成膜方法としては、LPCVD法やスパッタ法もある。
更に、基板温度を約２００℃とするスパッタ法を採用して、酸化シリコン膜の上にアルミニウム膜を厚さ約３００nmに形成する。その後に、このアルミニウム膜とその下の酸化シリコン膜とを同時にパターニングして、アルミニウムよりなる第１、第２ゲート電極４４ａ、４４ｂと酸化シリコン膜よりなる第１、第２ゲート絶縁膜４３ａ、４３ｂを形成する。
なお、第１、第２ゲート電極４４ａ、４４ｂの構成材料はアルミニウムに限定されず、アルミニウムに銅等を添加した合金、Al-Sc、及びAl-Nd合金によりこれらのゲート電極を構成してもよいし、Ti膜等の反射防止膜が形成された金属積層膜を第１、第２ゲート電極４４ａ、４４ｂとしてもよい。
更に、第１、第２ゲート絶縁膜４３ａ、４３ｂも酸化シリコン膜に限定されない。これらのゲート絶縁膜４３ａ、４３ｂとしては、酸化シリコン膜の他に、HfON膜やSiN膜、TaO2膜等の高誘電率膜、或いはこれらの絶縁膜の積層膜を採用してよい。
続いて、図７（ｂ）に示すように、オフセット幅Wで第１ゲート電極４４ａを覆う第３レジストパターン４６を多結晶半導体膜４１の上に形成する。そして、この第３レジストパターン４６をマスクにし、基板温度を１００℃以下に保ちながら、n型TFT形成領域Iにおける多結晶半導体膜４１にn型不純物のP（リン）を加速エネルギ１０keV、ドーズ量２×１０15cm-2でイオン注入する。これにより、n型TFT形成領域Iにおいて第３レジストパターン４６で覆われていない部分の多結晶半導体膜４１にn型ソース／ドレイン領域４１ａが形成されることになる
なお、第３レジストパターン４６で覆われているp型TFT形成領域IIの多結晶半導体膜４１には上記の不純物は注入されない。
なお、第３レジストパターン４６で覆われているp型TFT形成領域IIの多結晶半導体膜４１には上記の不純物は注入されない。
この後に、第３レジストパターン４６は除去される。
次いで、図８（ａ）に示すように、オフセット幅Wで第２ゲート電極４４ｂを覆う第４レジストパターン４７を多結晶半導体膜４１の上に形成する。そして、この第４レジストパターン４７をマスクにして、p型TFT形成領域IIにおける多結晶半導体膜４１にp型不純物のボロン（B）をイオン注入することにより、第２ゲート電極４４ｂの側方にp型ソース／ドレイン領域４１ｂを形成する。なお、このイオン注入の条件は特に限定されないが、本実施形態では加速エネルギ１０keV、ドーズ量２×１０15cm-2、及び基板温度１００℃を採用する。
このイオン注入を終了した後、第４レジストパターン４７は除去される。
上記により形成された各ソース／ドレイン領域４１ａ、４１ｂは、第３、第４レジストパターン４６、４７のオフセットWと同じ幅だけ第１、第２ゲート電極４４ａ、４４ｂから隔てられることになる。そのオフセットWにより、これらのソース／ドレイン領域４１ａ、４１ｂへの電界集中を緩和することが可能となる。
次に、図８（ｂ）に示すように、第１ゲート電極４４ａをマスクにしながら、n型不純物のリン（P）を多結晶半導体膜４１にイオン注入することにより、n型ソース／ドレインエクステンション４１ｃを第１ゲート電極４４ａと自己整合的に形成する。そして、これと同様にして、p型TFT形成領域IIにおける多結晶半導体膜４１にp型不純物のボロン（B）をイオン注入することにより、p型ソース／ドレインエクステンション４１ｄを第２ゲート電極４４ｂと自己整合的に形成する。なお、このようなn型不純物とp型不純物の打ち分けは不図示のレジストパターンを用いて行われ、イオン注入を終了した後に酸素アッシングによりそのレジストパターンを除去する。
これらのソース／ドレインエクステンション４１ｃ、４１ｄは、ソース／ドレイン領域４１ａ、４１ｂと共にLDD(Lightly Doped Drain)構造を構成する。但し、ソース／ドレイン領域４１ａ、４１ｂへの電界集中をより一層防止することが望まれる場合には、このソース／ドレインエクステンション４１ｃ、４１ｄを省いてもよい。その場合、エクステンション４１ｃ、４１ｄに相当する幅Wの多結晶半導体膜４１はノンドープのままとなる。このように、幅Wのノンドープの多結晶シリコン膜４１によりソース／ドレイン領域４１ｃ、４１ｄがゲート電極４４ａ、４４ｂから隔てられた構造は、オフセットゲート構造と呼ばれる。
その後、図５（ｂ）で説明したエネルギービーム４２の照射を再度行い、各ソース／ドレイン領域４１ａ、４１ｂ内の不純物を活性化させる。但し、そのエネルギービーム４２のエネルギ密度は、図５（ｂ）のようにアモルファスシリコンを溶融するほどに強い必要は無いので、図５（ｂ）の工程におけるエネルギ密度の半分（約３００mJ/cm2）でよい。
また、このエネルギービーム４２の照射は、図１１で説明したような装置を用いてシリコン基板１を移動させながら行われるため、各ソース／ドレイン領域４１ａ、４１ｂがエネルギービーム４２によって加熱される時間は極短時間となる。そのため、上記の不純物の活性化の際に第３銅配線３６や第３低誘電率絶縁膜３３が過度に加熱されることは無い。
なお、このようなエネルギービームの照射に代えて、熱活性化、RTA(Rapid Thermal Anneal)、及びフラッシュ熱処理等によって不純物を活性化させてもよい。このうち、熱活性化は炉を用いて行われ、フラッシュ熱処理はランプの輻射熱により行われる。
次に、図９（ａ）に示す断面構造を得るまでの工程について説明する。
まず、基板温度を３５０℃以下とするプラズマCVD法により全面に酸化シリコン膜を厚さ約３００nmに形成し、それを第３絶縁膜４８とする。そして、フォトリソグラフィによりこの第３絶縁膜４８をパターニングして、各ソース／ドレイン領域４１ａ、４１ｂに至る深さの第１、第２コンタクトホール４８ａ、４８ｂを形成する。
続いて、スパッタ法により全面にTi膜、Al膜、及びTi膜の金属積層膜を形成し、それをパターニングすることにより、第１、第２コンタクトホール４８ａ、４８ｂを介して各ソース／ドレイン領域４１ａ、４１ｂと電気的に接続される電極４９とする。その電極４９の最下層にポリシリコンとの仕事関数の差が小さなTi膜を形成したことで、電極４９から各ソース／ドレイン領域４１ａ、４１ｂにキャリアがスムーズに注入される。
その後に、N2やAr等の不活性ガス中に数%の水素を添加した雰囲気中において電極４９に対してシンタリングを行い、電極４９とソース／ドレイン領域４１ａ、４１ｂとのコンタクト抵抗を低減させる。
ここまでの工程により、n型TFT６０とp型TFT６１の基本構造が各領域I、IIに完成したことになる。本実施形態では、これらのTFT６０、６１を構成する第１、第２ゲート電極４４ａ、４４ｂを同じ材料（アルミニウム）で構成したので、プロセスを簡略化して製造コストを低減することができる。
続いて、図９（ｂ）に示すように、第１絶縁膜３７、遮蔽膜３８、第２絶縁膜３９、第３絶縁膜４８をパターニングすることにより、第３銅配線３６に至る深さの第３ホール６２を形成する。この後は、第３銅配線３６と電気的に接続される導電性プラグをこの第３ホール６２内に形成する工程に移るが、その詳細は省略する。
以上により、MOSトランジスタTRn、TRpの上方にTFT６０、６１を形成してなる積層型半導体装置の基本構造が完成した。MOSトランジスタTRn、TRpとTFT６０、６１のそれぞれの機能は限定されない。但し、MOSトランジスタTRn、TRpとTFT６０、６１とにそれぞれ別々の機能を持たせることにより、この積層型半導体装置をSOC(System on Chip)とするのが好ましい。その場合、MOSトランジスタTRn、TRpとTFT６０、６１とでは機能が異なるので、これら二種類のトランジスタ同士を電気的に接続する必要は無い。
また、金属膜で構成される遮蔽膜３８は、他の素子に接続されず、電気的にフローティング状態となる。
以上説明した本実施形態によれば、図５（ｂ）の工程でエネルギービーム４１を非晶質半導体膜４０に照射する前に、その非晶質半導体膜４０の下方に予め遮蔽膜３８を形成したので、第３低誘電率絶縁膜３３や第３銅配線３６がそのエネルギービーム４１に直接曝されて加熱されることがない。これにより、耐熱性の低い第３低誘電率絶縁膜３３が熱で劣化するのが防止されるので、絶縁膜３３の低誘電率特性を維持しながら、非晶質半導体膜４０を多結晶半導体膜４１に変換し、TFT６１、６１（図９（ａ）参照）のチャネルの移動度を高めることが可能となる。
更に、第３銅配線３６もエネルギービーム４１によって直接的に加熱されないので、第３銅配線３６中の銅結晶が熱によって針状に再成長し難くなり、針状の銅結晶がその下の第３酸化シリコン膜３２を突き破って第２銅配線３０に至るのを防止でき、第２、第３銅配線３０、３６間の絶縁性を良好に保つことが可能となる。また、断線を予防することも可能である。
上記のような利点は、第３低誘電率絶縁膜３３と第３銅配線３６だけでなく、その下の第１、第２低誘電率絶縁膜１８、２３、及び第１、第２銅配線２１、３０において得られる。
これらにより、本実施形態では、銅配線やその間の絶縁膜が熱的なダメージを受けるのを防止しながら、MOSトランジスタTRn、TRpとTFT６０、６１とを積層してなる積層型半導体装置を提供することが可能となる。
しかも、上記の遮蔽膜３８は、積層型半導体装置の機械的な強度を強める補強膜としても機能するので、TFT６０、６１を形成する工程で発生する機械的ダメージが遮蔽膜３８の下に伝わり難くなる。その結果、第１〜第３低誘電率絶縁膜１８、２３、３３、第１〜第３銅配線２１、３０、３６、及びMOSトランジスタTRn、TRpがプロセス中に受けるダメージが低減され、これらの膜やトランジスタに不具合が発生するのを防ぐことが可能となる。
図１２（ａ）、（ｂ）は、上記によって作成されたn、p型TFT６０のデバイス性能を調査して得られたグラフである。但し、その調査では、TFT６０のチャネルとなる多結晶シリコン膜４１に、閾値電圧を調節するための不純物を注入していない。
図１２（ａ）は、ドレイン電圧Vdが１．０Vと０．１Vの場合のゲート電圧とドレイン電流との関係を示すグラフであり、特に、ゲート幅を５μmとし、ゲート長を２μmとした場合のグラフである。ゲート酸化膜は３０ｎｍである。
一方、図１２（ｂ）は、ドレイン電圧とドレイン電流との関係を示すグラフであり、特にゲート絶縁膜４３ａの厚さを３０nm、ゲート長を２μとした場合のグラフである。なお、この調査では、ゲート電圧（Vg）と閾値電圧（Vth）との差（Vg−Vth）を０．５Vずつ変えていった。
図１２（ａ）、（ｂ）から理解されるように、上記によって作成されたTFT６０の特性に目立った不都合は無く、実用に供するのに十分な特性を持ったTFT６０が得られた。
（２）第２実施形態
第１実施形態では、図４（ａ）の工程において、遮蔽膜３８としてAl膜等の金属膜を形成した。これに対し、本実施形態では、以下のように遮蔽膜３８として反射膜を形成する。
第１実施形態では、図４（ａ）の工程において、遮蔽膜３８としてAl膜等の金属膜を形成した。これに対し、本実施形態では、以下のように遮蔽膜３８として反射膜を形成する。
図１４（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造途中の断面図である。なお、この図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
最初に、図１４（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１実施形態に従って図３（ｂ）の構造を得た後、図１４（ａ）に示すように、プラズマCVD法により窒化膜（SiN膜）と酸化膜（SiO2膜）とをこの順に積層してなる反射膜を厚さ約５０〜５００nmに形成し、それを遮蔽膜３８とする。なお、遮蔽膜３８としてこのような積層膜よりなる反射膜を形成する場合、積層膜を構成する膜は窒化膜に限定されず、酸窒化膜（SiON膜）等の窒素含有絶縁膜を反射膜として形成してもよい。
次いで、図１４（ｂ）に示すように、プラズマCVD法により、遮蔽膜３８よりも屈折率の低い酸化シリコン膜を約３００nmの厚さに形成し、それを第２絶縁膜３９とする。なお、第２絶縁膜３９は、遮蔽膜３８を構成する積層膜のそれぞれの膜よりも屈折率が低い膜であれば酸化シリコン膜に限定されるものではなく、炭素含有酸化シリコン膜（SiOC膜）であってもよい。
その後は、第１実施形態で説明した図５（ａ）、（ｂ）の工程を行うことにより、非晶質半導体膜４０にエネルギービーム４１を照射して、TFTのチャネルに使用できる程度に良質な多結晶半導体膜４１に非晶質半導体膜４０を変換する。
このとき、遮蔽膜３８と第２絶縁膜３９は、遮蔽膜３８の方が屈折率が高いため、屈折率の大小関係が逆の場合と比較して遮蔽膜３８の反射率が高くなる。そのため、エネルギービーム４１としてレーザ等の光を使用する場合には、遮蔽膜３８の表面で大部分のエネルギービームが反射されるので、その下の第３銅配線３６や第３低誘電率絶縁膜３３にエネルギービーム４１が直接照射されない。従って、これら第３銅配線３６や第３低誘電率絶縁膜３３がエネルギービーム４１によって直接的に加熱されず、第３銅配線３６の銅結晶の再成長や、第３低誘電率絶縁膜３３の低誘電率特性が劣化する等の不都合を回避することが可能となる。
この後は、第１実施形態で説明した図６〜図９の工程を行うことにより、図９（ｂ）に示したようなMOSトランジスタTRn、TRpとTFT６０、６１とを積層してなる積層型半導体装置を完成させる。
図１５（ａ）は、上記のように遮蔽膜３８として反射膜を形成した場合の効果を確認するために使用したサンプルのSEM像を元にして描いた平面図であり、図１５（ｂ）はその断面像である。
そのサンプルは、図１５（ｂ）の断面像に示されるように、半導体基板１の上に第１二酸化シリコン膜８２、アルミニウム配線膜８３、第２二酸化シリコン膜８４、窒化シリコン膜と酸化膜の積層構造からなる反射膜８５、第３二酸化シリコン膜８６、ポリシリコン膜８７をこの順に形成してなる。そして、これらの膜のうち、窒化シリコン膜と酸化膜の積層構造からなる膜８５が反射膜として機能し、本実施形態の遮蔽膜３８に相当する。
そのサンプルの最上層に形成されたポリシリコン膜８７は、アモルファスシリコン膜をレーザで溶融して得られたものであるが、その下方にあるアルミニウム配線膜８３には配線欠陥が発生していない。このことから、遮蔽膜に相当する窒化シリコン膜８５が、レーザを反射してアルミニウム配線膜８３にレーザが直接照射されるのを防いでいることが理解される。
（３）第３実施形態
既述の第１実施形態では、LDD構造やオフセットゲート構造のTFT６０、６１を作製した。これに対し、本実施形態では、GOLD(Gate Overlap Lightly Doped drain)構造のTFTを作製する。
既述の第１実施形態では、LDD構造やオフセットゲート構造のTFT６０、６１を作製した。これに対し、本実施形態では、GOLD(Gate Overlap Lightly Doped drain)構造のTFTを作製する。
図１６〜図１８は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
最初に、図１６（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１実施形態で説明した図１（ａ）〜図６（ｂ）の工程を行った後、気化したTEOSを反応ガスとするプラズマCVD法により酸化シリコン膜を全面に厚さ約３０nmに形成し、それをゲート絶縁膜７０とする。そして、基板温度を約２００℃とするスパッタ法を採用して、このゲート絶縁膜７０の上にゲート電極用導電膜７１としてアルミニウム膜を厚さ約３００nmに形成する。
次に、図１６（ｂ）に示すように、ゲート電極用導電膜７１の上に第５レジストパターン７２を形成する。そして、この第５レジストパターン７２をマスクにしてゲート電極用導電膜７１を途中の深さまでドライエッチングして、厚さが約１０〜１００nm程度の薄厚部７１ｃをゲート用導電膜７１に形成する。なお、第５レジストパターン７２の下のゲート用導電膜７１は、エッチングされずに元の厚さのままの第１、第２ゲート部７１ａ、７１ｂとなる。
この後に、第５レジストパターン７２は除去される。
次に、図１７（ａ）に示すように、第１ゲート部７１ａをマスクにし、薄厚部７１ｃとゲート絶縁膜７０とをスルー膜として使用しながら、n型TFT形成領域Iにおける多結晶半導体膜４１にn型不純物のリン（P）をイオン注入する。これにより、n型TFT形成領域Iの多結晶半導体膜４１には、第１ゲート部７１ａと自己整合的にn型ソース／ドレインエクステンション４１ｃが形成される。
その後、これと同様の方法で、第２ゲート部７１ｂをマスクにしてp型TFT形成領域IIの多結晶半導体膜４１にp型不純物のボロン（B）をイオン注入し、第２ゲート部７１ｂと自己整合的にp型ソース／ドレインエクステンション４１ｄを形成する。
なお、これらのソース／ドレインエクステンション４１ｃ、４１ｄの不純物の打ち分けは不図示のレジストパターンを用いて行われ、上記のイオン注入が終了した後にそのレジストパターンは除去される。
続いて、図１７（ｂ）に示すように、CVD法により全面に酸化シリコン膜を厚さ約３００nmに形成し、それをサイドウォール用絶縁膜７４とする。
次に、図１８（ａ）に示す断面構造を得るまでの工程について説明する。
まず、サイドウォール用絶縁膜７４をエッチバックし、それを第１、第２ゲート部７１ａ、７１ｂの横に絶縁性サイドウォール７４ａとして残す。そして、このエッチバックを更に進めることにより、絶縁性サイドウォール７４ａで覆われていない部分の薄厚部７１ｃとゲート絶縁膜７０とをエッチングする。これにより、n型TFT形成領域Iには、第１ゲート部７１ａと薄厚部７１ｃとで構成される第１ゲート電極７１ｄが形成される。そして、p型TFT形成領域IIには、第２ゲート部７１ｂと薄厚部７１ｃとで構成される第２ゲート電極７１ｅが形成される。
その後に、第１ゲート電極７１ｄと絶縁性サイドウォール７４ａとをマスクとするイオン注入により、例えば加速エネルギ１０keV、ドーズ量２×１０15cm-2の条件でn型ソース／ドレインエクステンション４１ｃにPを注入し、n型ソース／ドレイン領域４１ａを形成する。
そして、これと同様の条件を採用して、第２ゲート電極７１ｅと絶縁性サイドウォール７４ａとをマスクにしながら、p型ソース／ドレインエクステンション４１ｄにボロン（B）を注入し、p型ソース／ドレイン領域４１ｂを形成する。
次に、図１８（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、CVD法により第４絶縁膜７７として酸化シリコン膜を全面に厚さ約３００nmに形成する。
そして、フォトリソグラフィによりこの第４絶縁膜７７をパターニングして、各ソース／ドレイン領域４１ａ、４１ｂに至る深さの第１、第２コンタクトホール７７ａ、７７ｂを形成する。
続いて、スパッタ法により全面にTi膜、Al膜、及びTi膜の金属積層膜を形成し、それをパターニングすることにより、第１、第２コンタクトホール７７ａ、７７ｂを介して各ソース／ドレイン領域４１ａ、４１ｂと電気的に接続される電極７８とする。
その後に、N2やAr等の不活性ガス中に数%の水素を添加した雰囲気中において電極７８に対してシンタリングを行い、電極７８とソース／ドレイン領域４１ａ、４１ｂとのコンタクト抵抗を低減させる。
ここまでの工程により、n型TFT８０とp型TFT８１の基本構造が各領域I、IIに完成したことになる。
これらのTFT８０、８１は、第１、第２ゲート電極７１ｄ、７１ｅの薄厚部７１ｃがソース／ドレインエクステンション４１ｃ、４１ｄと絶縁性サイドウォール７４ａの幅WだけオーバーラップしたGOLD構造となる。そのGOLD構造によれば、ソース／ドレインエクステンション４１ｃ、４１ｄのキャリア濃度が第１、第２ゲート電極７１ｄ、７１ｅによって制御できるので、各エクステンション４１ｃ、４１ｄの不純物濃度を低くすることが可能となる。このような不純物濃度の低減により、ソース／ドレイン領域４１ａ、４１ｂへの電界集中の緩和をより効果的に行うことができると共に、短チャネル効果やパンチスルーをも抑制することができる。
この後は、第１絶縁膜３７、遮蔽膜３８、第２絶縁膜３９、第４絶縁膜７７をパターニングすることにより、第３銅配線３６に至る深さのホールを形成し、第３銅配線３６と電気的に接続される導電性プラグをそのホール内に形成するが、その詳細は省略する。
以上により、MOSトランジスタTRn、TRpの上方にGOLD構造のTFT８０、８１を形成してなる積層型半導体装置の基本構造が完成したことになる。
上記した本実施形態によれば、第１実施形態と同様に、多結晶半導体膜４１の下方に遮蔽膜３８を形成した。そのため、図５（ｂ）の工程でエネルギービーム４２の照射により多結晶半導体膜４１を形成する際、遮蔽膜３８によりエネルギービーム４２が遮られるので、エネルギービームによって第３銅配線３６や第３低誘電率絶縁膜３３が直接加熱されるのが防止される。その結果、第１実施形態で説明したように、第３低誘電率膜３３が熱で劣化するのを防ぎ、且つ第３銅配線３６の銅結晶が熱により再成長するのを防ぎながら、MOSトランジスタとTFTとが積層された積層型半導体装置を得ることが可能となる。
更に、本実施形態では、そのTFT８０、８１としてGOLD構造のものを採用したので、ソース／ドレイン領域４１ａ、４１ｂへの電界集中が効果的に緩和されると共に、短チャネル効果とパンチスルーも抑制することができる。
以下に、本発明の特徴を付記する。
（付記１） 半導体基板と、
前記半導体基板の上に順に形成された層間絶縁膜、配線、及び第１絶縁膜と、
前記第１絶縁膜の上に形成された遮蔽膜と、
前記遮蔽膜の上に形成された第２絶縁膜と、
前記第２絶縁膜の上に形成され、多結晶半導体膜をチャネルとする薄膜トランジスタと、
を有することを特徴とする半導体装置。
前記半導体基板の上に順に形成された層間絶縁膜、配線、及び第１絶縁膜と、
前記第１絶縁膜の上に形成された遮蔽膜と、
前記遮蔽膜の上に形成された第２絶縁膜と、
前記第２絶縁膜の上に形成され、多結晶半導体膜をチャネルとする薄膜トランジスタと、
を有することを特徴とする半導体装置。
（付記２） 前記遮蔽膜は、エネルギービームを反射又は減衰する機能を有することを特徴とする付記１に記載の半導体装置。
（付記３） 前記遮蔽膜は金属膜であることを特徴とする付記１に記載の半導体装置。
（付記４） 前記金属膜は電気的にフローティング状態であることを特徴とする付記１に記載の半導体装置。
（付記５） 前記遮蔽膜は反射膜であることを特徴とする付記１に記載の半導体装置。
（付記６） 前記反射膜の屈折率が、前記第２絶縁膜の屈折率よりも高いことを特徴とする付記５に記載の半導体装置。
（付記７） 前記反射膜は窒素含有絶縁膜であり、前記第２絶縁膜は酸化シリコン膜であることを特徴とする付記５に記載の半導体装置。
（付記８） 前記半導体基板の上にMOSトランジスタが形成され、該MOSトランジスタの上に前記層間絶縁膜が形成されたことを特徴とする付記１に記載の半導体装置。
（付記９） 半導体基板の上に、層間絶縁膜、配線、及び第１絶縁膜を順に形成する工程と、
前記第１絶縁膜の上に、エネルギービームを反射又は減衰する遮蔽膜を形成する工程と、
前記遮蔽膜の上に第２絶縁膜と非晶質半導体膜とを順に形成する工程と、
前記非晶質半導体膜にエネルギービームを照射することにより、少なくとも薄膜トランジスタのチャネルとなる部分の該非晶質半導体膜を溶融して多結晶半導体膜にする工程と、
前記チャネルを含む形状に前記多結晶半導体膜をパターニングする工程と、
前記パターニングの後、前記多結晶半導体膜上にゲート絶縁膜とゲート電極とを順に形成する工程と、
前記ゲート電極の横の前記多結晶半導体膜に不純物を導入してソース／ドレイン領域を形成し、該ソース／ドレイン領域、前記ゲート絶縁膜、及び前記ゲート電極で前記薄膜トランジスタを構成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記第１絶縁膜の上に、エネルギービームを反射又は減衰する遮蔽膜を形成する工程と、
前記遮蔽膜の上に第２絶縁膜と非晶質半導体膜とを順に形成する工程と、
前記非晶質半導体膜にエネルギービームを照射することにより、少なくとも薄膜トランジスタのチャネルとなる部分の該非晶質半導体膜を溶融して多結晶半導体膜にする工程と、
前記チャネルを含む形状に前記多結晶半導体膜をパターニングする工程と、
前記パターニングの後、前記多結晶半導体膜上にゲート絶縁膜とゲート電極とを順に形成する工程と、
前記ゲート電極の横の前記多結晶半導体膜に不純物を導入してソース／ドレイン領域を形成し、該ソース／ドレイン領域、前記ゲート絶縁膜、及び前記ゲート電極で前記薄膜トランジスタを構成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１０） 前記遮蔽膜として金属膜を形成することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１） 前記金属膜として、Al、Au、Ag、Pt、Cu、Mo、Ta、Ti、及びWのいずれか単体、又はこれらの合金で構成される膜を形成することを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２） 前記遮蔽膜として反射膜を形成することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１３） 前記反射膜として、前記第２絶縁膜よりも屈折率が高い膜を含む積層膜を形成することを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４） 前記反射膜として窒素含有絶縁膜と酸化膜からなる積層膜を形成し、前記第２絶縁膜として酸化シリコン膜を形成することを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５） 前記エネルギービームを照射する工程は、前記遮蔽膜が前記第１絶縁膜の全面に形成されている状態で行われることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１６） 前記エネルギービームとしてレーザを使用することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１７） 前記エネルギービームとして電子ビームを使用することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１８） 前記エネルギービームを照射する工程の前に、前記非晶質半導体膜に対して熱処理を行い、該非非晶質半導体膜の中の水素濃度を低減させる工程を有することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１９） 前記非晶質半導体膜を１５０nm以下の厚さに形成することを特徴とする付記９に記載の半導体装置の製造方法。
（付記２０） 前記エネルギービームを照射する工程は、前記非晶質半導体膜上で該エネルギービームを走査することによって行われることを特徴とする付記９に記載の半導体装置の製造方法。
（付記２１） 前記ソース／ドレイン領域にエネルギービームを照射して該ソース／ドレイン領域中の前記不純物を活性化させる工程を有することを特徴とする付記９に記載の半導体装置の製造方法。
（付記２２） 前記層間絶縁膜として、少なくとも低誘電率絶縁膜を有する積層絶縁膜を形成することを特徴とする付記９に記載の半導体装置の製造方法。
（付記２３） 前記配線として銅配線を形成することを特徴とする付記９に記載の半導体装置の製造方法。
（付記２４） 前記層間絶縁膜を形成する前に、前記半導体基板の上にMOSトランジスタを形成する工程を有することを特徴とする付記９に記載の半導体装置の製造方法。
（付記２５） 前記薄膜トランジスタとして、LDD(Lightly Doped Drain)構造、オフセットゲート構造、及びGOLD(Gate Overlap Lightly Doped drain)構造のいずれかを備えたトランジスタを形成することを特徴とする付記９に記載の半導体装置の製造方法。
１…シリコン基板、２…pウエル、３…nウエル、４…素子分離絶縁膜、５ａ…n型ソース／ドレイン領域、５ｂ…p型ソース／ドレイン領域、６ａ…n型ソース／ドレインエクステンション、６ｂ…p型ソース／ドレインエクステンション、７…ゲート絶縁膜、８…絶縁性サイドウォール、９…ゲート電極、１０…コバルトシリサイド層、１２…エッチングストッパ膜、１３…第１酸化シリコン膜、１４…第１層間絶縁膜、１４ａ…第１ホール、１６…第１導電性プラグ、１８…第１低誘電率絶縁膜、１９…第１カバー絶縁膜、２０…第２層間絶縁膜、２０ａ…第１配線溝、２１…第１銅配線、２２…第２酸化シリコン膜、２３…第２低誘電率絶縁膜、２４…第２カバー絶縁膜、２５…第３層間絶縁膜、２５ａ…第２ホール、２５ｂ…第２配線溝、２６…第１レジストパターン、２６ａ…第１窓、２８…第２レジストパターン、２８ａ…第２窓、３０…第２銅配線、３０ａ…銅プラグ、３２…第３酸化シリコン膜、３３…第３低誘電率絶縁膜、３４…第３カバー絶縁膜、３５…第３層間絶縁膜、３６…第３銅配線、３７…第１絶縁膜、３８…遮蔽膜、３９…第２絶縁膜、４０…非晶質半導体膜、４１…多結晶半導体膜、４１ａ…n型ソース／ドレイン領域、４１ｂ…p型ソース／ドレイン領域、４１ｃ…n型ソース／ドレインエクステンション、４１ｄ…p型ソース／ドレインエクステンション、４２…エネルギービーム、４３ａ、４３ｂ…第１、第２ゲート絶縁膜、４４ａ、４４ｂ…第１、第２ゲート電極、４６…第３レジストパターン、４７…第４レジストパターン、４８…第３絶縁膜、４９…電極、５０…ステージ、５１…エネルギービーム発生部、５２…制御部、５３…駆動部、５５…第１酸化シリコン膜、５６…アルミニウム配線膜、５７…第２酸化シリコン膜、５８…アモルファスシリコン膜、６０…n型TFT、６１…p型TFT、６２…第３ホール、７０…ゲート絶縁膜、７１…ゲート電極用導電膜、７１ａ、７１ｂ…第１、第２ゲート部、７１ｃ…薄厚部、７２…第５レジストパターン、７４…サイドウォール用絶縁膜、７４ａ…絶縁性サイドウォール、７７…第４絶縁膜、７８…電極、８０…n型TFT、８１…p型TFT、８２…第１二酸化シリコン膜、８３…アルミニウム配線膜、８４…第２二酸化シリコン膜、８５…反射膜、８６…第３二酸化シリコン膜、８７…ポリシリコン膜。
Claims (10)
- 半導体基板と、
前記半導体基板の上に順に形成された層間絶縁膜、配線、及び第１絶縁膜と、
前記第１絶縁膜の上に形成された遮蔽膜と、
前記遮蔽膜の上に形成された第２絶縁膜と、
前記第２絶縁膜の上に形成され、多結晶半導体膜をチャネルとする薄膜トランジスタと、
を有することを特徴とする半導体装置。 - 前記遮蔽膜は金属膜であることを特徴とする請求項１に記載の半導体装置。
- 前記遮蔽膜は反射膜であることを特徴とする請求項１に記載の半導体装置。
- 半導体基板の上に、層間絶縁膜、配線、及び第１絶縁膜を順に形成する工程と、
前記第１絶縁膜の上に、エネルギービームを反射又は減衰する遮蔽膜を形成する工程と、
前記遮蔽膜の上に第２絶縁膜と非晶質半導体膜とを順に形成する工程と、
前記非晶質半導体膜にエネルギービームを照射することにより、少なくとも薄膜トランジスタのチャネルとなる部分の該非晶質半導体膜を溶融して多結晶半導体膜にする工程と、
前記チャネルを含む形状に前記多結晶半導体膜をパターニングする工程と、
前記チャネルの上の前記多結晶半導体膜上にゲート絶縁膜とゲート電極とを順に形成する工程と、
前記ゲート電極の横の前記多結晶半導体膜に不純物を導入してソース／ドレイン領域を形成し、該ソース／ドレイン領域、前記ゲート絶縁膜、及び前記ゲート電極で前記薄膜トランジスタを構成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記遮蔽膜として金属膜を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記遮蔽膜として反射膜を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記反射膜として、前記第２絶縁膜よりも屈折率が高い膜を含む積層膜を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記エネルギービームを照射する工程は、前記遮蔽膜が前記第１絶縁膜の全面に形成されている状態で行われることを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記エネルギービームとしてレーザを使用することを特徴とする請求項４に記載の半導体装置の製造方法。
- 前記エネルギービームとして電子ビームを使用することを特徴とする請求項４に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005023968A JP2006210828A (ja) | 2005-01-31 | 2005-01-31 | 半導体装置とその製造方法 |
| US11/138,431 US7795619B2 (en) | 2005-01-31 | 2005-05-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005023968A JP2006210828A (ja) | 2005-01-31 | 2005-01-31 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006210828A true JP2006210828A (ja) | 2006-08-10 |
Family
ID=36755620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005023968A Pending JP2006210828A (ja) | 2005-01-31 | 2005-01-31 | 半導体装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7795619B2 (ja) |
| JP (1) | JP2006210828A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010141230A (ja) * | 2008-12-15 | 2010-06-24 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| WO2010098151A1 (ja) * | 2009-02-24 | 2010-09-02 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2013258426A (ja) * | 2008-02-15 | 2013-12-26 | Unisantis Electronics Singapore Pte Ltd | 半導体装置の製造方法 |
| WO2013190863A1 (ja) * | 2012-06-19 | 2013-12-27 | 独立行政法人産業技術総合研究所 | 積層型半導体装置及びその製造方法 |
| JP2014207440A (ja) * | 2013-03-18 | 2014-10-30 | パナソニック株式会社 | 不揮発性記憶装置及びその製造方法 |
| WO2014178203A1 (ja) * | 2013-05-02 | 2014-11-06 | 株式会社 東芝 | ３次元半導体装置及びその製造方法 |
| JP2015109471A (ja) * | 2009-11-13 | 2015-06-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2015201667A (ja) * | 2009-10-21 | 2015-11-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (217)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3975099B2 (ja) * | 2002-03-26 | 2007-09-12 | 富士通株式会社 | 半導体装置の製造方法 |
| US7045861B2 (en) * | 2002-03-26 | 2006-05-16 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device, liquid-crystal display device and method for manufacturing same |
| CN101142715B (zh) * | 2005-03-15 | 2012-08-22 | 株式会社半导体能源研究所 | 半导体器件以及具有该半导体器件的电子器件 |
| JPWO2007136102A1 (ja) * | 2006-05-23 | 2009-10-01 | 日本電気株式会社 | 集積回路、及び半導体装置の製造方法 |
| US8258810B2 (en) | 2010-09-30 | 2012-09-04 | Monolithic 3D Inc. | 3D semiconductor device |
| US8362482B2 (en) | 2009-04-14 | 2013-01-29 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8378715B2 (en) | 2009-04-14 | 2013-02-19 | Monolithic 3D Inc. | Method to construct systems |
| US20110031997A1 (en) * | 2009-04-14 | 2011-02-10 | NuPGA Corporation | Method for fabrication of a semiconductor device and structure |
| US8427200B2 (en) | 2009-04-14 | 2013-04-23 | Monolithic 3D Inc. | 3D semiconductor device |
| US8405420B2 (en) | 2009-04-14 | 2013-03-26 | Monolithic 3D Inc. | System comprising a semiconductor device and structure |
| US9509313B2 (en) | 2009-04-14 | 2016-11-29 | Monolithic 3D Inc. | 3D semiconductor device |
| US9711407B2 (en) | 2009-04-14 | 2017-07-18 | Monolithic 3D Inc. | Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer |
| US20110199116A1 (en) * | 2010-02-16 | 2011-08-18 | NuPGA Corporation | Method for fabrication of a semiconductor device and structure |
| US8373439B2 (en) | 2009-04-14 | 2013-02-12 | Monolithic 3D Inc. | 3D semiconductor device |
| US7986042B2 (en) | 2009-04-14 | 2011-07-26 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8058137B1 (en) | 2009-04-14 | 2011-11-15 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8669778B1 (en) | 2009-04-14 | 2014-03-11 | Monolithic 3D Inc. | Method for design and manufacturing of a 3D semiconductor device |
| US9577642B2 (en) | 2009-04-14 | 2017-02-21 | Monolithic 3D Inc. | Method to form a 3D semiconductor device |
| US8395191B2 (en) | 2009-10-12 | 2013-03-12 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8384426B2 (en) | 2009-04-14 | 2013-02-26 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8362800B2 (en) | 2010-10-13 | 2013-01-29 | Monolithic 3D Inc. | 3D semiconductor device including field repairable logics |
| US8754533B2 (en) | 2009-04-14 | 2014-06-17 | Monolithic 3D Inc. | Monolithic three-dimensional semiconductor device and structure |
| US8294159B2 (en) | 2009-10-12 | 2012-10-23 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8742476B1 (en) | 2012-11-27 | 2014-06-03 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10354995B2 (en) | 2009-10-12 | 2019-07-16 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US8450804B2 (en) | 2011-03-06 | 2013-05-28 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US11374118B2 (en) | 2009-10-12 | 2022-06-28 | Monolithic 3D Inc. | Method to form a 3D integrated circuit |
| US11984445B2 (en) | 2009-10-12 | 2024-05-14 | Monolithic 3D Inc. | 3D semiconductor devices and structures with metal layers |
| US10366970B2 (en) | 2009-10-12 | 2019-07-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10157909B2 (en) | 2009-10-12 | 2018-12-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10043781B2 (en) | 2009-10-12 | 2018-08-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10388863B2 (en) | 2009-10-12 | 2019-08-20 | Monolithic 3D Inc. | 3D memory device and structure |
| US12027518B1 (en) | 2009-10-12 | 2024-07-02 | Monolithic 3D Inc. | 3D semiconductor devices and structures with metal layers |
| US8581349B1 (en) | 2011-05-02 | 2013-11-12 | Monolithic 3D Inc. | 3D memory semiconductor device and structure |
| US8536023B2 (en) | 2010-11-22 | 2013-09-17 | Monolithic 3D Inc. | Method of manufacturing a semiconductor device and structure |
| US11018133B2 (en) | 2009-10-12 | 2021-05-25 | Monolithic 3D Inc. | 3D integrated circuit |
| US9099424B1 (en) | 2012-08-10 | 2015-08-04 | Monolithic 3D Inc. | Semiconductor system, device and structure with heat removal |
| US8476145B2 (en) | 2010-10-13 | 2013-07-02 | Monolithic 3D Inc. | Method of fabricating a semiconductor device and structure |
| US10910364B2 (en) | 2009-10-12 | 2021-02-02 | Monolitaic 3D Inc. | 3D semiconductor device |
| US8461035B1 (en) | 2010-09-30 | 2013-06-11 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8298875B1 (en) | 2011-03-06 | 2012-10-30 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8026521B1 (en) | 2010-10-11 | 2011-09-27 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9099526B2 (en) | 2010-02-16 | 2015-08-04 | Monolithic 3D Inc. | Integrated circuit device and structure |
| US8492886B2 (en) | 2010-02-16 | 2013-07-23 | Monolithic 3D Inc | 3D integrated circuit with logic |
| US8541819B1 (en) | 2010-12-09 | 2013-09-24 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8373230B1 (en) | 2010-10-13 | 2013-02-12 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US8642416B2 (en) | 2010-07-30 | 2014-02-04 | Monolithic 3D Inc. | Method of forming three dimensional integrated circuit devices using layer transfer technique |
| US8901613B2 (en) | 2011-03-06 | 2014-12-02 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US9219005B2 (en) | 2011-06-28 | 2015-12-22 | Monolithic 3D Inc. | Semiconductor system and device |
| US9953925B2 (en) | 2011-06-28 | 2018-04-24 | Monolithic 3D Inc. | Semiconductor system and device |
| US10217667B2 (en) | 2011-06-28 | 2019-02-26 | Monolithic 3D Inc. | 3D semiconductor device, fabrication method and system |
| US11482440B2 (en) | 2010-12-16 | 2022-10-25 | Monolithic 3D Inc. | 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits |
| US8273610B2 (en) | 2010-11-18 | 2012-09-25 | Monolithic 3D Inc. | Method of constructing a semiconductor device and structure |
| US8163581B1 (en) | 2010-10-13 | 2012-04-24 | Monolith IC 3D | Semiconductor and optoelectronic devices |
| US9613844B2 (en) * | 2010-11-18 | 2017-04-04 | Monolithic 3D Inc. | 3D semiconductor device having two layers of transistors |
| US10497713B2 (en) | 2010-11-18 | 2019-12-03 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11600667B1 (en) | 2010-10-11 | 2023-03-07 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US10290682B2 (en) | 2010-10-11 | 2019-05-14 | Monolithic 3D Inc. | 3D IC semiconductor device and structure with stacked memory |
| US11158674B2 (en) | 2010-10-11 | 2021-10-26 | Monolithic 3D Inc. | Method to produce a 3D semiconductor device and structure |
| US11227897B2 (en) | 2010-10-11 | 2022-01-18 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US11018191B1 (en) | 2010-10-11 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11315980B1 (en) | 2010-10-11 | 2022-04-26 | Monolithic 3D Inc. | 3D semiconductor device and structure with transistors |
| US10896931B1 (en) | 2010-10-11 | 2021-01-19 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US8114757B1 (en) | 2010-10-11 | 2012-02-14 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11469271B2 (en) | 2010-10-11 | 2022-10-11 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
| US11024673B1 (en) | 2010-10-11 | 2021-06-01 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11257867B1 (en) | 2010-10-11 | 2022-02-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with oxide bonds |
| US11163112B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US11855100B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11437368B2 (en) | 2010-10-13 | 2022-09-06 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US8283215B2 (en) | 2010-10-13 | 2012-10-09 | Monolithic 3D Inc. | Semiconductor and optoelectronic devices |
| US10978501B1 (en) | 2010-10-13 | 2021-04-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US12094892B2 (en) | 2010-10-13 | 2024-09-17 | Monolithic 3D Inc. | 3D micro display device and structure |
| US11929372B2 (en) | 2010-10-13 | 2024-03-12 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11043523B1 (en) | 2010-10-13 | 2021-06-22 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US9197804B1 (en) | 2011-10-14 | 2015-11-24 | Monolithic 3D Inc. | Semiconductor and optoelectronic devices |
| US11164898B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11404466B2 (en) | 2010-10-13 | 2022-08-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US8379458B1 (en) | 2010-10-13 | 2013-02-19 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11694922B2 (en) | 2010-10-13 | 2023-07-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US10998374B1 (en) | 2010-10-13 | 2021-05-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11984438B2 (en) | 2010-10-13 | 2024-05-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
| US11855114B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11133344B2 (en) | 2010-10-13 | 2021-09-28 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
| US11063071B1 (en) | 2010-10-13 | 2021-07-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
| US10679977B2 (en) | 2010-10-13 | 2020-06-09 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US10833108B2 (en) | 2010-10-13 | 2020-11-10 | Monolithic 3D Inc. | 3D microdisplay device and structure |
| US11327227B2 (en) | 2010-10-13 | 2022-05-10 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
| US11605663B2 (en) | 2010-10-13 | 2023-03-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US12080743B2 (en) | 2010-10-13 | 2024-09-03 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US11869915B2 (en) | 2010-10-13 | 2024-01-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
| US10943934B2 (en) | 2010-10-13 | 2021-03-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
| US11355381B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11854857B1 (en) | 2010-11-18 | 2023-12-26 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11443971B2 (en) | 2010-11-18 | 2022-09-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11784082B2 (en) | 2010-11-18 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11521888B2 (en) | 2010-11-18 | 2022-12-06 | Monolithic 3D Inc. | 3D semiconductor device and structure with high-k metal gate transistors |
| US11004719B1 (en) | 2010-11-18 | 2021-05-11 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11569117B2 (en) | 2010-11-18 | 2023-01-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11121021B2 (en) | 2010-11-18 | 2021-09-14 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11615977B2 (en) | 2010-11-18 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11018042B1 (en) | 2010-11-18 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11482439B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors |
| US12033884B2 (en) | 2010-11-18 | 2024-07-09 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11508605B2 (en) | 2010-11-18 | 2022-11-22 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11094576B1 (en) | 2010-11-18 | 2021-08-17 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US12068187B2 (en) | 2010-11-18 | 2024-08-20 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding and DRAM memory cells |
| US11031275B2 (en) | 2010-11-18 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11482438B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
| US11923230B1 (en) | 2010-11-18 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US11804396B2 (en) | 2010-11-18 | 2023-10-31 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11610802B2 (en) | 2010-11-18 | 2023-03-21 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes |
| US11901210B2 (en) | 2010-11-18 | 2024-02-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
| US11495484B2 (en) | 2010-11-18 | 2022-11-08 | Monolithic 3D Inc. | 3D semiconductor devices and structures with at least two single-crystal layers |
| US11211279B2 (en) | 2010-11-18 | 2021-12-28 | Monolithic 3D Inc. | Method for processing a 3D integrated circuit and structure |
| US11735462B2 (en) | 2010-11-18 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
| US11862503B2 (en) | 2010-11-18 | 2024-01-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
| US11107721B2 (en) | 2010-11-18 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with NAND logic |
| US11355380B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | Methods for producing 3D semiconductor memory device and structure utilizing alignment marks |
| US11164770B1 (en) | 2010-11-18 | 2021-11-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
| US8975670B2 (en) | 2011-03-06 | 2015-03-10 | Monolithic 3D Inc. | Semiconductor device and structure for heat removal |
| US10388568B2 (en) | 2011-06-28 | 2019-08-20 | Monolithic 3D Inc. | 3D semiconductor device and system |
| JP5794879B2 (ja) * | 2011-09-29 | 2015-10-14 | ルネサスエレクトロニクス株式会社 | 半導体装置及びそれを用いたＳｉＰデバイス |
| US8687399B2 (en) | 2011-10-02 | 2014-04-01 | Monolithic 3D Inc. | Semiconductor device and structure |
| US9029173B2 (en) | 2011-10-18 | 2015-05-12 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| JP5981711B2 (ja) * | 2011-12-16 | 2016-08-31 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法 |
| US9000557B2 (en) | 2012-03-17 | 2015-04-07 | Zvi Or-Bach | Semiconductor device and structure |
| US11088050B2 (en) | 2012-04-09 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers |
| US8557632B1 (en) | 2012-04-09 | 2013-10-15 | Monolithic 3D Inc. | Method for fabrication of a semiconductor device and structure |
| US11881443B2 (en) | 2012-04-09 | 2024-01-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11594473B2 (en) | 2012-04-09 | 2023-02-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11164811B2 (en) | 2012-04-09 | 2021-11-02 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers and oxide-to-oxide bonding |
| US11616004B1 (en) | 2012-04-09 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11694944B1 (en) | 2012-04-09 | 2023-07-04 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11476181B1 (en) | 2012-04-09 | 2022-10-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11735501B1 (en) | 2012-04-09 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
| US11410912B2 (en) | 2012-04-09 | 2022-08-09 | Monolithic 3D Inc. | 3D semiconductor device with vias and isolation layers |
| US10600888B2 (en) | 2012-04-09 | 2020-03-24 | Monolithic 3D Inc. | 3D semiconductor device |
| US8686428B1 (en) | 2012-11-16 | 2014-04-01 | Monolithic 3D Inc. | Semiconductor device and structure |
| US8574929B1 (en) | 2012-11-16 | 2013-11-05 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11018116B2 (en) | 2012-12-22 | 2021-05-25 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11217565B2 (en) | 2012-12-22 | 2022-01-04 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11961827B1 (en) | 2012-12-22 | 2024-04-16 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11784169B2 (en) | 2012-12-22 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US8674470B1 (en) | 2012-12-22 | 2014-03-18 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11309292B2 (en) | 2012-12-22 | 2022-04-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11967583B2 (en) | 2012-12-22 | 2024-04-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11916045B2 (en) | 2012-12-22 | 2024-02-27 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US12051674B2 (en) | 2012-12-22 | 2024-07-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US11063024B1 (en) | 2012-12-22 | 2021-07-13 | Monlithic 3D Inc. | Method to form a 3D semiconductor device and structure |
| US11087995B1 (en) | 2012-12-29 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10892169B2 (en) | 2012-12-29 | 2021-01-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11004694B1 (en) | 2012-12-29 | 2021-05-11 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11430667B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US10115663B2 (en) | 2012-12-29 | 2018-10-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11177140B2 (en) | 2012-12-29 | 2021-11-16 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10903089B1 (en) | 2012-12-29 | 2021-01-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10600657B2 (en) | 2012-12-29 | 2020-03-24 | Monolithic 3D Inc | 3D semiconductor device and structure |
| US9871034B1 (en) | 2012-12-29 | 2018-01-16 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11430668B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
| US9385058B1 (en) | 2012-12-29 | 2016-07-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10651054B2 (en) | 2012-12-29 | 2020-05-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US12094965B2 (en) | 2013-03-11 | 2024-09-17 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US11869965B2 (en) | 2013-03-11 | 2024-01-09 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US11935949B1 (en) | 2013-03-11 | 2024-03-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
| US10325651B2 (en) | 2013-03-11 | 2019-06-18 | Monolithic 3D Inc. | 3D semiconductor device with stacked memory |
| US8902663B1 (en) | 2013-03-11 | 2014-12-02 | Monolithic 3D Inc. | Method of maintaining a memory state |
| US8994404B1 (en) | 2013-03-12 | 2015-03-31 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11398569B2 (en) | 2013-03-12 | 2022-07-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11088130B2 (en) | 2014-01-28 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10840239B2 (en) | 2014-08-26 | 2020-11-17 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11923374B2 (en) | 2013-03-12 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
| US9117749B1 (en) | 2013-03-15 | 2015-08-25 | Monolithic 3D Inc. | Semiconductor device and structure |
| US10224279B2 (en) | 2013-03-15 | 2019-03-05 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11720736B2 (en) | 2013-04-15 | 2023-08-08 | Monolithic 3D Inc. | Automation methods for 3D integrated circuits and devices |
| US11270055B1 (en) | 2013-04-15 | 2022-03-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11487928B2 (en) | 2013-04-15 | 2022-11-01 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US9021414B1 (en) | 2013-04-15 | 2015-04-28 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11341309B1 (en) | 2013-04-15 | 2022-05-24 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11030371B2 (en) | 2013-04-15 | 2021-06-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
| US11574109B1 (en) | 2013-04-15 | 2023-02-07 | Monolithic 3D Inc | Automation methods for 3D integrated circuits and devices |
| US9000302B2 (en) | 2013-04-17 | 2015-04-07 | Shinko Electric Industries Co., Ltd. | Wiring board |
| US9515068B1 (en) * | 2013-08-29 | 2016-12-06 | Hrl Laboratories, Llc | Monolithic integration of GaN and InP components |
| US10297586B2 (en) | 2015-03-09 | 2019-05-21 | Monolithic 3D Inc. | Methods for processing a 3D semiconductor device |
| US12094829B2 (en) | 2014-01-28 | 2024-09-17 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11031394B1 (en) | 2014-01-28 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11107808B1 (en) | 2014-01-28 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10381328B2 (en) | 2015-04-19 | 2019-08-13 | Monolithic 3D Inc. | Semiconductor device and structure |
| US11056468B1 (en) | 2015-04-19 | 2021-07-06 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11011507B1 (en) | 2015-04-19 | 2021-05-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US10825779B2 (en) | 2015-04-19 | 2020-11-03 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11956952B2 (en) | 2015-08-23 | 2024-04-09 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US11937422B2 (en) | 2015-11-07 | 2024-03-19 | Monolithic 3D Inc. | Semiconductor memory device and structure |
| US11978731B2 (en) | 2015-09-21 | 2024-05-07 | Monolithic 3D Inc. | Method to produce a multi-level semiconductor memory device and structure |
| US11114427B2 (en) | 2015-11-07 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor processor and memory device and structure |
| WO2017053329A1 (en) | 2015-09-21 | 2017-03-30 | Monolithic 3D Inc | 3d semiconductor device and structure |
| US10522225B1 (en) | 2015-10-02 | 2019-12-31 | Monolithic 3D Inc. | Semiconductor device with non-volatile memory |
| US10847540B2 (en) | 2015-10-24 | 2020-11-24 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
| US11114464B2 (en) | 2015-10-24 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US12016181B2 (en) | 2015-10-24 | 2024-06-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US11296115B1 (en) | 2015-10-24 | 2022-04-05 | Monolithic 3D Inc. | 3D semiconductor device and structure |
| US11991884B1 (en) | 2015-10-24 | 2024-05-21 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US10418369B2 (en) | 2015-10-24 | 2019-09-17 | Monolithic 3D Inc. | Multi-level semiconductor memory device and structure |
| US12035531B2 (en) | 2015-10-24 | 2024-07-09 | Monolithic 3D Inc. | 3D semiconductor device and structure with logic and memory |
| US9721948B1 (en) * | 2016-02-02 | 2017-08-01 | Globalfoundries Inc. | Switch improvement using layout optimization |
| US11930648B1 (en) | 2016-10-10 | 2024-03-12 | Monolithic 3D Inc. | 3D memory devices and structures with metal layers |
| US11869591B2 (en) | 2016-10-10 | 2024-01-09 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| US11329059B1 (en) | 2016-10-10 | 2022-05-10 | Monolithic 3D Inc. | 3D memory devices and structures with thinned single crystal substrates |
| US11251149B2 (en) | 2016-10-10 | 2022-02-15 | Monolithic 3D Inc. | 3D memory device and structure |
| US11812620B2 (en) | 2016-10-10 | 2023-11-07 | Monolithic 3D Inc. | 3D DRAM memory devices and structures with control circuits |
| US11711928B2 (en) | 2016-10-10 | 2023-07-25 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
| JP7015218B2 (ja) * | 2018-06-28 | 2022-02-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US11158652B1 (en) | 2019-04-08 | 2021-10-26 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US10892016B1 (en) | 2019-04-08 | 2021-01-12 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11018156B2 (en) | 2019-04-08 | 2021-05-25 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11296106B2 (en) | 2019-04-08 | 2022-04-05 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
| US11763864B2 (en) | 2019-04-08 | 2023-09-19 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures with bit-line pillars |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647610A (en) * | 1987-06-30 | 1989-01-11 | Agency Ind Science Techn | Forming method for soi structure |
| JPH03181120A (ja) * | 1989-12-11 | 1991-08-07 | Sharp Corp | 再結晶化シリコン膜の形成方法 |
| JP2002329195A (ja) * | 2001-04-27 | 2002-11-15 | Sumitomo Electric Ind Ltd | 画像処理装置、画像処理方法及び車両監視システム |
| JP2003347207A (ja) * | 2002-05-30 | 2003-12-05 | Mitsubishi Electric Corp | 半導体装置 |
| JP2004273698A (ja) * | 2003-03-07 | 2004-09-30 | Casio Comput Co Ltd | 半導体薄膜の製造方法 |
| JP2004303972A (ja) * | 2003-03-31 | 2004-10-28 | Fujitsu Ltd | 半導体薄膜の結晶化装置及び方法、並びに薄膜トランジスタの製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05198739A (ja) * | 1991-09-10 | 1993-08-06 | Mitsubishi Electric Corp | 積層型半導体装置およびその製造方法 |
| JP2742747B2 (ja) | 1992-05-29 | 1998-04-22 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタを有する多層半導体集積回路 |
| JPH0737867A (ja) | 1993-07-26 | 1995-02-07 | Fujitsu Ltd | 表面平坦化方法 |
| US5998838A (en) * | 1997-03-03 | 1999-12-07 | Nec Corporation | Thin film transistor |
| US6600173B2 (en) * | 2000-08-30 | 2003-07-29 | Cornell Research Foundation, Inc. | Low temperature semiconductor layering and three-dimensional electronic circuits using the layering |
| US6734463B2 (en) * | 2001-05-23 | 2004-05-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device comprising a window |
-
2005
- 2005-01-31 JP JP2005023968A patent/JP2006210828A/ja active Pending
- 2005-05-27 US US11/138,431 patent/US7795619B2/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS647610A (en) * | 1987-06-30 | 1989-01-11 | Agency Ind Science Techn | Forming method for soi structure |
| JPH03181120A (ja) * | 1989-12-11 | 1991-08-07 | Sharp Corp | 再結晶化シリコン膜の形成方法 |
| JP2002329195A (ja) * | 2001-04-27 | 2002-11-15 | Sumitomo Electric Ind Ltd | 画像処理装置、画像処理方法及び車両監視システム |
| JP2003347207A (ja) * | 2002-05-30 | 2003-12-05 | Mitsubishi Electric Corp | 半導体装置 |
| JP2004273698A (ja) * | 2003-03-07 | 2004-09-30 | Casio Comput Co Ltd | 半導体薄膜の製造方法 |
| JP2004303972A (ja) * | 2003-03-31 | 2004-10-28 | Fujitsu Ltd | 半導体薄膜の結晶化装置及び方法、並びに薄膜トランジスタの製造方法 |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013258426A (ja) * | 2008-02-15 | 2013-12-26 | Unisantis Electronics Singapore Pte Ltd | 半導体装置の製造方法 |
| JP2010141230A (ja) * | 2008-12-15 | 2010-06-24 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| US9754816B2 (en) | 2008-12-15 | 2017-09-05 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing semiconductor device |
| US9312394B2 (en) | 2008-12-15 | 2016-04-12 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing semiconductor device |
| US9129937B2 (en) | 2008-12-15 | 2015-09-08 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing semiconductor device |
| JP5617835B2 (ja) * | 2009-02-24 | 2014-11-05 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US8536629B2 (en) | 2009-02-24 | 2013-09-17 | Nec Corporation | Semiconductor device and method for manufacturing the same |
| JPWO2010098151A1 (ja) * | 2009-02-24 | 2012-08-30 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| WO2010098151A1 (ja) * | 2009-02-24 | 2010-09-02 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2015201667A (ja) * | 2009-10-21 | 2015-11-12 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2015109471A (ja) * | 2009-11-13 | 2015-06-11 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2014003184A (ja) * | 2012-06-19 | 2014-01-09 | National Institute Of Advanced Industrial & Technology | 積層型半導体装置及びその製造方法 |
| WO2013190863A1 (ja) * | 2012-06-19 | 2013-12-27 | 独立行政法人産業技術総合研究所 | 積層型半導体装置及びその製造方法 |
| US9721951B2 (en) | 2012-06-19 | 2017-08-01 | Kabushiki Kaisha Toshiba | Semiconductor device using Ge channel and manufacturing method thereof |
| JP2014207440A (ja) * | 2013-03-18 | 2014-10-30 | パナソニック株式会社 | 不揮発性記憶装置及びその製造方法 |
| WO2014178203A1 (ja) * | 2013-05-02 | 2014-11-06 | 株式会社 東芝 | ３次元半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7795619B2 (en) | 2010-09-14 |
| US20060170046A1 (en) | 2006-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2006210828A (ja) | 半導体装置とその製造方法 | |
| JP7547680B2 (ja) | 半導体装置 | |
| US6420760B2 (en) | Thin film transistor manufacturing method and thin film transistor | |
| US7608492B2 (en) | Method for manufacturing semiconductor device and heat treatment method | |
| US7265393B2 (en) | Thin-film transistor with vertical channel region | |
| US7170138B2 (en) | Semiconductor device | |
| KR101522860B1 (ko) | 반도체 장치 | |
| US7705357B2 (en) | Thin film transistor with channel region in recess | |
| US7211502B2 (en) | Method for manufacturing semiconductor device | |
| US20020192914A1 (en) | CMOS device fabrication utilizing selective laser anneal to form raised source/drain areas | |
| JP2008262962A (ja) | 半導体装置、電子機器、半導体装置の製造方法および電子機器の製造方法 | |
| TWI305055B (en) | Semiconductor device and method of manufacturing the same | |
| JP4377640B2 (ja) | 半導体装置及びその作製方法 | |
| JP4509622B2 (ja) | 半導体装置の作製方法 | |
| US7645690B2 (en) | Method for producing an integrated circuit having semiconductor zones with a steep doping profile | |
| KR20070045268A (ko) | 반도체 디바이스 및 그 제조 방법 | |
| JP4123410B2 (ja) | 半導体素子の製造方法 | |
| JP2007142021A (ja) | 順スタガ構造薄膜トランジスタの製造方法 | |
| JP3033579B2 (ja) | 薄膜トランジスタの製法 | |
| JP2001168341A (ja) | 半導体装置及び半導体装置の活性化方法 | |
| JP7558329B2 (ja) | 半導体装置 | |
| JP4337554B2 (ja) | 半導体装置の製造方法 | |
| JP4337555B2 (ja) | 半導体装置の製造方法 | |
| JP2007157932A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2005183869A (ja) | 半導体薄膜の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090226 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090324 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090522 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100316 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100611 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100623 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20100723 |