JP2007157932A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】チップ面積の増大を抑制しつつ、外部インターフェース回路が搭載された集積回路の低電圧化を図る。
【解決手段】半導体基板11上に集積回路を形成した後、凹部32が形成された絶縁膜31を集積回路上に形成し、凹部32内が埋め込まれるようにして非晶質半導体層33を絶縁膜31上に形成し、非晶質半導体層33にレーザを照射することにより、非晶質半導体層33の溶融結晶化を行い、凹部32の周囲に略単結晶半導体粒34を形成し、略単結晶半導体粒34に外部インターフェース回路を形成する。
【選択図】 図2
【解決手段】半導体基板11上に集積回路を形成した後、凹部32が形成された絶縁膜31を集積回路上に形成し、凹部32内が埋め込まれるようにして非晶質半導体層33を絶縁膜31上に形成し、非晶質半導体層33にレーザを照射することにより、非晶質半導体層33の溶融結晶化を行い、凹部32の周囲に略単結晶半導体粒34を形成し、略単結晶半導体粒34に外部インターフェース回路を形成する。
【選択図】 図2
Description
本発明は半導体装置に関し、特に、半導体装置の3次元集積化構造に適用して好適なものである。
従来の半導体装置では、集積回路の微細化に伴って低電圧化が進められている。また、例えば、特許文献1には、比較的低温における熱処理でもソース領域およびドレイン領域の不純物活性化が実現でき、高性能な薄膜トランジスタを得られるようにするために、起点部が形成された基板上に半導体膜を形成してから半導体膜の熱処理を行うことにより、起点部を中心とした略単結晶粒を生成する方法が開示されている。
特開2005−294628号公報
しかしながら、外部インターフェース回路は実装基板との整合性から高電圧回路が用いられるため、集積回路の微細化に伴って低電圧化が進行すると、製造プロセスの煩雑化を招き、コストアップに繋がるとともに、外部インターフェース回路にはボンディングパッドを設ける必要があることから、チップ面積の増大を招くという問題があった。
そこで、本発明の目的は、チップ面積の増大を抑制しつつ、外部インターフェース回路が搭載された集積回路の低電圧化を図ることが可能な半導体装置および半導体装置の製造方法を提供することである。
そこで、本発明の目的は、チップ面積の増大を抑制しつつ、外部インターフェース回路が搭載された集積回路の低電圧化を図ることが可能な半導体装置および半導体装置の製造方法を提供することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された集積回路と、前記集積回路上に積層された非晶質半導体層と、前記非晶質半導体層上に形成され、前記集積回路よりも高電圧で動作する高耐圧回路とを備えることを特徴とする。
これにより、低電圧回路上に高耐圧回路を積層することが可能となり、低電圧回路と高耐圧回路とを同一平面上に配置することなく、低電圧回路と高耐圧回路とを同一基板上に混載することが可能となる。このため、チップ面積の増大を抑制することが可能となるとともに、高耐圧プロセスの影響を受けることなく低電圧回路を形成することが可能となり、製造プロセスの煩雑化を抑制することを可能として、コストを低減することが可能となる。
これにより、低電圧回路上に高耐圧回路を積層することが可能となり、低電圧回路と高耐圧回路とを同一平面上に配置することなく、低電圧回路と高耐圧回路とを同一基板上に混載することが可能となる。このため、チップ面積の増大を抑制することが可能となるとともに、高耐圧プロセスの影響を受けることなく低電圧回路を形成することが可能となり、製造プロセスの煩雑化を抑制することを可能として、コストを低減することが可能となる。
また、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された集積回路と、前記集積回路上に積層された略単結晶半導体粒と、前記略単結晶半導体粒上に形成され、前記集積回路よりも高電圧で動作する高耐圧回路とを備えることを特徴とする。
これにより、半導体基板の温度を400℃程度以下に保ちつつ、低電圧回路上に略単結晶半導体粒を成膜することが可能となり、高耐圧回路を略単結晶半導体粒上に形成することを可能としつつ、低電圧回路上に高耐圧回路を積層することが可能となる。このため、低電圧回路と高耐圧回路とを同一平面上に配置することなく、低電圧回路と高耐圧回路とを同一基板上に混載することが可能となり、チップ面積の増大を抑制することが可能となるとともに、低電圧回路の特性に悪影響を与えることなく、高耐圧回路の電気的特性を向上させることができる。
これにより、半導体基板の温度を400℃程度以下に保ちつつ、低電圧回路上に略単結晶半導体粒を成膜することが可能となり、高耐圧回路を略単結晶半導体粒上に形成することを可能としつつ、低電圧回路上に高耐圧回路を積層することが可能となる。このため、低電圧回路と高耐圧回路とを同一平面上に配置することなく、低電圧回路と高耐圧回路とを同一基板上に混載することが可能となり、チップ面積の増大を抑制することが可能となるとともに、低電圧回路の特性に悪影響を与えることなく、高耐圧回路の電気的特性を向上させることができる。
また、本発明の一態様に係る半導体装置によれば、前記略単結晶半導体粒はイントリンジックな半導体粒であることを特徴とする。
これにより、半導体基板の温度を450℃程度以下に保ちつつ、略単結晶半導体粒に注入された不純物の活性化アニールを行うことができる。このため、メタル配線やメタルゲートを採用しつつ、略単結晶半導体粒を何層にも渡って積層することができ、伝播遅延の影響を抑制しつつ、半導体素子の微細化を実現することが可能となる。
これにより、半導体基板の温度を450℃程度以下に保ちつつ、略単結晶半導体粒に注入された不純物の活性化アニールを行うことができる。このため、メタル配線やメタルゲートを採用しつつ、略単結晶半導体粒を何層にも渡って積層することができ、伝播遅延の影響を抑制しつつ、半導体素子の微細化を実現することが可能となる。
また、本発明の一態様に係る半導体装置によれば、絶縁体上に積層された第1略単結晶半導体粒と、前記第1略単結晶半導体粒上に形成された集積回路と、前記集積回路上に積層された第2略単結晶半導体粒と、前記第2略単結晶半導体粒上に形成され、前記集積回路よりも高電圧で動作する高耐圧回路とを備えることを特徴とする。
これにより、低電圧回路上に高耐圧回路を積層することが可能となり、低電圧回路と高耐圧回路とを同一平面上に配置することなく、低電圧回路と高耐圧回路とを同一基板上に混載することが可能となる。このため、チップ面積の増大を抑制することが可能となるとともに、高耐圧プロセスの影響を受けることなく低電圧回路を形成することが可能となり、製造プロセスの煩雑化を抑制することを可能として、コストを低減することが可能となる。
これにより、低電圧回路上に高耐圧回路を積層することが可能となり、低電圧回路と高耐圧回路とを同一平面上に配置することなく、低電圧回路と高耐圧回路とを同一基板上に混載することが可能となる。このため、チップ面積の増大を抑制することが可能となるとともに、高耐圧プロセスの影響を受けることなく低電圧回路を形成することが可能となり、製造プロセスの煩雑化を抑制することを可能として、コストを低減することが可能となる。
また、本発明の一態様に係る半導体装置によれば、前記高耐圧回路は外部インターフェース回路であることを特徴とする。
これにより、低電圧回路が形成された半導体基板の同一平面上に外部インターフェース回路を形成することなく、低電圧回路と外部インターフェース回路とを同一基板上に混載することが可能となる。このため、製造プロセスの煩雑化を抑制しつつ、外部インターフェース回路の高耐圧化を図ることができ、コストアップを抑制しつつ、実装基板との整合性を確保することが可能となる。
これにより、低電圧回路が形成された半導体基板の同一平面上に外部インターフェース回路を形成することなく、低電圧回路と外部インターフェース回路とを同一基板上に混載することが可能となる。このため、製造プロセスの煩雑化を抑制しつつ、外部インターフェース回路の高耐圧化を図ることができ、コストアップを抑制しつつ、実装基板との整合性を確保することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に集積回路を形成する工程と、前記集積回路上に絶縁膜を形成する工程と、前記絶縁膜上に非晶質半導体層を成膜する工程と、前記非晶質半導体層上に外部インターフェース回路を形成する工程とを備えることを特徴とする。
これにより、集積回路上に外部インターフェース回路を積層することが可能となり、集積回路と外部インターフェース回路とを同一平面上に配置することなく、集積回路と外部インターフェース回路とを同一基板上に混載することが可能となる。このため、チップ面積の増大を抑制することが可能となるとともに、高耐圧プロセスの影響を受けることなく低電圧回路を形成することが可能となり、製造プロセスの煩雑化を抑制することを可能として、コストを低減することが可能となる。
これにより、集積回路上に外部インターフェース回路を積層することが可能となり、集積回路と外部インターフェース回路とを同一平面上に配置することなく、集積回路と外部インターフェース回路とを同一基板上に混載することが可能となる。このため、チップ面積の増大を抑制することが可能となるとともに、高耐圧プロセスの影響を受けることなく低電圧回路を形成することが可能となり、製造プロセスの煩雑化を抑制することを可能として、コストを低減することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に集積回路を形成する工程と、前記集積回路上に絶縁膜を形成する工程と、前記絶縁膜にグレインフィルタを形成する工程と、前記グレインフィルタを埋め込むように前記絶縁膜上に非晶質半導体層を成膜する工程と、前記非晶質半導体層の前記グレインフィルタを含む領域にレーザ照射を行うことにより、前記グレインフィルタの周囲の非晶質半導体層が略単結晶粒化された略単結晶半導体粒を形成する工程と、前記略単結晶半導体粒上に外部インターフェース回路を形成する工程とを備えることを特徴とする。
これにより、半導体基板の温度を400℃程度以下に保ちつつ、集積回路上に略単結晶半導体粒を成膜することが可能となり、外部インターフェース回路を略単結晶半導体粒上に形成することを可能としつつ、集積回路上に外部インターフェース回路を積層することが可能となる。このため、集積回路と外部インターフェース回路とを同一平面上に配置することなく、集積回路と外部インターフェース回路とを同一基板上に混載することが可能となり、チップ面積の増大を抑制することが可能となるとともに、集積回路の特性に悪影響を与えることなく、外部インターフェース回路の電気的特性を向上させることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記略単結晶半導体粒上に外部インターフェース回路を形成する工程は、高密度プラズマによる直接酸化法にて前記略単結晶半導体粒上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記略単結晶半導体粒に不純物を注入する工程と、前記略単結晶半導体粒に注入された不純物の活性化アニールを450℃以下の温度で行う工程とを備えることを特徴とする。
これにより、半導体基板の温度を450℃程度以下に保ちつつ、略単結晶半導体粒にトランジスタを形成することができる。このため、メタル配線やメタルゲートを採用しつつ、略単結晶半導体粒に形成されたトランジスタ何層にも渡って積層することができ、伝播遅延の影響を抑制しつつ、トランジスタの微細化を実現することが可能となる。
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図1から図3は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図1(a)において、半導体基板11の熱酸化を行うことにより、半導体基板11上にゲート絶縁膜12を形成する。なお、半導体基板11の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択することができる。また、ゲート絶縁膜12の材質としては、例えば、SiO2の他、HfO2、HfON、HfAlO、HfAlON、HfSiO、HfSiON、ZrO2、ZrON、ZrAlO、ZrAlON、ZrSiO、ZrSiON、Ta2O5、Y2O3、(Sr,Ba)TiO3、LaAlO3、SrBi2Ta2O9、Bi4Ti3O12、Pb(Zi,Ti)O3などの誘電体を用いるようにしてもよい。
図1から図3は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図1(a)において、半導体基板11の熱酸化を行うことにより、半導体基板11上にゲート絶縁膜12を形成する。なお、半導体基板11の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaNまたはZnSeなどの中から選択することができる。また、ゲート絶縁膜12の材質としては、例えば、SiO2の他、HfO2、HfON、HfAlO、HfAlON、HfSiO、HfSiON、ZrO2、ZrON、ZrAlO、ZrAlON、ZrSiO、ZrSiON、Ta2O5、Y2O3、(Sr,Ba)TiO3、LaAlO3、SrBi2Ta2O9、Bi4Ti3O12、Pb(Zi,Ti)O3などの誘電体を用いるようにしてもよい。
そして、ゲート絶縁膜12が形成された半導体基板11上にCVDなどの方法にて多結晶シリコン層、メタル層またはシリサイド層を形成し、フォトリソグラフィー技術およびドライエッチング技術を用いて、多結晶シリコン層、メタル層またはシリサイド層のパターニングを行うことにより、ゲート絶縁膜12上に低電圧回路の一部となる素子のゲート電極13を形成する。なお、ゲート電極13の材質としては、例えば、多結晶シリコンの他、TaN、TiN、W、Pt、Cuなどの金属系材料、TaNx/bcc−Ta/TaNxなどの金属積層構造あるいはシリサイドなどの合金材料を用いるようにしてもよい。そして、ゲート電極13をマスクとして、As、P、B、BF2などの不純物を半導体基板11内にイオン注入することにより、低濃度不純物導入層からなるLDD(Lightly Doped Drain)層をゲート電極13の両側に形成する。
さらに、LDD層が形成された半導体基板11上にCVDなどの方法にて絶縁層を形成し、RIEなどの異方性エッチングを行うことにより、ゲート電極13の側壁にサイドウォール14を形成する。そして、ゲート電極13およびサイドウォール14をマスクとして、As、P、B、BF2などの不純物を半導体基板11内にイオン注入することにより、高濃度不純物導入層からなるソース/ドレイン層15a、15bをサイドウォール14の両側に形成する。そして、層間絶縁層16を介して半導体基板11上に積層された配線層17、18、19、20を形成する。なお、配線層17、18、19、20の材質としては、Al、Cuなどの他、TiN/Al−Cu/Ti/TiN構造などの積層構造を用いるようにしてもよい。
次に、図1(b)に示すように、配線層20が形成された層間絶縁層16上にCVDなどの方法にて絶縁膜31を成膜する。なお、絶縁膜31の材質としては、例えば、SiO2を用いることができる。ここで、絶縁膜31の成膜方法としては、HDP−CVDを用いることが好ましい。これにより、絶縁膜31の成膜温度を450℃以下に設定することができ、絶縁膜31下の配線層17〜20やゲート電極13に及ぶダメージを抑制しつつ、配線層20上に絶縁膜31を積層することができる。
そして、フォトリソグラフィー技術およびエッチング技術を用いて絶縁膜31をパターニングすることにより絶縁膜31に凹部32を形成する。なお、凹部32の形状としては、例えば、円筒状、円錐状、角柱状または角錐状などを挙げることができる。また、凹部32はグレインフィルタとして機能させることができ、凹部32のサイズは、1つの結晶核を種とした結晶成長が優先的に進行するように設定することができる。例えば、凹部32のサイズは、直径が50nm以上150nm以下、深さが750nm以上に設定することができる。
なお、フォトリソグラフィー技術を用いるだけでは、所望のサイズの凹部32を形成することが困難である場合には、凹部32が形成された絶縁膜31上に新たな絶縁膜を成膜し、凹部32を狭めるようにして所望のサイズを実現するようにしてもよい。
なお、フォトリソグラフィー技術を用いるだけでは、所望のサイズの凹部32を形成することが困難である場合には、凹部32が形成された絶縁膜31上に新たな絶縁膜を成膜し、凹部32を狭めるようにして所望のサイズを実現するようにしてもよい。
次に、図1(c)に示すように、CVDなどの方法にて凹部32内が埋め込まれるようにして非晶質半導体層33を絶縁膜31上に形成する。なお、非晶質半導体層33としては、アモルファス半導体の他、多結晶半導体であってもよい。また、非晶質半導体層33の膜厚は、凹部32が非晶質半導体層33にて完全に埋め込まれるように設定することが好ましい。ここで、非晶質半導体層33の成膜方法としては、LP−CVDを用いることが好ましい。これにより、非晶質半導体層33の成膜温度を450℃以下に設定することができ、非晶質半導体層33下の配線層17〜20やゲート電極13に及ぶダメージを抑制しつつ、絶縁膜31上に非晶質半導体層33を積層することができる。
次に、図1(d)に示すように、非晶質半導体層33にレーザを照射することにより、非晶質半導体層33の溶融結晶化を行い、凹部32の周囲に略単結晶半導体粒34略単結晶半導体粒34を形成する。ここで略単結晶半導体粒とは、Σ3やΣ9やΣ27といった規則粒界(対応粒界)は含み得るが、不規則粒界を含まないものをいう。一般に不規則粒界は多くの不対電子を含むため、そこに形成する素子の特性の低下や特性のばらつきの大きな要因となるが、略単結晶半導体粒には不対電子を含まないため、略単結晶半導体粒に素子を形成することで、優れた特性を有する素子を実現可能になる。また、非晶質半導体層33にレーザを照射する条件としては、XeClパルスエキシマレーザ(波長308nm、パルス幅200nsec)を用い、エネルギー密度が0.4〜2J/cm2とすることが好ましい。ここで、非晶質半導体層33および略単結晶半導体粒34がSiの場合、XeClパルスエキシマレーザの波長に対する非晶質半導体層33および略単結晶半導体粒34の吸収係数はそれぞれ0.139nm-1、0.149nm-1と大きいため、非晶質半導体層33に照射されたXeClパルスエキシマレーザは、非晶質半導体層33および略単結晶半導体粒34の表面でほほ吸収される。このため、非晶質半導体層33が溶融した場合においても、半導体基板11の温度を400℃程度以下に抑えることができ、配線層17〜20やゲート電極13が略単結晶半導体粒34下に存在する場合においても、配線層20やゲート電極13にダメージが及ばないようにすることができる。
また、非晶質半導体層33に照射されたXeClパルスエキシマレーザは、非晶質半導体層33および略単結晶半導体粒34の表面でほほ吸収されるため、凹部32内の底部に非晶質半導体層33の未溶融部分を残しつつ、絶縁膜31上の非晶質半導体層33を全域に渡って完全に溶融させることができる。そして、非晶質半導体層33へのレーザ照射を停止すると、非晶質半導体層33の未溶融部分を基点として非晶質半導体層33の溶融部分の凝固が始まる。ここで、凹部32の断面寸法を1個の結晶粒と同程度がそれより少し小さくなるように設定することにより、凹部32の上部には1個の結晶粒のみが到達する。そして、凹部32の上部に1個の結晶粒が到達すると、その結晶粒を核として結晶成長が凹部32の周囲で進行し、非晶質半導体層33の溶融結晶化に伴って凹部32の周囲に略単結晶半導体粒34を形成することができる。なお、凹部32の周囲に略単結晶半導体粒34を形成した後、CMP(化学的機械的研磨)などの方法にて略単結晶半導体粒34を平坦化するようにしてもよい。これは略単結晶半導体粒34の表面粗さが大きくなると、略単結晶半導体粒34における電子移動度が低下してしまうためである。ここでCMPを行う条件の一例としては、例えば軟質ポリウレタン製のパッドと、アンモニア系またはアミン系などのアルカリ溶液にシリカ粒子などの研磨剤を分散させた研磨液とを組み合わせて用いる。ここで研磨液の水素濃度はPH11.0以下、より最適には9.0以下である。
次に、図2(a)に示すように、フォトリソグラフィー技術およびドライエッチング技術を用いて、非晶質半導体層33および略単結晶半導体粒34のパターニングを行うことにより、非晶質半導体層33および略単結晶半導体粒34の不要な部分を除去する。
次に、図2(b)に示すように、略単結晶半導体粒34の表面の熱酸化、ALDあるいはCVD処理を行うことにより、略単結晶半導体粒34の表面にゲート絶縁膜36を形成する。なお、ゲート絶縁膜36の材質としては、例えば、SiO2の他、HfO2、HfON、HfAlO、HfAlON、HfSiO、HfSiON、ZrO2、ZrON、ZrAlO、ZrAlON、ZrSiO、ZrSiON、Ta2O5、Y2O3、(Sr,Ba)TiO3、LaAlO3、SrBi2Ta2O9、Bi4Ti3O12、Pb(Zi,Ti)O3などの誘電体を用いるようにしてもよい。ここで、ゲート絶縁膜36の成膜方法としては、高密度プラズマによる直接酸化膜を用いることが好ましい。これにより、ゲート絶縁膜36の成膜温度を400℃以下に設定することができ、ゲート絶縁膜36下の配線層17〜20やゲート電極13に及ぶダメージを抑制しつつ、配線層20上にゲート絶縁膜36を積層することができる。
次に、図2(b)に示すように、略単結晶半導体粒34の表面の熱酸化、ALDあるいはCVD処理を行うことにより、略単結晶半導体粒34の表面にゲート絶縁膜36を形成する。なお、ゲート絶縁膜36の材質としては、例えば、SiO2の他、HfO2、HfON、HfAlO、HfAlON、HfSiO、HfSiON、ZrO2、ZrON、ZrAlO、ZrAlON、ZrSiO、ZrSiON、Ta2O5、Y2O3、(Sr,Ba)TiO3、LaAlO3、SrBi2Ta2O9、Bi4Ti3O12、Pb(Zi,Ti)O3などの誘電体を用いるようにしてもよい。ここで、ゲート絶縁膜36の成膜方法としては、高密度プラズマによる直接酸化膜を用いることが好ましい。これにより、ゲート絶縁膜36の成膜温度を400℃以下に設定することができ、ゲート絶縁膜36下の配線層17〜20やゲート電極13に及ぶダメージを抑制しつつ、配線層20上にゲート絶縁膜36を積層することができる。
そして、ゲート絶縁膜36が形成された略単結晶半導体粒34上にCVDまたはスパッタなどの方法にて多結晶シリコン層、シリサイド層、あるいはメタル層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層、シリサイド層、あるいはメタル層をパターニングすることにより、ゲート絶縁膜36上に高耐圧回路の一部となる素子のゲート電極37を形成する。なお、ゲート電極37の材質としては、例えば、多結晶シリコンの他、TaN、TiN、W、Pt、Cuなどの金属系材料、TaNx/bcc−Ta/TaNxなどの金属積層構造あるいはシリサイドなどの合金材料を用いるようにしてもよい。ここで、ゲート電極37の成膜方法としては、HDP−CVDを用いることが好ましい。
次に、ゲート電極37をマスクとして、As、P、B、BF2などの不純物を略単結晶半導体粒34内にイオン注入することにより、ゲート電極37の両側にそれぞれ配置されたソース/ドレイン層35a、35bを略単結晶半導体粒34に形成する。そして、CVDなどの方法にて略単結晶半導体粒34上の全面に層間絶縁層38を堆積した後、ソース/ドレイン層35a、35bの活性化アニールを行う。ここで、略単結晶半導体粒34はイントリンジックな半導体粒であることが好ましい。これにより、活性化アニールの温度を450℃以下に設定することができ、絶縁膜31下の配線層17〜20やゲート電極13に及ぶダメージを抑制しつつ、ソース/ドレイン層35a、35bを配線層20上に積層することができる。
次に、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁層38をパターニングすることにより、ソース/ドレイン層35a、35bを露出させる開口部39を層間絶縁層38に形成する。そして、スパッタなどの方法にて開口部39内に埋め込まれた導電膜を層間絶縁層38上に形成し、フォトリソグラフィー技術およびエッチング技術を用いて導電膜をパターニングすることにより、ソース/ドレイン層35a、35bに接続された配線層40を形成する。さらに、図2(c)に示すように、層間絶縁層41を介して半導体基板11上に積層されたボンディングパッド42を形成する。
これにより、低電圧回路上に高耐圧回路を積層することが可能となり、低電圧回路と高耐圧回路とを同一平面上に配置することなく、低電圧回路と高耐圧回路とを同一半導体基板11上に混載することが可能となる。このため、チップ面積の増大を抑制することが可能となるとともに、高耐圧プロセスの影響を受けることなく低電圧回路を形成することが可能となり、製造プロセスの煩雑化を抑制することを可能として、コストを低減することが可能となる。
なお、略単結晶半導体粒34に形成される素子としては外部インターフェース回路を挙げることができる。これにより、低電圧回路と外部インターフェース回路とを同一平面上に形成することなく、低電圧回路と外部インターフェース回路とを同一半導体基板11上に混載することが可能となる。このため、製造プロセスの煩雑化を抑制しつつ、外部インターフェース回路の高耐圧化を図ることができ、コストアップを抑制しつつ、実装基板との整合性を確保することが可能となる。
また、上述した実施形態では、トランジスタを2層に渡って積層する構造を例にとって説明したが、絶縁層上に単結晶半導体層を積層させる方法を繰り返すことにより、トランジスタを3層以上に渡って積層するようにしてもよい。
また、上述した実施形態では、非晶質半導体層33が単結晶化された略単結晶半導体粒34にトランジスタを形成する方法を例にとって説明したが、非晶質半導体層33を単結晶化することなく、非晶質半導体層33に直接トランジスタを形成するようにしてもよい。
また上述した実施例では、高耐圧回路の一部となる素子を1つ形成する場合を例にとって説明したが、高耐圧回路の一部となる素子を複数形成するようにしてもよい。またこのとき、絶縁膜31に複数の凹部32を形成し、複数の略単結晶半導体粒34を形成するようにしてもよい。
また、上述した実施形態では、非晶質半導体層33が単結晶化された略単結晶半導体粒34にトランジスタを形成する方法を例にとって説明したが、非晶質半導体層33を単結晶化することなく、非晶質半導体層33に直接トランジスタを形成するようにしてもよい。
また上述した実施例では、高耐圧回路の一部となる素子を1つ形成する場合を例にとって説明したが、高耐圧回路の一部となる素子を複数形成するようにしてもよい。またこのとき、絶縁膜31に複数の凹部32を形成し、複数の略単結晶半導体粒34を形成するようにしてもよい。
11 半導体基板、12、36 ゲート絶縁膜、13、37 ゲート電極、14 サイドウォール、15a、15b、35a、35b ソース/ドレイン層、16、38、41 層間絶縁層、17、18、19、20、40 配線層、42 ボンディングパッド、31 絶縁膜、32 凹部、33 非晶質半導体層、34 略単結晶半導体粒、39 開口部
Claims (8)
- 半導体基板上に形成された集積回路と、
前記集積回路上に積層された非晶質半導体層と、
前記非晶質半導体層上に形成され、前記集積回路よりも高電圧で動作する高耐圧回路とを備えることを特徴とする半導体装置。 - 半導体基板上に形成された集積回路と、
前記集積回路上に積層された略単結晶半導体粒と、
前記略単結晶半導体粒上に形成され、前記集積回路よりも高電圧で動作する高耐圧回路とを備えることを特徴とする半導体装置。 - 前記略単結晶半導体粒はイントリンジックな半導体粒であることを特徴とする請求項2記載の半導体装置。
- 絶縁体上に積層された第1略単結晶半導体粒と、
前記第1略単結晶半導体粒上に形成された集積回路と、
前記集積回路上に積層された第2略単結晶半導体粒と、
前記第2略単結晶半導体粒上に形成され、前記集積回路よりも高電圧で動作する高耐圧回路とを備えることを特徴とする半導体装置。 - 前記高耐圧回路は外部インターフェース回路であることを特徴とする請求項1から4のいずれか1項記載の半導体装置。
- 半導体基板上に集積回路を形成する工程と、
前記集積回路上に絶縁膜を形成する工程と、
前記絶縁膜上に非晶質半導体層を成膜する工程と、
前記非晶質半導体層上に外部インターフェース回路を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 半導体基板上に集積回路を形成する工程と、
前記集積回路上に絶縁膜を形成する工程と、
前記絶縁膜にグレインフィルタを形成する工程と、
前記グレインフィルタを埋め込むように前記絶縁膜上に非晶質半導体層を成膜する工程と、
前記非晶質半導体層の前記グレインフィルタを含む領域にレーザ照射を行うことにより、前記グレインフィルタの周囲の非晶質半導体層が略単結晶粒化された略単結晶半導体粒を形成する工程と、
前記略単結晶半導体粒上に外部インターフェース回路を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記略単結晶半導体粒上に外部インターフェース回路を形成する工程は、
高密度プラズマによる直接酸化法にて前記略単結晶半導体粒上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記略単結晶半導体粒に不純物を注入する工程と、
前記略単結晶半導体粒に注入された不純物の活性化アニールを450℃以下の温度で行う工程とを備えることを特徴とする請求項7記載の半導体装置の製造方法。
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-
2005
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