TWI821869B - 半導體裝置及其製造方法 - Google Patents

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Abstract

根據本發明之一實施形態，半導體裝置具備：積層膜，其包含於第1方向交替積層之複數個電極層及複數個絕緣層；及柱狀部，其包含於上述積層膜內於上述第1方向延伸之電荷存儲層及第1半導體層。上述裝置進而具備設置於上述積層膜及上述柱狀部上之第2半導體層，且上述第2半導體層內之至少一部分區域，包含1.0×10 21cm -3以上之原子濃度之磷、及1.0×10 19cm -3以下之原子濃度之氫。

Description

半導體裝置及其製造方法
本發明之實施形態係關於一種半導體裝置及其製造方法。
於半導體裝置之半導體層包含氫之情形時，多期望降低半導體層內之氫原子濃度。
一實施形態提供一種可降低半導體層內之氫原子濃度之半導體裝置及其製造方法。
根據一實施形態，半導體裝置具備：積層膜，其包含於第1方向交替積層之複數個電極層及複數個絕緣層；及柱狀部，其包含於上述積層膜內於上述第1方向延伸之電荷存儲層及第1半導體層。上述裝置進而具備設置於上述積層膜及上述柱狀部上之第2半導體層，上述第2半導體層內之至少一部分區域包含1.0×10 21cm -3以上之原子濃度之磷與1.0×10 19cm -3以下之原子濃度之氫。
根據上述之構成，可提供一種能降低半導體層內之氫原子濃度之半導體裝置及其製造方法。
以下，參考圖式說明本發明之實施形態。於圖1～圖18中，對相同之構成標注相同之符號，省略重複之說明。
(第1實施形態) 圖1係顯示第1實施形態之半導體裝置之構造之剖視圖。圖1之半導體裝置例如為3維快閃記憶體。
圖1之半導體裝置具備包含CMOS(Complementary Metal Oxide Semiconductor：互補金屬氧化物半導體)電路之電路區域1、與包含記憶胞陣列之陣列區域2。記憶胞陣列具備記憶資料之複數個記憶胞，CMOS電路具備控制記憶胞陣列之動作之周邊電路。圖1之半導體裝置例如如後所述，藉由將包含電路區域1之電路晶圓、與包含陣列區域2之陣列晶圓貼合而製造。符號S顯示電路區域1與陣列區域2之貼合面。
圖1顯示互相垂直之X方向、Y方向、及Z方向。於該說明書中，將+Z方向處理為上方向，將-Z方向處理為下方向。例如，CMOS區域1由於圖示於陣列區域2之-Z方向，故位於陣列區域2之下方。另，-Z方向可與重力方向一致，亦可不與重力方向一致。Z方向為第1方向之例。
於圖1中，電路區域1具備基板11、電晶體12、層間絕緣膜13、複數個接觸插塞14、包含複數根配線之配線層15、通孔插塞16、及金屬墊17。圖1顯示配線層15內之複數根配線中之3根、與設置於該等配線下之3個接觸插塞14。基板11為第1基板之例。金屬墊17為第1墊之例。
於圖1中，陣列區域2具備層間絕緣膜21、金屬墊22、通孔插塞23、包含複數根配線之配線層24、複數個接觸插塞25、積層膜26、複數個柱狀部27、源極層28、及絕緣膜29。圖1顯示配線層24內之複數根配線中之1根、與設置於該配線上之3個接觸插塞25及3個柱狀部27。金屬墊22為第2墊之例。
再者，積層膜26包含複數個電極層31與複數個絕緣層32。各柱狀部27包含記憶體絕緣膜33、通道半導體層34、核心絕緣膜35、及核心半導體層36。源極層28包含半導體層37與金屬層38。通道半導體層34為第1半導體層之例。半導體層37為第2半導體層之例。
以下，參考圖1，說明本實施形態之半導體裝置之構造。
基板11例如為Si(矽)基板等半導體基板。電晶體12設置於基板11上，包含閘極絕緣膜12a及閘極電極12b。電晶體12例如構成上述CMOS電路。層間絕緣膜13以覆蓋電晶體12之方式形成於基板11上。層間絕緣膜13例如為SiO 2膜(氧化矽膜)、或包含SiO 2膜與其他絕緣膜之積層膜。
接觸插塞14、配線層15、通孔插塞16、及金屬墊17形成於層間絕緣膜13內。具體而言，接觸插塞14配置於基板11上、或電晶體12之閘極電極12b上。圖1中，基板11上之接觸插塞14設置於電晶體12之源極區域及汲極區域(未圖示)上。配線層15配置於接觸插塞14上。通孔插塞16配置於配線層15上。金屬墊17於基板11之上方，配置於通孔插塞16上。金屬墊17例如為Cu(銅)層。
層間絕緣膜21形成於層間絕緣膜13上。層間絕緣膜21例如為SiO 2膜、或包含SiO 2膜與其他絕緣膜之積層膜。
金屬墊22、通孔插塞23、配線層24、及接觸插塞25形成於層間絕緣膜21內。具體而言，金屬墊22於基板11之上方，配置於金屬墊17上。金屬墊22例如為Cu層。通孔插塞23配置於金屬墊22上。配線層24配置於通孔插塞23上。圖1顯示配線層24內之複數根配線中之1根，該配線例如作為位元線發揮功能。接觸插塞25配置於配線層24上。
積層膜26設置於層間絕緣膜21上，包含於Z方向交替積層之複數個電極層31及複數個絕緣層32。電極層31例如為包含W(鎢)層之金屬層，作為字元線發揮功能。絕緣層32例如為SiO 2膜。於本實施形態中，上述複數個電極層31彼此具有相同厚度，上述複數個絕緣層32彼此亦具有相同厚度。但，該等絕緣層32中最上層之絕緣層32之厚度可較其他絕緣層32之厚度厚。
各柱狀部27設置於積層膜26內，包含記憶體絕緣膜33、通道半導體層34、核心絕緣膜35、及核心半導體層36。記憶體絕緣膜33形成於積層膜26之側面，具有於Z方向延伸之管狀之形狀。通道半導體層34形成於記憶體絕緣膜33之側面，具有於Z方向延伸之管狀之形狀。核心絕緣膜35與核心半導體層36形成於通道半導體層34之側面，具有於Z方向延伸之棒狀之形狀。具體而言，核心半導體層36配置於接觸插塞25上，核心絕緣膜35配置於核心半導體層36上。
記憶體絕緣膜33如後所述，例如依序包含阻擋絕緣膜、電荷存儲層、及隧道絕緣膜。阻擋絕緣膜例如為SiO 2膜。電荷存儲層例如為SiN膜(氮化矽膜)。隧道絕緣膜例如為SiO 2膜或SiON膜(氮氧化矽膜)。通道半導體層34例如為多晶矽層等多晶半導體層。核心絕緣膜35例如為SiO 2膜。核心半導體層36例如為多晶矽層等多晶半導體層。上述記憶胞陣列內之各記憶胞由通道半導體層34、電荷存儲層、電極層31等構成。
各柱狀部27內之通道半導體層34設置於較金屬墊22高之位置，但經由核心半導體層36、接觸插塞25、配線層24、及通孔插塞23電性連接於金屬墊22。因此，陣列區域2內之記憶胞陣列經由金屬墊22或金屬墊17，與電路區域1內之周邊電路電性連接。藉此，可藉由周邊電路控制記憶胞陣列之動作。
源極層28包含依序形成於積層膜26及柱狀部27上之半導體層37及金屬層38，作為源極線發揮功能。於本實施形態中，各柱狀部27之通道半導體層34自記憶體絕緣膜33露出，半導體層37直接形成於通道半導體層34上。再者，金屬層38直接形成於半導體層37上。因此，源極層28電性連接於各柱狀部27之通道半導體層34。半導體層37例如為多晶矽層等多晶半導體層。金屬層38例如包含W層、Cu層、或Al(鋁)層。
絕緣膜29形成於源極層28上。絕緣膜29例如為SiO 2膜。
此處，對本實施形態之半導體裝置包含之雜質原子進行說明。
本實施形態之半導體層37作為雜質原子，包含P(磷)原子與H(氫)原子。於本實施形態中，半導體層37內之P原子濃度為1.0×10 21cm -3以上，半導體層37內之H原子濃度為1.0×10 19cm -3以下。關於本實施形態之半導體層37如此包含雜質原子之理由予以後述。
另，P原子濃度為1.0×10 21cm -3以上，H原子濃度為1.0×10 19cm -3以下之條件可於半導體層37內之全域成立，亦可僅於半導體層37內之一部分區域成立。後者之情形時，半導體層37可包括包含多晶矽層等多晶半導體層之多晶區域、與包含非晶矽層等非晶半導體層之非晶區域，上述條件可僅於半導體層37內之多晶區域成立。另一方面，非晶區域內之H原子濃度可較1.0×10 19cm -3高。關於此種濃度分佈之進一步之細節予以後述。
另，1.0×10 21cm -3之P原子濃度顯示每1 cm 3之P原子之個數為1.0×10 21atoms。同樣地，1.0×10 19cm -3之H原子濃度顯示每1 cm 3之H原子之個數為1.0×10 19atoms。
圖2係顯示第1實施形態之半導體裝置之構造之放大剖視圖。
圖2顯示積層膜26內包含之3個電極層31及3個絕緣層32、及設置於積層膜26內之1個柱狀部27。該柱狀部27內之記憶體絕緣膜33如上所述，包含依序形成於積層膜26之側面之阻擋絕緣膜33a、電荷存儲層33b、及隧道絕緣膜33c。阻擋絕緣膜33a例如為SiO 2膜。電荷存儲層33b例如為SiN膜。隧道絕緣膜33c例如為SiO 2膜或SiON膜。
另一方面，各電極層31包含障壁金屬層31a與電極材層31b。障壁金屬層31a例如為TiN膜(氮化鈦膜)。電極材層31b例如為W層。本實施形態之各電極層31如圖2所示，介隔阻擋絕緣膜39，形成於上部之絕緣層32之下表面、下部之絕緣層32之上表面、及阻擋絕緣膜33a之側面。阻擋絕緣膜39例如為Al 2O 3膜(氧化鋁膜)，與阻擋絕緣膜33a一起作為各記憶胞之阻擋絕緣膜發揮功能。如此，本實施形態之積層膜26除電極層31及絕緣層32外，還包含阻擋絕緣膜39。阻擋絕緣膜39、障壁金屬層31a、及電極材層31b係依序形成於上部之絕緣層32之下表面、下部之絕緣層32之上表面、及阻擋絕緣膜33a之側面。
圖3係顯示第1實施形態之半導體裝置之整體構造之剖視圖。
電路區域1如圖3所示，具備基板11、複數個電晶體12、層間絕緣膜13、複數個接觸插塞14、包含複數根配線之配線層15、複數個通孔插塞16、及複數個金屬墊17。電路區域1內之該等構成要件之細節係如同參考圖1說明過的一樣。
電路區域1如圖3所示，進而具備包含複數根配線之配線層15’、及包含複數根配線之配線層15’’。圖3中，於配線層15上設置配線層15’，於配線層15’上設置配線層15’’，於配線層15’’上設置通孔插塞16。電路區域1於圖3中具備3個配線層15、15’、15’’，但電路區域1內之配線層之數量亦可為3個以外。
陣列區域2如圖3所示，具備層間絕緣膜21、複數個金屬墊22、複數個通孔插塞23、包含複數根配線之配線層24、接觸插塞25、積層膜26、複數個柱狀部27、源極層28、及絕緣膜29。圖3顯示上述複數個接觸插塞25中之1個接觸插塞25。積層膜26包含複數個電極層31及複數個絕緣層32。各柱狀部27包含未圖示之記憶體絕緣膜33、通道半導體層34、核心絕緣膜35、及核心半導體層36(參考圖1)。源極層28包含半導體層37及金屬層38。陣列區域2內之該等構成要件之細節如參考圖1所說明。
陣列區域2如圖3所示，進而具備包含複數根配線之配線層24’。圖3中，於通孔插塞23上設置配線層24’，於配線層24’上設置配線層24。陣列區域2於圖3中具備2個配線層24、24’，但陣列區域2內之配線層之數量亦可為2個以外。
陣列區域2進而具備於層間絕緣膜21內設置於絕緣膜29下之記憶胞陣列41。記憶胞陣列41包含積層膜26、柱狀部27、及源極層28等。積層膜26內之各電極層31作為字元線WL發揮功能，源極層28作為源極線SL發揮功能。
記憶胞陣列41包含階梯構造部42。各字元線WL經由接觸插塞43與字元線配線層44電性連接。另一方面，各柱狀部27經由接觸插塞25與位元線BL電性連接，且與源極線SL電性連接。本實施形態之字元線配線層44與位元線BL包含於配線層24內。
陣列區域2進而具備設置於配線層24上之複數個通孔插塞45、設置於該等通孔插塞45及絕緣膜29上之金屬墊46、及設置於金屬墊46及絕緣膜29上之鈍化膜47。
金屬墊46例如為Cu層或Al層，作為本實施形態之半導體裝置之外部連接墊(接合墊)發揮功能。鈍化膜47例如為SiO 2膜等絕緣膜，具有使金屬墊46之上表面露出之開口部P。金屬墊46可經由該開口部P，藉由接合線、焊料球、金屬凸塊等電性連接於安裝基板或其他裝置。
圖4～圖8係顯示第1實施形態之半導體裝置之製造方法之剖視圖。
圖4(a)顯示用以製造陣列區域2之陣列晶圓W2。製造陣列區域2時，首先於基板51上形成絕緣膜52，於絕緣膜52上交替形成複數個犧牲層31’與複數個絕緣層32(圖4(a))。其結果，於絕緣膜52上形成積層膜26’。積層膜26’包含於Z方向上交替積層之複數個犧牲層31’與複數個絕緣層32。基板51例如為Si基板等半導體基板。基板51為第2基板之例。絕緣膜52例如為SiN膜。犧牲層31’例如為SiN膜。
接著，形成貫通積層膜26’及絕緣膜52之複數個記憶體孔H1，並於各記憶體孔H1內依序形成記憶體絕緣膜33、通道半導體層34、及核心絕緣膜35(圖4(a))。其結果，於該等記憶體孔H1內，形成於Z方向延伸之複數個柱狀部27。記憶體絕緣膜33藉由於各記憶體孔H1內依序形成阻擋絕緣膜33a、電荷存儲層33b、及隧道絕緣膜33c而形成(參考圖2)。
接著，於積層膜26’及柱狀部27上形成絕緣膜53(圖4(a))。絕緣膜53例如為SiO 2膜。
接著，形成貫通絕緣膜53及積層膜26’之縫隙(未圖示)，藉由使用縫隙之濕蝕刻去除犧牲層31’(圖4(b))。其結果，於積層膜26’內之絕緣層32間形成複數個空洞H2。
接著，自縫隙於該等空洞H2內形成複數個電極層31(圖5(a))。其結果，包含於Z方向上交替積層之複數個電極層31與複數個絕緣層32之積層膜26形成於絕緣膜52與絕緣膜53之間。再者，於基板51之上方，形成上述複數個柱狀部27貫通積層膜26之構造。另，於各空洞H2內形成電極層31時，於各空洞H2內依序形成阻擋絕緣膜39、障壁金屬層31a、及電極材層31b(參考圖2)。
接著，去除絕緣膜53，去除各柱狀部27內之核心絕緣膜35之一部分，並於去除核心絕緣膜35之一部分之區域埋入核心半導體層36(圖5(b))。其結果，各柱狀部27被加工成包含記憶體絕緣膜33、通道半導體層34、核心絕緣膜35、及核心半導體層36之構造。
接著，於積層膜26及柱狀部27上形成層間絕緣膜21、金屬墊22、通孔插塞23、配線層24、及複數個接觸插塞25(圖5(b))。此時，該等接觸插塞25形成於各自對應之柱狀部27之核心半導體層36上，配線層24、通孔插塞23、及金屬墊22依序形成於該等接觸插塞25上。
圖6(a)顯示用以製造電路區域1之電路晶圓W1。圖6(a)所示之電路晶圓W1藉由於基板11上形成電晶體12、層間絕緣膜13、複數個接觸插塞14、配線層15、通孔插塞16、及金屬墊17而製造(參考圖1)。此時，電晶體12形成於基板1上，該等接觸插塞14形成於基板1上或電晶體12上。再者，配線層15、通孔插塞16、及金屬墊17依序形成於該等接觸插塞14上。基板11為第1基板之例。
接著，使陣列晶圓W2之朝向反轉，藉由機械性壓力將電路晶圓W1與陣列晶圓W2貼合(圖6(a))。其結果，將層間絕緣膜13與層間絕緣膜21接著。接著，對電路晶圓W1與陣列晶圓W2進行退火(圖6(a))。其結果，將金屬墊17與金屬墊22接合。如此，基板51上之金屬墊22貼合於基板11上之金屬墊17，基板51上之層間絕緣膜21貼合於基板11上之層間絕緣膜13，基板51積層於基板11之上方。
接著，去除基板51(圖6(b))。其結果，絕緣膜52或各柱狀部27露出於基板11之上方。基板51例如藉由CMP(Chemical Mechanical Polishing：化學機械研磨)去除。於圖6(b)之步驟中，除了藉由CMP去除基板51外，亦可藉由CMP將基板11薄膜化。
接著，藉由蝕刻去除絕緣膜52、或各柱狀部27之記憶體絕緣膜33之一部分(圖7(a))。記憶體絕緣膜33之被去除之部分例如為自積層膜26露出之部分。其結果，各柱狀部27之通道半導體層34之一部分於較積層膜26高之位置上，自記憶體絕緣膜33露出。
接著，於積層膜26及柱狀部27上，形成源極層28之半導體層37(圖7(b))。其結果，由於半導體層37形成於各柱狀部27之通道半導體層34上，故半導體層37電性連接於各柱狀部27之通道半導體層34。
於圖7(b)之步驟中，半導體層37作為非晶半導體層形成。上述非晶半導體層例如為a-Si(非晶矽)層。於本實施形態中，例如，使用包含Si(矽)元素與H(氫)元素之源極氣體形成作為a-Si層之半導體層37。因此，圖7(b)之步驟中形成之半導體層37包含H原子作為雜質原子。期望使該H原子自半導體層37脫離。
因此，本實施形態之半導體層37於圖7(b)之步驟中，作為除H原子外還包含P原子之非晶半導體層(例如a-Si層)形成。藉此，如後所述，可促進H原子自半導體層37脫離。於本實施形態中，例如，使用包含Si元素與H元素之源極氣體、及包含P元素與H元素之源極氣體形成此種半導體層37。該等源極氣體之例為SiH 4氣體與PH 3氣體。於圖7(b)之步驟中，半導體層37例如以400℃以下形成。藉此，可抑制形成半導體層37時之熱對金屬墊17、22造成不良影響。
於圖7(b)之步驟結束之階段，半導體層37內之H原子濃度例如較1.0×10 19cm -3高。該階段之H原子濃度之具體例較1.0×10 19cm -3高，且為1.0×10 20cm -3以下。該情形時，期望使H原子自半導體層37脫離，以降低半導體層37內之H原子濃度。
又，於圖7(b)之步驟結束之階段，半導體層37內之P原子濃度例如較1.0×10 21cm -3低。該階段之P原子濃度之具體例較1.0×10 21cm -3低，且為1.0×10 19cm -3以上。該情形時，為充分促進H原子自半導體層37脫離，期望進一步提高半導體層37內之P原子濃度。因此，本實施形態中，於後述步驟中，對半導體層37內進一步注入P原子。
於圖7(b)之步驟中，例如，可藉由調整SiH 4氣體與PH 3氣體之流量比，控制半導體層37內之P原子濃度及H原子濃度。於本實施形態中，例如，將PH 3氣體之流量相對於SiH 4氣體之流量之比調整為0.03以上且0.35以下(0.03≦PH 3/SiH 4≦0.35)。藉此，可實現上述具體例之P原子濃度及H原子濃度。SiH 4氣體之流量例如為360 sccm。PH 3氣體之流量例如為9～126 sccm。
接著，使用P(磷)離子，進行對半導體層37之離子注入(圖8(a))。其結果，對半導體層37內進一步注入P原子作為雜質原子。該離子注入例如以半導體層37內之P原子濃度成為1.0×10 21cm -3以上之方式進行。藉此，於後述步驟中，可充分促進H原子自半導體層37脫離。另，於圖8(a)之步驟中，例如，可藉由調整離子注入之持續時間、功率、焦距、流量等，控制半導體層37內之P原子濃度。
接著，對半導體層37進行退火(圖8(b))。該退火例如為雷射退火。其結果，將半導體層37結晶化，自非晶半導體層變化為多晶半導體層。結晶化後之半導體層37例如為多晶矽層。於該退火時，半導體層37內之至少一部分H原子自半導體層37脫離，半導體層37內之H原子之濃度降低。該退火例如以半導體層37內之H原子濃度成為1.0×10 19cm -3以下之方式進行。根據本實施形態，藉由高濃度之P原子充分促進H原子自半導體層37脫離，藉此可將H原子濃度設為此種低濃度。
如此，於本實施形態中，為使雜質原子即H原子自半導體層37脫離，於半導體層37內導入其他雜質原子即P原子。P原子於圖7(b)之步驟中形成半導體層37時、與圖8(a)之步驟中對半導體層37內注入P離子時，被導入至半導體層37內。於本實施形態中，該P原子最終殘存於半導體層37內，即製造後之(完成品之)半導體裝置之半導體層37內。於製造後之半導體裝置中，半導體層37內之P原子濃度例如為1.0×10 21cm -3以上，半導體層37內之H原子濃度例如為1.0×10 19cm -3以下。關於本實施形態之半導體層37之進一步之細節，予以後述。
接著，於半導體層37上形成源極層28之金屬層38，於金屬層38上形成絕緣膜29(圖8(b))。
其後，將電路晶圓W1及陣列晶圓W2切斷為複數塊晶片。該等晶片以各晶片包含電路區域1與陣列區域2之方式被切斷。如此，製造圖1之半導體裝置。
圖9係顯示第1實施形態之變化例之半導體裝置之製造方法之剖視圖。
圖9(a)及圖9(b)之步驟分別與圖8(a)及圖8(b)之步驟對應。上述圖7(b)所示之半導體層37亦可因柱狀部27之突出部，而形成為具有凹凸之上表面。圖9(a)顯示如此形成之半導體層37。於該情形時，對該半導體層37進行離子注入(圖9(a))，進而對該半導體層37進行退火(圖9(b))。其後，於半導體層37上形成金屬層38，於金屬層38上形成絕緣膜29，藉由CMP將絕緣膜29之上表面平坦化。另，亦可省略該CMP。
以下，參考圖10～圖13，比較第1實施形態之半導體層37、與其比較例之半導體層37。
圖10係用以對第1實施形態之比較例之半導體層37之性質進行說明之模式圖。
圖10(a)顯示本比較例之半導體層37所包含之Si原子、P原子、及H原子。於本比較例中，藉由圖7(b)之步驟形成半導體層37，但不對半導體層37進行圖8(a)所示之P離子注入。因此，本比較例之半導體層37於圖8(b)中之退火前，包含濃度較1.0×10 21cm -3低之P原子、及濃度較1.0×10 19cm -3高之H原子。於圖10(a)中，Si原子形成晶格，P原子或H原子進入上述晶格與Si原子鍵結。
圖10(b)顯示圖8(b)中之退火過程中之本比較例之半導體層37。藉由該退火，切斷Si原子、P原子、及H原子之間之鍵結。其結果，半導體層37內之一部分H原子於退火過程中或退火後自半導體層37脫離，並自半導體層37作為H 2分子釋放出。因此，半導體層37內之H原子濃度降低。
圖10(c)顯示圖8(b)中之退火後之本比較例之半導體層37。本比較例之半導體層37係藉由退火冷却，自非晶半導體層變化為多晶半導體層。未自半導體層37脫離之H原子與半導體層37內之Si原子再鍵結、或於半導體層37內成為H 2分子。有後者之H原子(H 2分子)於半導體層37內形成空隙之虞。由於此種空隙會導致半導體層37斷線或高電阻化，故而不佳。
此處，就本比較例之半導體層37內之P原子進行說明。
如圖10(a)所示，P原子與H原子同樣與Si原子鍵結。因此，於形成半導體層37時，若半導體層37內之P原子濃度變高，則半導體層37內之H原子濃度容易變低。原因在於若P原子與Si原子鍵結，則可與H原子鍵結之Si原子之數量减少，導致H原子難以與Si原子鍵結。本比較例之半導體層37雖包含P原子，但具有未達1.0×10 21cm -3之低P原子濃度。因此，本比較例之半導體層37於退火前具有超過1.0×10 19cm -3之高H原子濃度。其結果，本比較例之半導體層37內之H原子濃度於退火後亦變高。
本比較例之半導體層37內之P原子濃度，於藉由圖7(b)之步驟形成半導體層37時，可藉由增大PH 3氣體之流量而變高。然而，PH 3氣體中之P原子以PH離子之形態進入半導體層37內。因此，若以該方法使半導體層37內之P原子濃度變高，則半導體層37內之H原子濃度亦變高。因此，於本比較例中，將半導體層37內之P原子濃度設定得較1.0×10 21cm -3低。
圖11係用以對第1實施形態之半導體層37之性質進行說明之模式圖。
圖11(a)顯示本實施形態之半導體層37所包含之Si原子、P原子、及H原子。於本實施形態中，藉由圖7(b)之步驟形成半導體層37，進而對半導體層37進行圖8(a)所示之P離子注入。因此，本實施形態之半導體層37於圖8(b)中之退火前，包含1.0×10 21cm -3以上濃度之P原子、與濃度較1.0×10 19cm -3高之H原子。圖11(a)區分顯示藉由圖7(b)之步驟導入之P原子、與藉由圖8(a)之步驟導入之P原子。於圖11(a)中，前者之P原子或H原子與Si原子鍵結而進入晶格，後者之P原子不與Si原子鍵結而進入晶格。
圖11(b)顯示圖8(b)之退火過程中之本實施形態之半導體層37。藉由該退火，切斷Si原子、P原子、及H原子之間之鍵結。其結果，半導體層37內之一部分H原子於退火過程中或退火後自半導體層37脫離，自半導體層37作為H 2分子釋放出。藉此，半導體層37內之H原子濃度降低。
圖11(c)顯示圖8(b)中之退火後之本實施形態之半導體層37。本實施形態之半導體層37藉由退火冷却，自非晶半導體層變化為多晶半導體層。未自半導體層37脫離之H原子與半導體層37內之Si原子再鍵結、或於半導體層37內成為H 2分子。有後者之H原子(H 2分子)於半導體層37內形成空隙之虞。由於此種空隙會導致半導體層37斷線或高電阻化，故而不佳。另，於圖11(c)中，藉由P離子注入導入之P原子亦與半導體層37內之Si原子鍵結。
此處，對本實施形態之半導體層37內之P原子進行說明。
本實施形態之半導體層37於退火前具有1.0×10 21cm -3以上之高P原子濃度。於本實施形態中，不僅藉由圖7(b)之步驟中之P原子導入，還藉由圖7(b)及圖8(a)之步驟中之P原子導入，實現此種高P原子濃度。藉此，可將退火前之H原子濃度限制為與比較例同等程度，且提高退火前之P原子濃度。
於本實施形態之半導體層37之退火後，Si原子不僅與藉由圖7(b)之步驟導入之P原子鍵結，還與藉由圖8(a)之步驟導入之P原子鍵結。其結果，H原子容易自半導體層37脫離，半導體層37內之H原子濃度大幅降低。藉此，可將半導體層37內之H原子濃度設為1.0×10 19cm -3以下之低濃度，可抑制産生半導體層37內之空隙。
圖12係用以對第1實施形態之比較例之半導體層37之性質進行說明之圖表。
圖12(a)顯示本比較例之半導體層37內之各個部位之H濃度。圖12(a)之橫軸顯示半導體層37內之各部位之深度，即半導體層37之上表面至半導體層37內之各部位之Z方向之距離。圖12(a)之縱軸顯示半導體層37內之各部位之H原子濃度。因此，圖12(a)顯示本比較例之半導體層37內之H原子之濃度分佈。
於圖12(a)中，曲線A1顯示於圖7(b)之步驟中形成半導體層37時之H原子濃度，曲線A2顯示於圖8(b)中對半導體層37進行退火後之H原子濃度。根據曲線A2，半導體層37內之H原子濃度於深度100 nm附近變高。認為這是因為於半導體層37內之深度100 nm附近，産生了空隙。
圖12(b)顯示本比較例之半導體層37內之各個部位之P濃度。圖12(b)與圖12(a)同樣，顯示本比較例之半導體層37內之P原子之濃度分佈。
圖12(b)中，曲線B1顯示於圖7(b)之步驟中形成半導體層37時之P原子濃度，曲線B2顯示於圖8(b)中對半導體層37進行退火後之P原子濃度。本比較例之半導體層37內之P原子濃度於任何深度皆較1.0×10 21cm -3低。
圖13係用以對第1實施形態之半導體層37之性質進行說明之圖表。
圖13(a)顯示本實施形態之半導體層37內之各個部位之H濃度。圖13(a)與圖12(a)及圖12(b)同樣，顯示本實施形態之半導體層37內之H原子之濃度分佈。
於圖13(a)中，曲線C1顯示於圖7(b)之步驟中形成半導體層37時之H原子濃度，曲線C2顯示於圖8(b)中對半導體層37進行退火後之H原子濃度。曲線C2所示之H原子濃度幾乎於任何深度皆較曲線C1所示之H原子濃度低。認為這是因為對半導體層37進行了圖8(a)所示之P離子注入。
圖13(b)顯示本實施形態之半導體層37內之各個部位之P濃度。圖13(b)與圖12(a)～圖13(a)同樣，顯示本比較例之半導體層37內之P原子之濃度分佈。
圖13(b)中，曲線D1顯示於圖7(b)之步驟中形成半導體層37時之P原子濃度，曲線D2顯示於圖8(b)中對半導體層37進行退火後之P原子濃度。本比較例之半導體層37內之P原子濃度於120 nm以內之幾乎任何深度皆為1.0×10 21cm -3以上。
如上所述，於本實施形態中，形成包含P原子及H原子之半導體層37，其後進而對半導體層37內注入P原子。因此，根據本實施形態，藉由其後之退火，可充分降低半導體層37內之H原子濃度。根據本實施形態，可形成包含1.0×10 21cm -3以上之原子濃度之P原子、與1.0×10 19cm -3以下之原子濃度之H原子之半導體層37。再者，根據本實施形態，藉由導入P原子而實現H原子之脫離，藉此可將半導體層37設為n型半導體層。
(第2實施形態) 圖14及圖15係顯示第2實施形態之半導體裝置之製造方法之剖視圖。
圖14(a)與圖8(a)同樣，顯示對半導體層37之P離子注入。本實施形態之半導體裝置之製造方法自圖4(a)之步驟至圖8(a)之步驟，與第1實施形態之半導體裝置之製造方法同樣地進行。圖14(a)所示之半導體層37例如包含1.0×10 21cm -3以上之濃度之P原子、與濃度較1.0×10 19cm -3高之H原子。
接著，於半導體層37上形成下部膜61a，於下部膜61a上形成上部膜61b(圖14(b))。其結果，包含下部膜61a與上部膜61b之蓋層61形成於半導體層37上。下部膜61a例如為SiO 2膜。上部膜61b例如為SiN膜。蓋層61為第1層之例。下部膜61a及上部膜61b分別為第1膜及第2膜之例。
接著，對半導體層37進行退火(圖14(b))。該退火與圖8(b)中之退火同樣地進行。其結果，半導體層37結晶化，自非晶半導體層變化為多晶半導體層。於該退火時，半導體層37內之至少一部分H原子自半導體層37脫離，半導體層37內之H原子之濃度降低。該退火例如以半導體層37內之H原子濃度成為1.0×10 19cm -3以下之方式進行。根據本實施形態，由高濃度之P原子充分促進H原子自半導體層37脫離，藉此可將H原子濃度設為此種低濃度。
接著，自半導體層37之上表面去除蓋層61(圖15(a))。接著，於半導體層37上形成源極層28之金屬層38，於金屬層38上形成絕緣膜29(圖15(b))。
其後，將電路晶圓W1及陣列晶圓W2切斷為複數塊晶片。該等晶片以各晶片包含電路區域1與陣列區域2之方式被切斷。如此，製造圖1之半導體裝置。
圖16係用以對第2實施形態之半導體層37之性質進行說明之剖視圖。
圖16(a)顯示於在半導體層37上未設置蓋層61之狀態下，進行圖14(b)中之退火之狀況，作為本實施形態之比較例。於該退火中，半導體層37熔解。因此，有於冷却半導體層37後，於半導體層37之上表面産生凹凸之虞。原因在於半導體層37之上表面未由蓋層61蓋住。又，由於半導體層37之上表面未由蓋層61蓋住，故如圖16(a)所示，半導體層37內之H 2氣體之氣泡62容易成為空隙63。
圖16(b)顯示如本實施形態般，於在半導體層37上設置有蓋層61之狀態下，進行圖14(b)中之退火之狀況。該情形時，由於半導體層37之上表面由蓋層61壓住，故即便半導體層37熔解並冷却，亦可抑制於半導體層37之上表面産生凹凸。又，由於即便氣泡62成為空隙63，空隙63之生長亦受蓋層61阻礙，故可抑制産生空隙63。
另，蓋層61亦可於對半導體層37注入P離子前，形成於半導體層37上。但，於對半導體層37注入P離子後形成蓋層61有容易將P離子注入半導體層37內之優點。
(第3實施形態) 圖17係顯示第3實施形態之半導體裝置之製造方法之俯視圖。
本實施形態之半導體裝置與第1實施形態之半導體裝置同樣，藉由圖4(a)～圖8(b)之步驟製造。圖17顯示圖8(b)之步驟結束，且被切斷為複數塊晶片前之電路晶圓W1及陣列晶圓W2之平面構造。
本實施形態之電路晶圓W1及陣列晶圓W2具備複數個器件區域R1、與分別包圍該等器件區域R1之切割區域R2。各器件區域R1於上述切斷後成為1個半導體裝置(1個晶片)。各器件區域R1包含1個電路區域1、與1個陣列區域2(參考圖1)。切割區域R2為於上述切斷時供切割機抵接之區域。切割區域R2亦稱為劃線區域或切槽區域。
各器件區域R1具備複數個記憶體部71、複數個切槽切割部72、及邊緣密封部73。各記憶體部71包含記憶胞陣列41或電晶體12(參考圖3)。各切槽切割部72與對應之記憶體部71相鄰而設置。邊緣密封部73沿各器件區域R1之4條邊(邊緣)設置，具有包圍記憶體部71及切槽切割部72之環狀之平面形狀。邊緣密封部73例如包含用以密封各器件區域R1之保護環。
圖18係顯示第3實施形態之半導體裝置之整體構造之剖視圖。
圖18顯示沿圖17所示之線L之製造後之(完成後之)半導體裝置之剖面。因此，圖18顯示1個記憶體部71、1個切槽切割部72、及1個邊緣密封部73之剖面。圖18所示之記憶體部71具有與圖3所示之構造同樣之構造。
切槽切割部72具備設置於電路區域1內之金屬部81、與設置於陣列區域2內之金屬部82。金屬部81設置於基板11上，貫通層間絕緣膜13。金屬部82設置於金屬部81上，貫通層間絕緣膜21、源極層28、及絕緣膜29。切槽切割部72進而具備設置於金屬部82上，由鈍化膜47覆蓋之金屬墊46。
邊緣密封部73具備設置於電路區域1內之金屬部83、與設置於陣列區域2內之金屬部84。金屬部83設置於基板11上，貫通層間絕緣膜13。金屬部84設置於金屬部83上，貫通層間絕緣膜21、源極層28、及絕緣膜29。邊緣密封部73進而具備設置於金屬部82上，由鈍化膜47覆蓋之金屬墊46。邊緣密封部73內之金屬部83、金屬部84、及金屬墊46例如形成保護環。
另，金屬部81、83例如以與接觸插塞14、配線層15、配線層15’、配線層15’’、通孔插塞16、及金屬墊17相同之材料形成。又，金屬部82、84例如以與金屬墊22、通孔插塞23、配線層24’、配線層24、及通孔插塞45相同之材料形成。
本實施形態之半導體層37包含設置於記憶體部71內之區域37a、設置於切槽切割部72內之區域37b、及設置於邊緣密封部73內之區域37c。區域37a為第1區域之例。區域37b、37c為第2區域之例。
以下，對本實施形態之半導體層37之2個例進行說明。
第1例中，區域37a、37b、37c皆為多晶矽層等多晶半導體層，且包含1.0×10 21cm -3以上之原子濃度之P原子、與1.0×10 19cm -3以下之原子濃度之H原子。此種半導體層37例如可藉由於圖8(a)之步驟中對半導體層37整體注入P離子，於圖8(b)之步驟中對半導體層37整體進行退火而形成。第1例中，有無需區分進行離子注入及退火之區域與未進行之區域等優點。
第2例中，區域37a為多晶矽層等多晶半導體層，且包含1.0×10 21cm -3以上之原子濃度之P原子、與1.0×10 19cm -3以下之原子濃度之H原子。另一方面，區域37b、37c為非晶矽層等非晶半導體層，包含原子濃度較1.0×10 19cm -3高之H原子。此種半導體層37例如可藉由於圖8(a)之步驟中對半導體層37整體或僅對區域37a注入P離子，於圖8(b)之步驟中僅對區域37a進行退火而形成。於對半導體層37整體注入P離子之情形時，區域37b、37c內之P原子濃度為1.0×10 21cm -3以上。另一方面，於僅對區域37a注入P離子之情形時，區域37b、37c內之P原子濃度較1.0×10 21cm -3低。第2例中，藉由將進行離子注入及退火之區域限定於區域37a，可避免對於區域37b、37c之無用之離子注入及退火。
第1及第2例中，進行退火之區域內之半導體層37於圖8(b)之步驟中自非晶半導體層變化為多晶半導體層，而未進行退火之區域內之半導體層37於圖8(b)之步驟中維持非晶半導體層。第1及第2例中，亦可預先對進行退火之區域內注入P離子，不對未進行退火之區域內預先注入P離子。另，該等區域亦可以與第1及第2例不同之態様設定。例如，可僅對半導體層37內之區域37a、37b進行離子注入及退火。
圖18顯示基板11之端面E1、與位於端面E1之上方之半導體層37之側面E2。端面E1或側面E2設置於邊緣密封部73內，側面E2相當於區域37c之側面。端面E1或側面E2位於圖17中之器件區域R1與切割區域R2之邊界。
第1例中，側面E2中之半導體層37為多晶半導體層，包含1.0×10 21cm -3以上之原子濃度之P原子、與1.0×10 19cm -3以下之原子濃度之H原子。第2例中，側面E2中之半導體層37為非晶半導體層，包含原子濃度較1.0×10 19cm -3高之H原子。另，半導體層37於側面E2之一部分中為多晶半導體層，於側面E2之另一部分中為非晶半導體層。
如上所述，本實施形態之半導體層37可僅包含多晶半導體層，亦可包含多晶半導體層及非晶半導體層。又，本實施形態之半導體層37亦可具有因每個區域而異之P原子濃度及H原子濃度。
以上，雖已說明若干個實施形態，但該等實施形態僅作為例而提示者，並非意欲限定發明之範圍者。本說明書中說明之新穎之裝置及方法可以其他各種方式實施。又，對於本說明書中說明之裝置及方法之形態，於未脫離發明之主旨之範圍內，可進行各種省略、置換、變更。隨附之申請專利範圍及其均等之範圍意圖包含發明範圍或主旨所包含之此種方式或變化例。 [相關申請案之引用]
本申請案基於2021年06月21日申請之先行之日本專利申請第2021-102722號之優先權之利益，且主張該利益，其全部內容以引用之方式包含於此。
1:電路區域 2:陣列區域 11:基板 12:電晶體 12a:閘極絕緣膜 12b:閘極電極 13:層間絕緣膜 14:接觸插塞 15:配線層 15’:配線層 15’’:配線層 16:通孔插塞 17:金屬墊 21:層間絕緣膜 22:金屬墊 23:通孔插塞 24:配線層 24’:配線層 25:接觸插塞 26:積層膜 26’:積層膜 27:柱狀部 28:源極層 29:絕緣膜 31:電極層 31a:障壁金屬層 31b:電極材層 31’:犧牲層 32:絕緣層 33:記憶體絕緣膜 33a:阻擋絕緣膜 33b:電荷存儲層 33c:隧道絕緣膜 34:通道半導體層 35:核心絕緣膜 36:核心半導體層 37:半導體層 37a:區域 37b:區域 37c:區域 38:金屬層 39:阻擋絕緣膜 41:記憶胞陣列 42:階梯構造部 43:接觸插塞 44:字元線配線層 45:通孔插塞 46:金屬墊 47:鈍化膜 51:基板 52:絕緣膜 53:絕緣膜 61:蓋層 61a:下部膜 61b:上部膜 62:氣泡 63:空隙 71:記憶體部 72:切槽切割部 73:邊緣密封部 81:金屬部 82:金屬部 83:金屬部 84:金屬部 A1, A2:曲線 B1, B2:曲線 BL:位元線 C1, C2:曲線 D1, D2:曲線 E1:端面 E2:側面 H1:記憶體孔 H2:空洞 P:開口部 R1:器件區域 R2:切割區域 S:貼合面 SL:源極線 W1:電路晶圓 W2:陣列晶圓 WL:字元線
圖1係顯示第1實施形態之半導體裝置之構造之剖視圖。 圖2係顯示第1實施形態之半導體裝置之構造之放大剖視圖。 圖3係顯示第1實施形態之半導體裝置之整體構造之剖視圖。 圖4(a)、(b)係顯示第1實施形態之半導體裝置之製造方法之剖視圖(1/5)。 圖5(a)、(b)係顯示第1實施形態之半導體裝置之製造方法之剖視圖(2/5)。 圖6(a)、(b)係顯示第1實施形態之半導體裝置之製造方法之剖視圖(3/5)。 圖7(a)、(b)係顯示第1實施形態之半導體裝置之製造方法之剖視圖(4/5)。 圖8(a)、(b)係顯示第1實施形態之半導體裝置之製造方法之剖視圖(5/5)。 圖9(a)、(b)係顯示第1實施形態之變化例之半導體裝置之製造方法之剖視圖。 圖10(a)～(c)係用以對第1實施形態之比較例之半導體層37之性質進行說明之模式圖。 圖11(a)～(c)係用以對第1實施形態之半導體層37之性質進行說明之模式圖。 圖12(a)、(b)係用以對第1實施形態之比較例之半導體層37之性質進行說明之圖表。 圖13(a)、(b)係用以對第1實施形態之半導體層37之性質進行說明之圖表。 圖14(a)、(b)係顯示第2實施形態之半導體裝置之製造方法之剖視圖(1/2)。 圖15(a)、(b)係顯示第2實施形態之半導體裝置之製造方法之剖視圖(2/2)。 圖16(a)、(b)係用以對第2實施形態之半導體層37之性質進行說明之剖視圖。 圖17係顯示第3實施形態之半導體裝置之製造方法之俯視圖。 圖18係顯示第3實施形態之半導體裝置之整體構造之剖視圖。
1:電路區域
2:陣列區域
11:基板
12:電晶體
12a:閘極絕緣膜
12b:閘極電極
13:層間絕緣膜
14:接觸插塞
15:配線層
16:通孔插塞
17:金屬墊
21:層間絕緣膜
22:金屬墊
23:通孔插塞
24:配線層
25:接觸插塞
26:積層膜
27:柱狀部
28:源極層
29:絕緣膜
31:電極層
32:絕緣層
33:記憶體絕緣膜
34:通道半導體層
35:核心絕緣膜
36:核心半導體層
37:半導體層
38:金屬層
S:貼合面

Claims (20)

  1. 一種半導體裝置，其包含：積層膜，其包含於第1方向交替積層之複數個電極層及複數個絕緣層；柱狀部，其包含於上述積層膜內於上述第1方向延伸之電荷存儲層及第1半導體層；及第2半導體層，其設置於上述積層膜及上述柱狀部上；且上述第2半導體層內之至少一部分區域，包含1.0×10 21cm -3以上之原子濃度之磷、及1.0×10 19cm -3以下之原子濃度之氫。
  2. 如請求項1之半導體裝置，其中上述第2半導體層內之上述至少一部分區域為多晶半導體層。
  3. 如請求項1或2之半導體裝置，其中上述第2半導體層包含多晶半導體層即第1區域、及非晶半導體層即第2區域。
  4. 如請求項3之半導體裝置，其中上述第1區域內之磷原子濃度為1.0×10 21cm -3以上，上述第1區域內之氫原子濃度為1.0×10 19cm -3以下。
  5. 如請求項3之半導體裝置，其中上述第2區域內之氫原子濃度較1.0×10 19cm -3高。
  6. 如請求項1之半導體裝置，其中上述複數個電極層及上述複數個絕緣層交替設置於第1基板上， 上述第2半導體層內之氫原子濃度，於位於上述第1基板之端面上方之上述第2半導體層之側面之至少一部分，為1.0×10 19cm -3以下。
  7. 如請求項6之半導體裝置，其中上述第2半導體層之側面之上述至少一部分為多晶半導體層。
  8. 如請求項1之半導體裝置，其中上述複數個電極層及上述複數個絕緣層交替設置於第1基板上， 上述第2半導體層內之氫原子濃度，於位於上述第1基板之端面上方之上述第2半導體層之側面之至少一部分，較1.0×10 19cm -3高。
  9. 如請求項8之半導體裝置，其中上述第2半導體層之側面之上述至少一部分為非晶半導體層。
  10. 如請求項1之半導體裝置，其進而其包含： 第1基板； 第1墊，其設置於上述第1基板之上方；及 第2墊，其設置於上述第1墊上；且 上述第1半導體層設置於較上述第2墊高之位置，電性連接於上述第2墊。
  11. 如請求項1至2中任1項之半導體裝置，其中上述複數個電極層作為複數根字元線發揮功能，上述第2半導體層作為源極線發揮功能。
  12. 一種半導體裝置之製造方法，其包含： 形成積層膜及柱狀部，且該積層膜包含於第1方向交替積層之複數個電極層及複數個絕緣層，該柱狀部包含於上述積層膜內於上述第1方向延伸之電荷存儲層及第1半導體層； 於上述積層膜及上述柱狀部上，形成包含磷及氫之第2半導體層； 於形成上述第2半導體層後，進而對上述第2半導體層內注入磷； 於對上述第2半導體層內注入磷後，藉由上述第2半導體層之退火，使上述第2半導體層內之氫原子濃度降低。
  13. 如請求項12之半導體裝置之製造方法，其中上述第2半導體層內之至少一部分區域於對上述第2半導體層內注入磷後，包含1.0×10 21cm -3以上之原子濃度之磷。
  14. 如請求項13之半導體裝置之製造方法，其中上述第2半導體層內之上述至少一部分區域於上述第2半導體層之退火後，包含1.0×10 19cm -3以下之原子濃度之氫。
  15. 如請求項13或14之半導體裝置之製造方法，其中上述第2半導體層內之上述至少一部分區域作為非晶半導體層形成，並藉由上述第2半導體層之退火而結晶化。
  16. 如請求項12至14中任1項之半導體裝置之製造方法，其中上述第2半導體層之退火如下進行：使上述第2半導體層內之第1區域，自非晶半導體層變化為多晶半導體層，將上述第2半導體層內之第2區域維持為非晶半導體層。
  17. 如請求項12至14中任1項之半導體裝置之製造方法，其中上述第2半導體層以400℃以下形成。
  18. 如請求項12至14中任1項之半導體裝置之製造方法，其進而包含： 於第1基板上形成第1墊； 於第2基板上形成上述積層膜、上述柱狀部、及第2墊； 將上述第1墊與上述第2墊貼合，將上述第2基板積層於上述第1基板之上方； 於將上述第2基板積層於上述第1基板之上方後，去除上述第2基板使上述第1半導體層露出；且 於使上述第1半導體層露出後，將上述第2半導體層形成於上述積層膜及上述柱狀部上。
  19. 如請求項12至14中任1項之半導體裝置之製造方法，其中上述第2半導體層之退火係於在上述第2半導體層上形成第1層後進行。
  20. 如請求項19之半導體裝置之製造方法，其中上述第1層包括包含矽與氧之第1膜、及包含矽與氮之第2膜。
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