TWI783342B - 半導體裝置及其製造方法 - Google Patents

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TWI783342B
TWI783342B TW110100080A TW110100080A TWI783342B TW I783342 B TWI783342 B TW I783342B TW 110100080 A TW110100080 A TW 110100080A TW 110100080 A TW110100080 A TW 110100080A TW I783342 B TWI783342 B TW I783342B
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semiconductor layer
film
atoms
insulating film
layer
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磯貝達典
岡田俊祐
青山知憲
野口将希
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日商鎧俠股份有限公司
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Abstract

本發明係關於一種半導體裝置及其製造方法。根據一實施方式，半導體裝置具備積層膜，該積層膜包含沿第1方向交替地積層之複數個電極層與複數個絕緣層。進而，上述裝置具備柱狀部，該柱狀部包含在上述積層膜內沿上述第1方向延伸之電荷儲存層與第1半導體層。進而，上述裝置具備第2半導體層或第1絕緣膜，該第2半導體層或第1絕緣膜設置於上述積層膜及上述柱狀部上，包含與上述第1半導體層中所含之雜質原子相同之雜質原子，且於上述第1方向上具有上述雜質原子之濃度斜率。

Description

半導體裝置及其製造方法
本發明之實施方式係關於一種半導體裝置及其製造方法。
於半導體裝置包含雜質原子之情形時，期望能優化雜質原子對半導體裝置之性能所造成之影響。
根據一實施方式，半導體裝置具備積層膜，該積層膜包含沿第1方向交替地積層之複數個電極層與複數個絕緣層。進而，上述裝置具備柱狀部，該柱狀部包含在上述積層膜內沿上述第1方向延伸之電荷儲存層與第1半導體層。進而，上述裝置具備第2半導體層或第1絕緣膜，該第2半導體層或第1絕緣膜設置於上述積層膜及上述柱狀部上，包含與上述第1半導體層中所含之雜質原子相同之雜質原子，且於上述第1方向上具有上述雜質原子之濃度斜率。
以下，參照圖式對實施方式進行說明。於圖1至圖25中，相同之構成被標註相同之符號，且重複之說明被省略。
(第1實施方式) 圖1係表示第1實施方式之半導體裝置之構造之剖視圖。圖1之半導體裝置例如為三維快閃記憶體。
圖1之半導體裝置具備包含CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)電路之電路區域1、及包含記憶單元陣列之陣列區域2。記憶單元陣列具備記憶資料之複數個記憶單元，CMOS電路具備控制記憶單元陣列之動作之周邊電路。例如，如下所述，圖1之半導體裝置係藉由將包含電路區域1之電路晶圓與包含陣列區域2之陣列晶圓貼合而製造。符號S表示電路區域1與陣列區域2之貼合面。
圖1中繪製出了相互垂直之X方向、Y方向及Z方向。本說明書中，將+Z方向視為上方向，將-Z方向視為下方向。例如，CMOS區域1係沿著陣列區域2之-Z方向而繪製，因此位於陣列區域2之下。再者，-Z方向可與重力方向一致，亦可與重力方向不一致。Z方向係第1方向之例。
如圖1所示，電路區域1具備基板11、電晶體12、層間絕緣膜13、複數個接觸插塞14、包含複數根配線之配線層15、介層插塞16及金屬墊17。圖1中繪製出了配線層15內之複數根配線中之3根、及設置於該等配線下之3個接觸插塞14。基板11係第1基板之例。金屬墊17係第1墊之例。
如圖1所示，陣列區域2具備層間絕緣膜21、金屬墊22、介層插塞23、包含複數根配線之配線層24、複數個接觸插塞25、積層膜26、複數個柱狀部27、源極層28及絕緣膜29。圖1中繪製出了配線層24內之複數根配線中之1根、以及設置於該配線上之3個接觸插塞25及3個柱狀部27。金屬墊22係第2墊之例。
進而，積層膜26包含複數個電極層31及複數個絕緣層32。各柱狀部27包含記憶體絕緣膜33、通道半導體層34、核心絕緣膜35及核心半導體層36。源極層28包含半導體層37及金屬層38。通道半導體層34係第1半導體層之例。半導體層37係第2半導體層之例。
以下，參照圖1對本實施方式之半導體裝置之構造進行說明。
基板11例如為Si(矽)基板等半導體基板。電晶體12設置於基板11上，包含閘極絕緣膜與閘極電極。電晶體12例如構成上述CMOS電路。層間絕緣膜13覆蓋電晶體12而形成於基板11上。層間絕緣膜13例如為SiO2 膜(氧化矽膜)、或包含SiO2 膜與其他絕緣膜之積層膜。
接觸插塞14、配線層15、介層插塞16及金屬墊17形成於層間絕緣膜13內。具體而言，接觸插塞14配置於基板11上、或電晶體12之閘極電極上。如圖1所示，基板11上之接觸插塞14設置於電晶體12之源極區域及汲極區域(未圖示)上。配線層15配置於接觸插塞14上。介層插塞16配置於配線層15上。金屬墊17於基板11之上方，配置於介層插塞16上。金屬墊17例如為Cu(銅)層。
層間絕緣膜21形成於層間絕緣膜13上。層間絕緣膜21例如為SiO2 膜、或包含SiO2 膜與其他絕緣膜之積層膜。
金屬墊22、介層插塞23、配線層24及接觸插塞25形成於層間絕緣膜21內。具體而言，金屬墊22於基板11之上方，配置於金屬墊17上。金屬墊22例如為Cu層。介層插塞23配置於金屬墊22上。配線層24配置於介層插塞23上。圖1中繪製出了配線層24內之複數根配線中之1根，該配線例如作為位元線發揮作用。接觸插塞25配置於配線層24上。
積層膜26設置於層間絕緣膜21上，包含沿Z方向交替地積層之複數個電極層31與複數個絕緣層32。電極層31例如為包含W(鎢)層之金屬層，作為字元線發揮作用。絕緣層32例如為SiO2 膜。本實施方式中，上述複數個電極層31彼此具有相同之厚度，上述複數個絕緣層32彼此亦具有相同之厚度。但如下所述，該等絕緣層32中最上層之絕緣層32之厚度亦可大於其他絕緣層32之厚度。
各柱狀部27設置於積層膜26內，包含記憶體絕緣膜33、通道半導體層34、核心絕緣膜35及核心半導體層36。記憶體絕緣膜33形成於積層膜26之側面，具有沿Z方向延伸之管狀形狀。通道半導體層34形成於記憶體絕緣膜33之側面，具有沿Z方向延伸之管狀形狀。核心絕緣膜35與核心半導體層36形成於通道半導體層34之側面，具有沿Z方向延伸之棒狀形狀。具體而言，核心半導體層36配置於接觸插塞25上，核心絕緣膜35配置於核心半導體層36上。
記憶體絕緣膜33如下所述，例如依序包含阻擋絕緣膜、電荷儲存層及隧道絕緣膜。阻擋絕緣膜例如為SiO2 膜。電荷儲存層例如為SiN膜(氮化矽膜)。隧道絕緣膜例如為SiO2 膜或SiON膜(氮氧化矽膜)。通道半導體層34例如為多晶矽層。核心絕緣膜35例如為SiO2 膜。核心半導體層36例如為多晶矽層。上述記憶單元陣列內之各記憶單元由通道半導體層34、電荷儲存層、電極層31等構成。
各柱狀部27內之通道半導體層34設置於較金屬墊22高之位置，經由核心半導體層36、接觸插塞25、配線層24及介層插塞23而與金屬墊22電性連接。藉此，陣列區域2內之記憶單元陣列經由金屬墊22或金屬墊17而與電路區域1內之周邊電路電性連接。從而，能藉由周邊電路來控制記憶單元陣列之動作。
源極層28包含依序形成於積層膜26及柱狀部27上之半導體層37及金屬層38，作為源極線發揮作用。本實施方式中，各柱狀部27之通道半導體層34自記憶體絕緣膜33露出，半導體層37直接形成於通道半導體層34上。進而，金屬層38直接形成於半導體層37上。藉此，源極層28與各柱狀部27之通道半導體層34電性連接。半導體層37例如為多晶矽層。金屬層38例如包含W層、Cu層或Al(鋁)層。
絕緣膜29形成於源極層28上。絕緣膜29例如為SiO2 膜。
此處，對本實施方式之半導體裝置中所包含之雜質原子進行說明。
本實施方式之半導體層37包含特定之雜質原子。該雜質原子例如為P(磷)原子。本實施方式中，該雜質原子進而還包含於通道半導體層34、及上述複數個絕緣層32中至少最上層之絕緣層32內。關於本實施方式之半導體層37、通道半導體層34、該絕緣層32包含相同之雜質原子之理由，將於下文加以說明。
圖2係表示第1實施方式之半導體裝置之構造之放大剖視圖。
圖2中繪製出了積層膜26內所包含之3個電極層31及3個絕緣層32、以及設置於積層膜26內之1個柱狀部27。該柱狀部27內之記憶體絕緣膜33如上所述，包含依序形成於積層膜26側面之阻擋絕緣膜33a、電荷儲存層33b及隧道絕緣膜33c。阻擋絕緣膜33a例如為SiO2 膜。電荷儲存層33b例如為SiN膜。隧道絕緣膜33c例如為SiO2 膜或SiON膜。
另一方面，各電極層31包含障壁金屬層31a及電極材層31b。障壁金屬層31a例如為TiN膜(氮化鈦膜)。電極材層31b例如為W層。本實施方式之各電極層31如圖2所示，隔著阻擋絕緣膜39形成於上部之絕緣層32之下表面、下部之絕緣層32之上表面、及阻擋絕緣膜33a之側面。阻擋絕緣膜39例如為Al2 O3 膜(氧化鋁膜)，與阻擋絕緣膜33a一併作為各記憶單元之阻擋絕緣膜發揮作用。因此，本實施方式之積層膜26除了電極層31及絕緣層32以外，進而包含阻擋絕緣膜39。阻擋絕緣膜39、障壁金屬層31a及電極材層31b依序形成於上部之絕緣層32之下表面、下部之絕緣層32之上表面、及阻擋絕緣膜33a之側面。
圖25係表示第1實施方式之變化例的半導體裝置之構造之剖視圖。
陣列區域2具備包含複數個記憶單元之記憶單元陣列111、記憶單元陣列111上之半導體層112、半導體層112上之背閘極絕緣膜113、及背閘極絕緣膜113上之背閘極電極114。背閘極電極114與下述選擇閘極SG同樣地，用以控制半導體層12之電場。陣列區域2進而具備記憶單元陣列111下之層間絕緣膜21a、及層間絕緣膜21a下之絕緣膜21b來作為層間絕緣膜21。絕緣膜21b例如為氧化矽膜。
電路區域1設置於陣列區域2下。電路區域1具備絕緣膜21b下之絕緣膜13a、及絕緣膜13a下之層間絕緣膜13b來作為層間絕緣膜13，且具備層間絕緣膜13b下之基板11。絕緣膜13a例如為氧化矽膜。基板11例如為矽基板等半導體基板。
陣列區域2具備複數根字元線WL及選擇閘極SG來作為記憶單元陣列111內之電極層。圖25中繪製出了記憶單元陣列111之階梯構造部121。陣列區域2進而具備上述背閘極電極114來作為記憶單元陣列111外之電極層。如圖25所示，各字元線WL經由接觸插塞122而與字元線配線層123電性連接，背閘極電極114經由接觸插塞124而與背閘極配線層125電性連接，選擇閘極SG經由接觸插塞126而與選擇閘極配線層127電性連接。貫通字元線WL及選擇閘極SG之柱狀部27經由接觸插塞25而與配線層24內之位元線BL電性連接，且與半導體層112電性連接。再者，字元線WL相當於上述電極層31之具體例。
電路區域1具備複數個電晶體12。各電晶體12具備隔著閘極絕緣膜設置於基板11上之閘極電極12a、以及設置於基板11內之未圖示之源極擴散層及汲極擴散層。電路區域1進而具備設置於該等電晶體12之源極擴散層或汲極擴散層上之複數個接觸插塞14、設置於該等接觸插塞14上且包含複數根配線之配線層15a、及設置於配線層15a上且包含複數根配線之配線層15b。電路區域1進而具備設置於配線層15b上之複數個介層插塞16、及於絕緣膜13a內設置於該等介層插塞16上之複數個金屬墊17。電路區域1作為控制陣列區域2之控制電路(邏輯電路)發揮作用。再者，配線層15a、15b相當於上述配線層15之具體例。
陣列區域2具備於絕緣膜21b內設置於金屬墊37上之複數個金屬墊22、設置於金屬墊22上之複數個介層插塞23、及設置於該等介層插塞23上且包含複數根配線之配線層131。各字元線WL及各位元線BL與配線層131內之對應配線電性連接。陣列區域2進而具備設置於配線層131上且包含複數根配線之配線層132、設置於配線層132上且包含複數根配線之配線層133、及設置於配線133上之介層插塞134。陣列區域2進而具備設置於介層插塞134上之金屬墊135、以及覆蓋金屬墊135及背閘極電極114之鈍化膜136。鈍化膜136例如為氧化矽膜，具有使金屬墊136之上表面露出之開口部P。金屬墊136係圖25之半導體裝置之外部連接墊，可經由焊球、金屬凸塊、接合線等連接於安裝基板或其他裝置。
圖3至圖7係表示第1實施方式之半導體裝置之製造方法之剖視圖。
圖3(a)中繪製出了用以製造陣列區域2之陣列晶圓W2。製造陣列區域2時，首先，於基板41上形成絕緣膜42，並於絕緣膜42上交替地形成複數個犧牲層31'與複數個絕緣層32(圖3(a))。其結果，絕緣膜42上形成積層膜26'。積層膜26'包含沿Z方向交替地積層之複數個犧牲層31'與複數個絕緣層32。基板41例如為Si基板等半導體基板。基板41係第2基板之例。絕緣膜42例如為SiN膜。犧牲層31'例如為SiN。
其次，形成貫通積層膜26'及絕緣膜42之複數個記憶體孔H1，並於各記憶體孔H1內依序形成記憶體絕緣膜33、通道半導體層34及核心絕緣膜35(圖3(a))。其結果，該等記憶體孔H1內形成沿Z方向延伸之複數個柱狀部27。記憶體絕緣膜33係藉由在各記憶體孔H1內依序形成阻擋絕緣膜33a、電荷儲存層33b及隧道絕緣膜33c而形成(參照圖2)。
其次，於積層膜26'及柱狀部27上形成絕緣膜43(圖3(a))。絕緣膜43例如為SiO2 膜。
其次，形成貫通絕緣膜43及積層膜26'之狹縫(未圖示)，並利用狹縫藉由濕式蝕刻將犧牲層31'去除(圖3(b))。其結果，積層膜26'內之絕緣層32間形成複數個空洞H2。
其次，經由狹縫於該等空洞H2內形成複數個電極層31(圖4(a))。其結果，絕緣膜42與絕緣膜43之間形成包含沿Z方向交替地積層之複數個電極層31與複數個絕緣層32之積層膜26。進而，於基板41之上方，形成上述複數個柱狀部27貫通積層膜26之構造。再者，於各空洞H2內形成電極層31時，是於各空洞H2內依序形成阻擋絕緣膜39、障壁金屬層31a及電極材層31b(參照圖2)。
其次，將絕緣膜43去除，並將各柱狀部27內之核心絕緣膜35之一部分去除，再於核心絕緣膜35之已被去除一部分之區域嵌入核心半導體層36(圖4(b))。其結果，各柱狀部27被加工成包含記憶體絕緣膜33、通道半導體層34、核心絕緣膜35及核心半導體層36之構造。
其次，於積層膜26及柱狀部27上形成層間絕緣膜21、金屬墊22、介層插塞23、配線層24及複數個接觸插塞25(圖4(b))。此時，該等接觸插塞25形成於各自所對應之柱狀部27之核心半導體層36上，配線層24、介層插塞23及金屬墊22依序形成於該等接觸插塞25上。
圖5(a)中繪製出了用以製造電路區域1之電路晶圓W1。圖5(a)所示之電路晶圓W1係藉由在基板11上形成電晶體12、層間絕緣膜13、複數個接觸插塞14、配線層15、介層插塞16及金屬墊17而製造(參照圖1)。此時，電晶體12形成於基板1上，該等接觸插塞14形成於基板1上或電晶體12上。進而，配線層15、介層插塞16及金屬墊17依序形成於該等接觸插塞14上。基板11係第1基板之例。
其次，使陣列晶圓W2反轉方向，並藉由機械壓力將電路晶圓W1與陣列晶圓W2貼合(圖5(a))。其結果，層間絕緣膜13與層間絕緣膜21黏接。其次，將電路晶圓W1與陣列晶圓W2退火(圖5(a))。其結果，金屬墊17與金屬墊22接合。如此，基板41上之金屬墊22貼合於基板11上之金屬墊17，基板41上之層間絕緣膜21貼合於基板11上之層間絕緣膜13，基板41積層於基板11之上方。
其次，將基板41去除(圖5(b))。其結果，絕緣膜42及各柱狀部27露出於基板11之上方。基板41例如係藉由CMP(Chemical Mechanical Polishing，化學機械拋光)而去除。於圖5(b)之步驟中，亦可不僅藉由CMP將基板41去除，還藉由CMP將基板11薄膜化。
其次，藉由蝕刻將絕緣膜42、及各柱狀部27之記憶體絕緣膜33之一部分去除(圖6(a))。記憶體絕緣膜33之被去除部分例如為自積層膜26露出之部分。其結果，各柱狀部27之通道半導體層34之一部分於較積層膜26高之位置，自記憶體絕緣膜33露出。
其次，於積層膜26及柱狀部27上形成源極層28之半導體層37(圖6(b))。其結果，各柱狀部27之通道半導體層34上形成半導體層37，因此半導體層37與各柱狀部27之通道半導體層34電性連接。
於圖6(b)之步驟中，半導體層37被形成為非晶半導體層。該非晶半導體層例如為a-Si(非晶矽)層。本實施方式中例如是，使用包含Si(矽)元素與H(氫)元素之源氣來形成身為a-Si層之半導體層37。因此，圖6(b)之步驟中所形成之半導體層37包含H原子作為雜質原子。該H原子較理想為自半導體層37脫離。
其次，採用P(磷)離子，進行向半導體層37內之離子注入(圖7(a))。其結果，P原子作為雜質原子導入半導體層37內。如下所述，該P原子具有促進H原子自半導體層37脫離之作用。
其次，將半導體層37退火，使H原子自半導體層37脫離(圖7(a))。其結果，半導體層37內之至少一部分H原子自半導體層37脫離，半導體層37內之H原子濃度下降。圖7(a)之退火步驟係第1退火之例。
本實施方式中，為了使作為雜質原子之H原子自半導體層37脫離，而向半導體層37內導入其他雜質原子即P原子。本實施方式中，該P原子會殘存於最終之半導體層37內，即製造完成後之(成品)半導體裝置之半導體層37內。又，於上述離子注入中，P離子有可能還會注入各柱狀部27之通道半導體層34內、或上述複數個絕緣層32中至少最上層之絕緣層32內。該情形時，P原子最終還會殘存於通道半導體層34內或該絕緣層32內。再者，P原子亦可還導入積層膜26之其他絕緣層32內且最終殘存於該絕緣層32內。關於圖7(a)之步驟之更詳細情況，將於下文加以說明。
其次，藉由雷射退火將半導體層37退火(圖7(b))。其結果，半導體層37結晶，而自非晶半導體層變成多晶半導體層。結晶後之半導體層37例如為多晶矽層。圖7(b)之退火步驟係第2退火之例。
其次，於半導體層37上形成源極層28之金屬層38，並於金屬層38上形成絕緣膜29(圖7(b))。
然後，將電路晶圓W1及陣列晶圓W2切割成複數個晶片。該等晶片係以使各晶片包含電路區域1與陣列區域2之方式切割而成。如此便製造出了圖1之半導體裝置。
圖8係表示第1實施方式之半導體裝置的製造方法之詳情之剖視圖。圖8(a)至圖8(c)中繪製出了圖7(a)之步驟之詳情。
圖8(a)中繪製出了注入離子前之半導體層37。因此，圖8(a)之半導體層37係包含H原子作為雜質原子之a-Si層。
圖8(b)顯示向半導體層37內之離子注入。藉由圖8(b)之步驟，向半導體層37內導入P原子作為雜質原子。圖8(b)中進而模式化顯示半導體層37內所含之Si原子與H原子。Si原子與H原子形成Si-Si鍵或Si-H鍵。根據本實施方式，藉由向半導體層37內導入P原子，可利用P原子將Si-H鍵切斷。因此，能促進H原子自半導體層37脫離。
自切斷Si-H鍵之觀點而言，導入半導體層37內之雜質原子亦可為能切斷Si-H鍵之P原子以外之雜質原子。然而，若向半導體層37內導入P原子，可使半導體層37成為n型半導體層，從而能提高半導體層37之性能。因此，導入半導體層37內之雜質原子較理想為P原子。
本實施方式之P原子進而亦被導入各柱狀部27之通道半導體層34內、及最上層之絕緣層32內。根據本實施方式，藉由向通道半導體層34內導入P原子，可使通道半導體層34成為n型半導體層，從而能提高通道半導體層34之性能。
本實施方式中，通道半導體層34內之P原子濃度距通道半導體層34上端之深度而減少。通道半導體層34之上端係通道半導體層34之+Z方向之前端，如圖8(b)所示，位於半導體層37內。本實施方式之離子注入較理想為例如以如下之條件進行：通道半導體層34內之P原子濃度於距通道半導體層34上端之深度為200 nm之位置，成為1×1019 cm-3 以上。該情形時，通道半導體層34內之P原子濃度於上端之處與距上端之深度為200 nm之處之間的整個區域內，成為1×1019 cm-3 以上。此種條件例如可藉由調整離子注入之加速電壓及劑量而設定。
根據本實施方式，可將通道半導體層34內之P原子濃度於上端附近設定為高濃度，藉此可提高通道半導體層34之性能。例如，藉由將通道半導體層34內之P原子濃度於上端附近設定為高濃度，能產生充足之記憶單元之抹除電流即GIDL電流(Gate Induced Drain Leakage，閘極引致汲極漏電流)。
再者，半導體層37中所含之P原子可藉由在圖8(b)之步驟以後進行之退火而擴散。因此，本實施方式中，亦可藉由此種退火，使P原子自半導體層37向通道半導體層34擴散。據此，成品半導體裝置之通道半導體層34內之P原子可源自於注入離子時注入通道半導體層34內之P離子，亦可源自於藉由之後之退火而擴散之P原子。最上層之絕緣層32內之P原子亦同樣如此。但相較於擴散，離子注入更易控制P原子濃度，因此如欲將通道半導體層34內之P原子濃度控制為所希望之濃度，通道半導體層34內之P原子濃度較理想為藉由注入離子進行調整。
又，通道半導體層34中所包含之P原子亦可藉由在圖8(b)之步驟以後進行之退火而擴散。該情形時，較理想為1×1019 cm-3 以上之上述濃度，於成品半導體裝置之通道半導體層34中亦成立。即，於成品半導體裝置中，較理想為通道半導體層34內之P原子濃度，於距通道半導體層34上端之深度為200 nm之位置成為1×1019 cm-3 以上。此種濃度例如可藉由將之後之擴散納入考量而調整注入離子時通道半導體層34內之P原子濃度來實現。
圖8(c)顯示半導體層37之退火(脫氫退火)。藉由圖8(c)之步驟，H原子自半導體層37脫離，半導體層37內之H原子濃度下降。此時，已與Si原子斷開之H原子容易自半導體層37脫離。
脫氫退火例如係以於未達400℃之溫度下使半導體層37內之H原子濃度變成10%以下(較佳為5%以下)之方式進行。脫氫退火可使用退火爐來進行，亦可藉由不會使半導體層37溶解之程度之低強度雷射退火來進行。另一方面，圖7(b)之雷射退火步驟係以會使半導體層37之一部分或全部溶解之程度之高強度來進行，藉此使半導體層37自a-Si層變成多晶矽層。
假如半導體層37內殘存有高濃度H原子，則H原子於半導體層37內有可能形成H2 分子，從而使半導體層37內產生孔隙或發生雷射退火時之消融。另一方面，半導體層37內之H原子亦有可能藉由400℃以上之高溫退火而自半導體層37脫離。然而，此種高溫退火有可能會對身為Cu層之金屬墊17、22造成不良影響。
本實施方式中是，先向半導體層37內導入P原子，再藉由之後之退火使H原子自半導體層37脫離。藉此，根據本實施方式，能藉由未達400℃之低溫退火，使H原子自半導體層37脫離。藉此，既能抑制對金屬墊17、22造成之不良影響，又能抑制半導體層37內之孔隙或雷射退火時之消融。
又，本實施方式中，使用P原子作為用以促進H原子脫離之雜質原子。該P原子還具有提高半導體層37及通道半導體層34之性能之作用。藉此，根據本實施方式，藉由注入離子，能同時實現促進脫離與提高性能該2個目的。藉此，無需分別進行用以提高半導體層37及通道半導體層34之性能之離子注入與用以促進H原子脫離之離子注入。從而，能縮短製造半導體裝置所需之時間。
圖9係用以說明第1實施方式之半導體裝置內之P(磷)原子濃度之曲線圖。
圖9(a)之縱軸表示圖1之通道半導體層34內各處之P原子濃度。圖9(a)之橫軸表示圖1之通道半導體層34內各處距通道半導體層34上端之深度。該深度之方向與Z方向平行。以下，將P原子濃度表述為「P濃度」。
圖9(a)之曲線A1～A5表示通道半導體層34內之P濃度分佈之5個例。通道半導體層34內之P濃度分佈可設定成任意形態，例如可設定成曲線A1～A5任一曲線之形態。
曲線A1係傾斜之直線，P濃度線性減小。曲線A2係上凸之曲線，P濃度非線性減小。曲線A3係下凹之曲線，P濃度非線性減小。曲線A4依序包含水平之直線部分與傾斜之直線部分，P濃度先保持固定，然後自特定深度開始減小。曲線A5依序包含傾斜之直線部分與水平之直線部分，P濃度先減小，於達到特定深度後保持固定。曲線A1～A5係P濃度隨深度而減小之減小函數。進而，曲線A1～A3係P濃度隨深度而單調減小之單調減小函數。如此，通道半導體層34內之P原子會於Z方向上具有濃度斜率。
如上所述，通道半導體層34內之P濃度較理想為於距通道半導體層34上端之深度為300 nm之位置達到1×1018 cm-3 以上，更理想為於距通道半導體層34上端之深度為200 nm之位置達到1×1019 cm-3 以上。因此，想要將通道半導體層34內之P濃度分佈如曲線A1所示般設定之情形時，曲線A1之300 nm深度處之P濃度較理想為設定為1×1018 cm-3 以上。想要將通道半導體層34內之P濃度分佈如曲線A2～A5任一曲線所示般設定之情形時，亦同樣如此。本實施方式之通道半導體層34內之P濃度分佈例如係按照高斯分佈來設定。
於圖9(a)中，曲線A1～A5之0 nm深度處之P濃度被設定為1×1020 cm-3 ，但亦可設定為其他值。
圖9(b)之縱軸表示圖1之半導體層37及最上層之絕緣層32內各處之P原子濃度(P濃度)。圖9(b)之橫軸表示圖1之半導體層37及最上層之絕緣層32內各處距半導體層37上表面之深度。該深度之方向亦與Z方向平行。再者，圖9(b)之曲線圖中所假定之情況是，如上所述，將最上層之絕緣層32之厚度設定得較其他絕緣層32之厚度大。
圖9(b)之曲線B1表示半導體層37及最上層之絕緣層32內之P濃度分佈之例。半導體層37及最上層之絕緣層32內之P濃度分佈可設定成任意形態，例如可設定成曲線B1之形態。
如曲線B1所示，半導體層37內之P濃度於任意之處皆為1×1019 cm-3 以上之高濃度。此種P濃度例如可藉由將離子注入之加速電壓設定得較高來實現。該情形時，不僅半導體層37內之P濃度會變高，最上層之絕緣層32內之P濃度亦會變高。若將離子注入之加速電壓設定得較高，則於成品半導體裝置中，最上層之絕緣層32內(進而其他絕緣層32內亦)會包含P原子。如曲線B1所示，最上層之絕緣層32內之P濃度隨深度而減小。本實施方式之半導體層37及最上層之絕緣層32內之P濃度分佈例如係按照高斯分佈來設定。如此，半導體層37內及最上層之絕緣層32內之P原子會於Z方向上具有濃度斜率。
圖10係表示第1實施方式之變化例的半導體裝置之製造方法之剖視圖。
圖10(a)及圖10(b)之步驟分別對應於圖7(a)及圖7(b)之步驟。圖6(b)所示之半導體層37亦可形成為由於柱狀部27之突出部而具有存在凹凸之上表面。圖10(a)中繪製出了如此形成之半導體層37。該情形時，對該半導體層37進行離子注入及退火(圖10(a))，進而對該半導體層37進行雷射退火(圖10(b))。然後，於半導體層37上形成金屬層38，於金屬層38上形成絕緣膜29，並藉由CMP將絕緣膜29之上表面平坦化。再者，該CMP亦可省略。
如上所述，本實施方式中是，先形成半導體層38，再向半導體層38內導入P原子，然後將半導體層38退火。藉此，根據本實施方式，能藉由低溫退火，使H原子自半導體層38脫離。進而，根據本實施方式，能藉由導入用以使H原子脫離之P原子，而向半導體層38及通道半導體層34內導入P原子，藉此能提高半導體層38及通道半導體層34之性能。
如此，根據本實施方式，能優化雜質原子(P原子及H原子)對半導體裝置之性能造成之影響。例如，既能享受P原子之優點，又能抑制H原子導致之問題。再者，本實施方式之方法亦可應用於P原子及H原子以外之雜質原子。
(第2實施方式) 圖11係表示第2實施方式之半導體裝置之構造之剖視圖。本實施方式之半導體裝置例如為三維快閃記憶體，具有與第1實施方式之半導體裝置(圖1)不同之構造。以下，以與第1實施方式之半導體裝置之構造之不同點為中心，對本實施方式之半導體裝置之構造進行說明。
本實施方式之半導體裝置如圖11所示，具備基板51、層間絕緣膜52、積層膜53、層間絕緣膜54、複數個柱狀部55、層間絕緣膜56、複數組絕緣膜57與配線層58、及複數個接觸插塞59。層間絕緣膜56係第1絕緣膜之例。
進而，積層膜53包含複數個電極層61及複數個絕緣層62。各柱狀部55包含半導體層63、記憶體絕緣膜64、通道半導體層65、核心絕緣膜66及核心半導體層67。通道半導體層65係第1半導體層之例。
基板51例如為Si基板等半導體基板。層間絕緣膜52形成於基板51上。層間絕緣膜52例如為SiO2 膜。
積層膜53設置於層間絕緣膜52上，包含沿Z方向交替地積層之複數個電極層61與複數個絕緣層62。電極層61例如為包含W層之金屬層，作為字元線發揮作用。絕緣層62例如為SiO2 膜。層間絕緣膜54形成於積層膜53上。層間絕緣膜54例如為SiO2 膜。
各柱狀部55設置於層間絕緣膜52、積層膜53及層間絕緣膜54內，包含半導體層63、記憶體絕緣膜64、通道半導體層65、核心絕緣膜66及核心半導體層67。
半導體層63於層間絕緣膜52及積層膜53內設置於基板51上，與基板51電性連接。半導體層63形成各柱狀部55之底部，具有沿Z方向延伸之棒狀形狀。記憶體絕緣膜64形成於積層膜53及層間絕緣膜54之側面，具有沿Z方向延伸之管狀形狀。通道半導體層65形成於記憶體絕緣膜64之側面、或半導體層63之上表面，具有沿Z方向延伸之管狀形狀。通道半導體層65與半導體層63電性連接。核心絕緣膜66形成於通道半導體層65之側面或上表面，具有沿Z方向延伸之棒狀形狀。核心半導體層67形成於通道半導體層65之側面、或核心絕緣膜66之上表面，具有沿Z方向延伸之棒狀形狀。核心半導體層67與通道半導體層65電性連接。
半導體層63例如為藉由自基板61外延成長而形成之單晶矽層。記憶體絕緣膜64如下所述，例如依序包含阻擋絕緣膜、電荷儲存層及隧道絕緣膜。阻擋絕緣膜例如為SiO2 膜。電荷儲存層例如為SiN膜。隧道絕緣膜例如為SiO2 膜或SiON膜。通道半導體層65例如為多晶矽層。核心絕緣膜66例如為SiO2 膜。核心半導體層66例如為多晶矽層。本實施方式之三維快閃記憶體之各記憶單元由通道半導體層65、電荷儲存層、電極層61等構成。
層間絕緣膜56形成於層間絕緣膜54及柱狀部55上。層間絕緣膜56例如為氧化矽膜。各組絕緣膜57與配線層58依序形成於層間絕緣膜52、積層膜53、層間絕緣膜54及層間絕緣膜56內，沿Z方向延伸。配線層58與基板電性連接。
接觸插塞59設置於層間絕緣膜56內，且配置於柱狀部55上。各接觸插塞59形成於對應柱狀部55之核心半導體層67上，藉此與核心半導體層67、通道半導體層65、半導體層63及基板51電性連接。接觸插塞59係插塞之例。
此處，對本實施方式之半導體裝置中所包含之雜質原子進行說明。
本實施方式之層間絕緣膜56包含特定之雜質原子。該雜質原子例如為H(氫)原子。本實施方式中，該雜質原子進而還包含於通道半導體層65中。關於本實施方式之層間絕緣膜56與通道半導體層65包含相同之雜質原子之理由，將於下文加以說明。
圖12係表示第2實施方式之半導體裝置之構造之放大剖視圖。
圖12中繪製出了積層膜53內所包含之3個電極層61及3個絕緣層62、以及設置於積層膜53內之1個柱狀部55。該柱狀部55內之記憶體絕緣膜64如上所述，包含依序形成於積層膜53側面之阻擋絕緣膜64a、電荷儲存層64b及隧道絕緣膜64c。阻擋絕緣膜64a例如為SiO2 膜。電荷儲存層64b例如為SiN膜。隧道絕緣膜64c例如為SiO2 膜或SiON膜。
另一方面，各電極層61包含障壁金屬層61a及電極材層61b。障壁金屬層61a例如為TiN膜。電極材層61b例如為W層。本實施方式之各電極層61如圖12所示，隔著阻擋絕緣膜68形成於上部之絕緣層62之下表面、下部之絕緣層62之上表面、及阻擋絕緣膜64a之側面。阻擋絕緣膜68例如為Al2 O3 膜，與阻擋絕緣膜64a一併作為各記憶單元之阻擋絕緣膜發揮作用。因此，本實施方式之積層膜53除了電極層61及絕緣層62以外，進而包含阻擋絕緣膜68。阻擋絕緣膜68、障壁金屬層61a及電極材層61b依序形成於上部之絕緣層62之下表面、下部之絕緣層62之上表面、及阻擋絕緣膜64a之側面。
圖13至圖21係表示第2實施方式之半導體裝置之製造方法之剖視圖。
首先，於基板51上形成層間絕緣膜52，並於層間絕緣膜52上交替地形成複數個犧牲層61'與複數個絕緣層62(圖13(a))。其結果，層間絕緣膜52上形成積層膜53'。積層膜53'包含沿Z方向交替地積層之複數個犧牲層61'與複數個絕緣層62。犧牲層61'例如為SiN。其次，於積層膜53'上形成層間絕緣膜54(圖13(a))。
其次，形成貫通層間絕緣膜52、積層膜53'及層間絕緣膜54之複數個記憶體孔H3(圖13(b))。其結果，該等記憶體孔H3內露出基板51之表面。其次，藉由自基板51外延成長，而於各記憶體孔H3內之基板51上形成半導體層63(圖14(a))。
其次，於基板51之整面形成記憶體絕緣膜64(圖14(b))。其結果，記憶體絕緣膜64形成於記憶體孔H3之內部及外部，具體而言，形成於半導體層63之上表面、積層膜53'及層間絕緣膜54之側面、以及層間絕緣膜54之上表面。記憶體絕緣膜64係藉由在基板51之整面依序形成阻擋絕緣膜64a、電荷儲存層64b及隧道絕緣膜64c而形成(參照圖12)。
其次，將記憶體絕緣膜64自半導體層63之上表面、及層間絕緣膜54之上表面去除(圖15(a))。其結果，各記憶體孔H3內露出半導體層63之上表面。
其次，於基板51之整面形成通道半導體層65(圖15(b))。其結果，通道半導體層65形成於記憶體孔H3之內部及外部，具體而言，形成於半導體層63之上表面、記憶體絕緣膜64之側面、及層間絕緣膜54之上表面。
其次，於各記憶體孔H3內嵌入核心絕緣膜66(圖16(a))。其結果，核心絕緣膜66於各記憶體孔H3內，形成於通道半導體層65之上表面或側面。
其次，藉由回蝕將各記憶體孔H3內之核心絕緣膜66之一部分去除(圖16(b))。其結果，各記憶體孔H3內之核心絕緣膜66上形成凹部H4。
其次，於基板51之整面形成核心半導體層67(圖17(a))。其結果，各凹部H4內形成核心半導體層67之一部分。於圖17(a)之步驟中，核心半導體層67被形成為非晶半導體層，且於之後之步驟中結晶而變成多晶半導體層。該非晶半導體層例如為a-Si(非晶矽)層。
其次，藉由RIE(Reactive Ion Etching，反應性離子蝕刻)將凹部H4外之核心半導體層67去除(圖17(b))。其結果，上述複數個記憶體孔H3內形成沿Z方向延伸之複數個柱狀部55。各柱狀部55形成為包含半導體層63、記憶體絕緣膜64、通道半導體層65、核心絕緣膜66及核心半導體層67。
其次，於層間絕緣膜54及柱狀部55上形成層間絕緣膜56(圖18(a))。其次，藉由RIE形成貫通層間絕緣膜52、積層膜53'、層間絕緣膜54及層間絕緣膜56之複數個狹縫H5(圖18(b))。
其次，利用該等狹縫H5藉由濕式蝕刻將犧牲層61'去除(圖19(a))。其結果，積層膜53'內之絕緣層62間形成複數個空洞H6。
其次，經由該等狹縫H5於該等空洞H6內形成複數個電極層61(圖19(b)))。其結果，層間絕緣膜52與層間絕緣膜54之間形成包含沿Z方向交替地積層之複數個電極層61與複數個絕緣層62之積層膜53。進而，於基板51上，形成上述複數個柱狀部55貫通層間絕緣膜52、積層膜53及層間絕緣膜54之構造。如圖19(b)所示，層間絕緣膜56設置於該等柱狀部55上，且隔著層間絕緣膜54設置於積層膜53上。再者，於各空洞H6內形成電極層61時，是於各空洞H6內依序形成阻擋絕緣膜68、障壁金屬層61a及電極材層61b(參照圖12)。
其次，於各狹縫H5內形成絕緣膜57，再自各狹縫H5之底部將絕緣膜57去除，然後於各狹縫H5內形成配線層58(圖20(a))。其結果，上述複數個狹縫H5內形成上述複數組絕緣膜57與配線層58。各狹縫H5內之配線層58與基板51電性連接。
其次，於層間絕緣膜56、絕緣膜57及配線層58上形成半導體層71(圖20(b))。於圖20(b)之步驟中，半導體層71被形成為非晶半導體層。該非晶半導體層例如為a-Si層。本實施方式中例如是，使用包含Si元素與H元素之源氣來形成身為a-Si層之半導體層71。因此，圖20(b)之步驟中所形成之半導體層71包含H原子作為雜質原子。半導體層71係第1膜之例。
其次，採用P(磷)離子，進行向半導體層71內之離子注入(圖21(a))。其結果，P原子作為雜質原子導入半導體層71內。如於第1實施方式中針對半導體層37所說明般，該P原子具有促進H原子自半導體層71脫離之作用。如下所述，本實施方式中，有效利用自半導體層71脫離之H原子來終結懸鍵。
半導體層71可基於任意目的而形成。例如，半導體層71可基於用作基板51上之配線層之目的而形成，亦可基於在半導體裝置之製造步驟中用作硬質遮罩層之目的而形成。前者之情形時，半導體層71會殘存於成品半導體裝置內，但後者之情形時，半導體層71不會殘存於成品半導體裝置內。本實施方式之半導體層71係作為用以加工基板51上之未圖示層之硬質遮罩層而形成，因此如下所述，不會殘存於成品半導體裝置內。從而，本實施方式中，亦可形成金屬層、絕緣膜或積層膜作為上述硬質遮罩層，以此來代替半導體層71。
又，離子注入中所使用之離子亦可為能促進H原子自半導體層71脫離之其他離子。此種離子例如為B(硼)離子、As(砷)離子、Si(矽)離子或O(氧)離子。例如，於使用半導體層71作為配線層之情形時，亦可向Si系之半導體層71內注入Si離子。該情形時，半導體層71及離子皆由Si元素構成，因此能抑制離子對半導體層71造成之不良影響。另一方面，於使用半導體層71作為配線層之情形時，亦可向半導體層71內注入P離子、B離子或As離子，使半導體層71為p型半導體層或n型半導體層。
本實施方式之離子注入例如係使用高能離子注入機以60 keV左右或未達60 keV之注入能量來進行。又，本實施方式之離子注入之劑量例如設定為1×1015 cm-2 以上。
其次，將半導體層71退火，使H原子自半導體層71脫離(圖21(a))。其結果，半導體層71內之至少一部分H原子自半導體層71脫離，半導體層71內之H原子濃度下降。
本實施方式中，自半導體層71脫離之H原子導入通道半導體層65內。本實施方式之通道半導體層65為多晶矽層，包含Si原子之懸鍵。根據本實施方式，藉由自半導體層71脫離之H原子，能使通道半導體層65內之懸鍵終結。藉此，能提高通道半導體層65及記憶單元之可靠性。其結果，於成品半導體裝置中，本實施方式之通道半導體層65包含H原子作為雜質原子。
懸鍵進而於通道半導體層65與隧道絕緣膜64c(參照圖12)之界面處亦會高密度地存在。本實施方式中，自半導體層71脫離之H原子亦會到達通道半導體層65與隧道絕緣膜64c之界面處。根據本實施方式，藉由自半導體層71脫離之H原子，能使通道半導體層65與隧道絕緣膜64c之界面處之懸鍵終結。其結果，於成品半導體裝置中，H原子還會包含於通道半導體層65與隧道絕緣膜64c之界面處、及隧道絕緣膜64c內。
本實施方式中，自半導體層71脫離之H原子係經由層間絕緣膜56而到達通道半導體層65及隧道絕緣膜64c。因此，於本實施方式之成品半導體裝置中，自半導體層71脫離之H原子亦存在於層間絕緣膜56內。本實施方式中，半導體層71之下表面與層間絕緣膜56之上表面以較大之區域相接，因此自半導體層71脫離之H原子容易導入層間絕緣膜56內。於本實施方式之成品半導體裝置中，自半導體層71脫離之H原子亦可進而存在於層間絕緣膜54內、及上述複數個絕緣層62中至少最上層之絕緣層62內。再者，本實施方式之半導體層71、層間絕緣膜56、通道半導體層65及隧道絕緣膜64c內之H原子基於與第1實施方式之半導體層37、最上層之絕緣層32及通道半導體層34內之P原子相同之理由，會於Z方向上具有濃度斜率。
將半導體層71退火之溫度(退火溫度)可為任意溫度。為了使H原子自半導體層71高效脫離，較理想為將退火溫度設定得較高。但另一方面，若退火溫度過高，則又會有退火對半導體裝置內之金屬層造成不良影響之虞。因此，退火溫度較理想為設定為不會對金屬層造成不良影響之程度之高溫。本實施方式之半導體層71之退火溫度例如設定為400℃～500℃。
於本實施方式之半導體層71係被作為用以加工基板51上之未圖示層之硬質遮罩層而形成之情形時，該加工結束，且於圖21(a)之步驟結束後該半導體層71會被去除(圖21(b))。進而，於層間絕緣膜56內之柱狀部55上形成開口部，並於開口部內形成接觸插塞59(圖21(b))。其結果，各接觸插塞59形成於對應柱狀部55之核心半導體層67上，且與核心半導體層67電性連接。
然後，於基板51上形成各種配線層、插塞、層間絕緣膜等。如此便製造出了圖11之半導體裝置。
此處，對本實施方式之半導體層71之更詳細情況進行說明。
本實施方式中，利用自半導體層71脫離之H原子來終結懸鍵。藉此，能提高通道半導體層65及隧道絕緣膜64c之可靠性、以及包含通道半導體層65及隧道絕緣膜64c之記憶單元之可靠性。
又，本實施方式中，將用作硬質遮罩之半導體層71還用以終結懸鍵。藉此，根據本實施方式，能將半導體層71有效活用於該2個目的。即，能使半導體層71不是僅僅用作硬質遮罩後即被去除，而是還被用以終結懸鍵然後再去除。但本實施方式中，亦可將半導體層71僅用以終結懸鍵。
又，本實施方式中，自形成半導體層71之時間點開始，半導體層71便包含H原子。然而，亦可於形成半導體層71後，藉由熱處理或電漿處理等向半導體層71內導入H原子。該情形時，向半導體層71內導入H原子後，要進行圖21(a)之步驟中之離子注入及退火。
又，本實施方式中，亦可於圖21(a)之步驟中之離子注入與退火之間，於半導體層71上形成絕緣膜。藉此，能抑制退火時半導體層71內之H原子自半導體層71之上表面釋出，使其容易自半導體層71之下表面釋出。換而言之，能藉由上述絕緣膜抑制H原子朝上方向擴散。其結果，能更有效率地終結懸鍵。該情形時，上述絕緣膜較理想為對H原子之擴散具有阻隔性。此種絕緣膜之例有SiN膜或Al2 O3 膜。反之，本實施方式中，亦可於半導體層71上形成對H原子之擴散具有阻隔性之半導體層或金屬層，而代替上述絕緣膜。再者，下述第3實施方式中說明使用對H原子之擴散具有阻隔性之阻隔層99之例。
又，本實施方式之半導體層71亦可包含能終結懸鍵之H原子以外之原子。此種原子之例有F(氟)原子或Cl(氯)原子。又，半導體層71內之H原子可為普通之1 H原子(輕氫原子)，亦可為2 H原子(重氫原子：D原子)。無論是使用上述哪一種雜質原子之情形，該雜質原子可為自形成半導體層71之時間點起便含在半導體層71內，亦可於形成半導體層71後導入半導體層71內。例如，於半導體層71包含F原子之情形時，自半導體層71脫離之F原子會被導入通道半導體層65等內，終結懸鍵，而含在成品半導體裝置之通道半導體層65等中。
又，本實施方式之P原子係藉由圖21(a)之步驟中之離子注入被導入半導體層71內。此時，P原子有可能亦被導入半導體層71以外之層內。於本實施方式之離子注入中，P原子例如有可能亦被導入層間絕緣膜56、層間絕緣膜54、通道半導體層65、核心半導體層67、上述複數個絕緣層62中至少最上層之絕緣層62等內。該情形時，P原子含在成品半導體裝置之層間絕緣膜56等中。例如，藉由將P原子導入通道半導體層65內及核心半導體層67內，能提高通道半導體層65及核心半導體層67之性能。參照圖22，進一步對此種P原子進行說明。
圖22係用以說明第2實施方式之半導體層71等中所包含之P(磷)原子濃度之曲線圖。
圖22之縱軸表示圖21(a)之半導體層71及層間絕緣膜56內各處之P原子濃度(P濃度)。圖22之橫軸表示圖21(a)之半導體層71及層間絕緣膜56內各處距半導體層71上表面之深度。符號T表示半導體層71之厚度。圖22之深度方向與Z方向平行。
圖22之曲線表示半導體層71及層間絕緣膜56內之P濃度分佈之例。該P濃度分佈具有與圖9(b)之曲線B1之P濃度分佈相同之形狀。具體而言，層間絕緣膜56內之P濃度隨深度而減小。於本實施方式之成品半導體裝置中，作為進行過圖21(a)之步驟之痕跡，層間絕緣膜56會包含具有圖22所示之P濃度分佈之P原子。於層間絕緣膜56以外之層包含P原子之情形時，亦同樣如此。如此，半導體層71內及層間絕緣膜56內之P原子能夠於Z方向具有濃度斜率。
再者，若於圖21(a)之步驟後，層間絕緣膜56內之P原子大幅擴散，則成品半導體裝置中之層間絕緣膜56內之P濃度分佈有可能自圖22所示之P濃度分佈大幅變化。另一方面，若於圖21(a)之步驟後，層間絕緣膜56內之P原子並無太大擴散，則成品半導體裝置中之層間絕緣膜56內之P濃度分佈將與圖22所示之P濃度分佈相同。
如上所述，本實施方式中，先形成半導體層71，然後向半導體層71內導入P原子，然後將半導體層71退火。藉此，根據本實施方式，能藉由自半導體層71離脫之H原子，向通道半導體層65等內導入H原子，從而能將通道半導體層65等內之懸鍵終結。藉此，能提高通道半導體層65等之可靠性。
如此，根據本實施方式，能優化雜質原子(P原子及H原子)對半導體裝置之性能造成之影響。例如，能利用P原子產生用以終結懸鍵之H原子，藉由如此產生之H原子而終結懸鍵。再者，本實施方式之方法如上所述，亦可應用於P原子及H原子以外之雜質原子。又，導入半導體層71內之原子亦可如上述Si原子般，為雜質原子以外之原子。
(第3實施方式) 圖23係表示第3實施方式之半導體裝置之構造之剖視圖。本實施方式之半導體裝置具備複數個平面(planar)型電晶體。以下，以與第1及第2實施方式之半導體裝置之構造之不同點為中心，對本實施方式之半導體裝置之構造進行說明。
圖23之半導體裝置具備基板81、複數個元件分離區域82、各電晶體之閘極絕緣膜83、閘極電極84、複數個側壁絕緣膜85、複數個擴展區域86及源極/汲極區域87、層間絕緣膜88、複數個接觸插塞89、包含複數根配線之配線層90、層間絕緣膜91、介層插塞92、包含複數根配線之配線層93、層間絕緣膜94、介層插塞95、包含複數根配線之配線層96、及鈍化膜97。
基板81例如為Si基板等半導體基板。基板81亦可為Si基板以外之半導體基板，還可為SOI(Silicon on Insulator，絕緣矽)基板。元件分離區域82形成於基板81內來將電晶體彼此分離。元件分離區域82亦被稱為STI(Shallow Trench Isolation，淺槽隔離區)。
各電晶體包含依序形成於基板81上之閘極絕緣膜83與閘極電極84。閘極絕緣膜83例如為SiO2 膜或高介電常數膜(高k膜)。閘極電極84例如為多晶矽層、金屬層、或包含多晶矽層與金屬層之積層膜。側壁絕緣膜85於基板81上，形成於閘極電極84之側面。擴展區域86隔著閘極電極84形成於基板81內。源極/汲極區域87亦隔著閘極電極84形成於基板81內。但擴展區域86夾於源極/汲極區域87之間。再者，形成於基板81上之電晶體可為鰭式FET(Field Effect Transistor，場效電晶體)或奈米線FET。
層間絕緣膜88覆蓋電晶體而形成於基板81上。層間絕緣膜88例如為SiO2 膜、或包含SiO2 膜與其他絕緣膜之積層膜。接觸插塞89形成於層間絕緣膜88內，且配置於閘極電極84上及源極/汲極區域87上。
配線層90於層間絕緣膜88上，形成於接觸插塞89上。配線層90例如為金屬層。層間絕緣膜91覆蓋配線層90而形成於層間絕緣膜88上。層間絕緣膜91例如為SiO2 膜、或包含SiO2 膜與其他絕緣膜之積層膜。介層插塞92於層間絕緣膜91內，形成於配線層90上。
配線層93於層間絕緣膜91上，形成於介層插塞92上。配線層93例如為金屬層。層間絕緣膜94覆蓋配線層93而形成於層間絕緣膜91上。層間絕緣膜94例如為SiO2 膜、或包含SiO2 膜與其他絕緣膜之積層膜。介層插塞95於層間絕緣膜94內，形成於配線層93上。
配線層96於層間絕緣膜94上，形成於介層插塞95上。配線層96例如為金屬層，包含作為接合墊發揮作用之配線。鈍化膜97覆蓋配線層96而形成於層間絕緣膜94上。但配線層96內之接合墊自鈍化膜97露出。鈍化膜97例如為SiO2 膜等絕緣膜。
再者，本實施方式之半導體裝置具備3個配線層90、93、96，但亦可具備4個以上配線層。本實施方式之半導體裝置之配線層之個數任意。
此處，對本實施方式之半導體裝置中所包含之雜質原子進行說明。
本實施方式之層間絕緣膜94包含特定之雜質原子。該雜質原子例如為H(氫)原子。本實施方式中，該雜質原子進而還包含於基板81中。關於本實施方式之層間絕緣膜94與基板81包含相同之雜質原子之理由，將於下文加以說明。
圖24係表示第3實施方式之半導體裝置之製造方法之剖視圖。
首先，於基板81內形成元件分離區域82，並於基板81上依序形成各電晶體之閘極絕緣膜83與閘極電極84(圖24(a))。元件分離區域82例如係藉由乾式蝕刻於基板81內形成溝槽，並於溝槽內嵌入SiO2 膜而形成。
其次，於基板81內形成擴展區域86，藉由回蝕於閘極電極84之側面形成側壁絕緣膜85，並於基板81內形成源極/汲極區域87(圖24(a))。擴展區域86及源極/汲極區域87例如係藉由向基板81內導入P(磷)、B(硼)、As(砷)等雜質原子而形成。
其次，於基板81上形成層間絕緣膜88，並於層間絕緣膜88內形成接觸插塞89(圖24(a))。其次，於層間絕緣膜88及接觸插塞89上形成配線層90，於層間絕緣膜88及配線層90上形成層間絕緣膜91，並於層間絕緣膜91內形成介層插塞92(圖24(a))。其次，於層間絕緣膜91及介層插塞92上形成配線層93，於層間絕緣膜91及配線層93上形成層間絕緣膜94，並於層間絕緣膜94內形成介層插塞95(圖24(a))。
其次，於層間絕緣膜94及介層插塞95上形成半導體層98(圖24(a))。於圖24(a)之步驟中，半導體層98被形成為非晶半導體層。該非晶半導體層例如為a-Si層。本實施方式中例如是，使用包含Si元素與H元素之源氣來形成身為a-Si層之半導體層98。因此，圖24(a)之步驟中所形成之半導體層98包含H原子作為雜質原子。半導體層98係第1膜之例。
其次，採用P(磷)離子，進行向半導體層98內之離子注入(圖24(a))。其結果，P原子作為雜質原子導入半導體層98內。如於第1及第2實施方式中針對半導體層37、71所說明般，該P原子具有促進H原子自半導體層98脫離之作用。如下所述，本實施方式中，有效利用自半導體層98脫離之H原子來終結懸鍵。
半導體層98可基於任意目的而形成。例如，半導體層98可基於用作基板51上之配線層之目的而形成，亦可基於在半導體裝置之製造步驟中用作硬質遮罩層之目的而形成。前者之情形時，半導體層98會殘存於成品半導體裝置內，但後者之情形時，半導體層98不會殘存於成品半導體裝置內。本實施方式之半導體層98係作為用以加工基板51上之未圖示層之硬質遮罩層而形成，因此如下所述，不會殘存於成品半導體裝置內。從而，本實施方式中，亦可形成金屬層、絕緣膜或積層膜作為上述硬質遮罩層，以此來代替半導體層98。
又，離子注入中所使用之離子亦可為能促進H原子自半導體層98脫離之其他離子。此種離子例如為B(硼)離子、As(砷)離子、Si(矽)離子或O(氧)離子。
本實施方式之離子注入例如係使用高能離子注入機以60 keV左右或未達60 keV之注入能量來進行。又，本實施方式之離子注入之劑量例如設定為1×1015 cm-2 以上。
其次，於半導體層98上形成絕緣膜99後，將半導體層98退火，使H原子自半導體層98脫離(圖24(b))。其結果，半導體層98內之至少一部分H原子自半導體層98脫離，半導體層98內之H原子濃度下降。將半導體層98退火之溫度(退火溫度)可為任意溫度，例如設定為400℃～500℃。絕緣膜99係第2膜之例。
本實施方式中，自半導體層98脫離之H原子導入基板81內。本實施方式之基板81為Si基板，於電晶體之通道區域等中包含Si原子之懸鍵。根據本實施方式，藉由自半導體層98脫離之H原子，能使基板81內之懸鍵終結。藉此，能提高通道區域及電晶體之可靠性。其結果，於成品半導體裝置中，本實施方式之基板81包含H原子作為雜質原子。
懸鍵進而於基板81與閘極絕緣膜82之界面處亦會高密度地存在。本實施方式中，自半導體層98脫離之H原子亦會到達基板81與閘極絕緣膜82之界面處。根據本實施方式，藉由自半導體層98脫離之H原子，能使基板81與閘極絕緣膜82之界面處之懸鍵終結。其結果，於成品半導體裝置中，H原子還會包含於基板81與閘極絕緣膜82之界面處、及閘極絕緣膜82內。
本實施方式中，自半導體層98脫離之H原子係經由層間絕緣膜94而到達基板81及閘極絕緣膜82。因此，於本實施方式之成品半導體裝置中，自半導體層98脫離之H原子亦存在於層間絕緣膜94內。本實施方式中，半導體層98之下表面與層間絕緣膜94之上表面以較大之區域相接，因此自半導體層98脫離之H原子容易導入層間絕緣膜94內。於本實施方式之成品半導體裝置中，自半導體層98脫離之H原子亦可進而存在於層間絕緣膜91內及層間絕緣膜88內。
本實施方式中，於圖24(b)之步驟中，退火前會於半導體層98上形成絕緣膜99。藉此，能抑制退火時半導體層98內之H原子自半導體層98之上表面釋出，使其容易自半導體層98之下表面釋出。換而言之，能藉由絕緣膜99抑制H原子朝上方向擴散。其結果，能更有效率地終結懸鍵。本實施方式之絕緣膜99對H原子之擴散具有阻隔性。此種絕緣膜99之例有SiN膜或Al2 O3 膜。再者，本實施方式中，亦可於半導體層98上形成對H原子之擴散具有阻隔性之半導體層或金屬層，以此來代替絕緣膜99。
於本實施方式之半導體層98係被作為用以加工基板81上之未圖示層之硬質遮罩層而形成之情形時，該加工結束，且於圖22(a)及圖22(b)之步驟結束後該半導體層98會被去除。本實施方式中，絕緣膜99亦同樣會於去除半導體層98前被去除。
然後，於層間絕緣膜94及介層插塞95上形成配線層96，於配線層96上形成鈍化膜97，並加工鈍化膜97而使接合墊自鈍化膜97露出(參照圖21)。如此便製造出了圖21之半導體裝置。
此處，對本實施方式之半導體層98之更詳細情況進行說明。
本實施方式中，利用自半導體層98脫離之H原子來終結懸鍵。藉此，能提高通道區域(基板81)及閘極絕緣膜82之可靠性、以及包含通道區域及閘極絕緣膜82之電晶體之可靠性。
又，本實施方式中，將用作硬質遮罩之半導體層98還用以終結懸鍵。藉此，根據本實施方式，能將半導體層98有效活用於該2個目的。即，能使半導體層98不是僅僅用作硬質遮罩後即被去除，而是還被用以終結懸鍵然後再去除。但本實施方式中，亦可將半導體層98僅用以終結懸鍵。
又，本實施方式中，自形成半導體層98之時間點開始，半導體層98便包含H原子。然而，亦可於形成半導體層98後，藉由熱處理或電漿處理等向半導體層98內導入H原子。該情形時，向半導體層98內導入H原子後，要進行圖24(a)之步驟中之離子注入、及圖24(b)之步驟中之退火。
又，本實施方式之半導體層98亦可包含能終結懸鍵之H原子以外之原子。此種原子之例有F原子或Cl原子。又，半導體層71內之H原子可為普通之1 H(輕氫)原子，亦可為2 H(重氫：D)原子。無論是使用上述哪一種雜質原子之情形，該雜質原子可為自形成半導體層98之時間點起便含在半導體層98內，亦可於形成半導體層98後導入半導體層98內。例如，於半導體層98包含F原子之情形時，自半導體層98脫離之F原子會導入基板81內，終結懸鍵，且包含於成品半導體裝置之基板81等中。
又，本實施方式之P原子係藉由圖24(a)之步驟中之離子注入，導入半導體層98內。此時，P原子有可能還導入半導體層98以外之層內。於本實施方式之離子注入中，P原子例如有可能還導入層間絕緣膜94、層間絕緣膜91、層間絕緣膜88、閘極電極84、基板81等內。該情形時，P原子會包含於成品半導體裝置之層間絕緣膜94等中。
如上所述，本實施方式中是，先形成半導體層98，再向半導體層98內導入P原子，然後將半導體層98退火。藉此，根據本實施方式，能藉由自半導體層98脫離之H原子，向基板81(通道區域)等內導入H原子，從而能使基板81等內之懸鍵終結。藉此，能提高基板81等之可靠性。
如此，根據本實施方式，能優化雜質原子(P原子及H原子)對半導體裝置之性能造成之影響。例如，能利用P原子產生用以終結懸鍵之H原子，並藉由如此產生之H原子終結懸鍵。再者，本實施方式之方法如上所述，亦可應用於P原子及H原子以外之雜質原子。又，導入半導體層98內之原子亦可如上述Si原子般，為雜質原子以外之原子。
再者，第1～第3實施方式中，離子注入中所使用之原子係種類與所被脫離之原子不同之原子。例如，藉由在離子注入中使用P原子，H原子得以脫離。然而，離子注入中所使用之原子亦可為種類與所被脫離之原子相同之原子。例如，藉由向第2實施方式之半導體層71內注入H離子，亦可使H原子自半導體層71脫離。
於將其應用於第1實施方式之半導體層37之情形時，若向半導體層37內注入H離子，則儘管所希望的是使半導體層37內之H原子濃度減小，但可想而知半導體層37內之H原子濃度會增加。然而，所注入之1個H離子一般會將複數個Si-H鍵切斷。因此，相較於注入半導體層71內之H離子之個數，自半導體層71脫離之H原子之個數更多。藉此，能使半導體層37內之H原子濃度減小。
於離子注入中使用H離子時，由於H離子較輕，因此具有容易將H離子注入至較深之位置之優點。例如，向積層膜26、26'、53、53'任一膜之內部注入離子之情形時，使用H離子較為理想。該情形時之H離子可為普通之1 H(輕氫)離子，亦可為2 H(重氫：D)離子。
再者，為了使半導體層71內之H原子容易向半導體層71外脫出，亦可於進行用以使H原子脫離之退火前，於半導體層71內形成穴或槽等凹部。半導體層71以外之層亦同樣如此。
又，想要使H原子自積層膜26、26'、53、53'等厚膜脫離之情形時，亦可將厚膜分成複數個部分來形成。該情形時，亦可依序重複進行形成厚膜之一部分之步驟、向該一部分注入離子之步驟、及將該一部分退火之步驟。該情形時，與厚膜整體之厚度相比，該一部分之厚度較薄，因此容易進行離子注入。
上文對若干個實施方式進行了說明，但該等實施方式只是作為示例而提出，並非要限定發明之範圍。該等實施方式可按照其他不同之實施方式加以實施，且可於不脫離發明主旨之範圍內，進行各種省略、替換、變更。該等實施方式及其變形包含於發明之範圍及主旨中，同樣包含於申請專利範圍所記載之發明及其同等之範圍內。相關申請案之引用
本申請案基於2020年7月7日提出申請之先前日本專利申請案第2020-117284號之優先權利益，且追求該利益，其全部內容藉由引用而包含於此。
1:電路區域 2:陣列區域 11:基板 12:電晶體 12a:閘極電極 13:層間絕緣膜 13a:絕緣膜 13b:層間絕緣膜 14:接觸插塞 15:配線層 15a:配線層 15b:配線層 16:介層插塞 17:金屬墊 21:層間絕緣膜 21a:層間絕緣膜 21b:絕緣膜 22:金屬墊 23:介層插塞 24:配線層 25:接觸插塞 26:積層膜 26':積層膜 27:柱狀部 28:源極層 29:絕緣膜 31:電極層 31':犧牲層 31a:障壁金屬層 31b:電極材層 32:絕緣層 33:記憶體絕緣膜 33a:阻擋絕緣膜 33b:電荷儲存層 33c:隧道絕緣膜 34:通道半導體層 35:核心絕緣膜 36:核心半導體層 37:半導體層 38:金屬層 39:阻擋絕緣膜 41:基板 42:絕緣膜 43:絕緣膜 51:基板 52:層間絕緣膜 53:積層膜 53':積層膜 54:層間絕緣膜 55:柱狀部 56:層間絕緣膜 57:絕緣膜 58:配線層 59:接觸插塞 61:電極層 61':犧牲層 61a:障壁金屬層 61b:電極材層 62:絕緣層 63:半導體層 64:記憶體絕緣膜 64a:阻擋絕緣膜 64b:電荷儲存層 64c:隧道絕緣膜 65:通道半導體層 66:核心絕緣膜 67:核心半導體層 68:阻擋絕緣膜 71:半導體層 81:基板 82:元件分離區域 83:閘極絕緣膜 84:閘極電極 85:側壁絕緣膜 86:擴展區域 87:源極/汲極區域 88:層間絕緣膜 89:接觸插塞 90:配線層 91:層間絕緣膜 92:介層插塞 93:配線層 94:層間絕緣膜 95:介層插塞 96:配線層 97:鈍化膜 98:半導體層 99:絕緣膜 111:記憶單元陣列 112:半導體層 113:背閘極絕緣膜 114:背閘極電極 121:階梯構造部 122:接觸插塞 123:字元線配線層 124:接觸插塞 125:背閘極配線層 126:接觸插塞 127:選擇閘極配線層 131:配線層 132:配線層 133:配線層 134:介層插塞 135:金屬墊 136:鈍化膜 BL:位元線 H1:記憶體孔 H2:空洞 H3:記憶體孔 H4:凹部 H5:狹縫 H6:空洞 S:電路區域與陣列區域之貼合面 SG:選擇閘極 W1:電路晶圓 W2:陣列晶圓 WL:字元線
圖1係表示第1實施方式之半導體裝置之構造之剖視圖。 圖2係表示第1實施方式之半導體裝置之構造之放大剖視圖。 圖3(a)、(b)、圖4(a)、(b)、圖5(a)、(b)、圖6(a)、(b)、圖7(a)、(b)係表示第1實施方式之半導體裝置之製造方法之剖視圖。 圖8(a)～(c)係表示第1實施方式之半導體裝置的製造方法之詳情之剖視圖。 圖9(a)、(b)係用以說明第1實施方式之半導體裝置內之磷原子濃度之曲線圖。 圖10(a)、(b)係表示第1實施方式之變化例的半導體裝置之製造方法之剖視圖。 圖11係表示第2實施方式之半導體裝置之構造之剖視圖。 圖12係表示第2實施方式之半導體裝置之構造之放大剖視圖。 圖13(a)、(b)、圖14(a)、(b)、圖15(a)、(b)、圖16(a)、(b)、圖17(a)、(b)、圖18(a)、(b)、圖19(a)、(b)、圖20(a)、(b)、圖21(a)、(b)係表示第2實施方式之半導體裝置之製造方法之剖視圖。 圖22係用以說明第2實施方式之半導體層等中所包含之磷原子濃度之曲線圖。 圖23係表示第3實施方式之半導體裝置之構造之剖視圖。 圖24(a)、(b)係表示第3實施方式之半導體裝置之製造方法之剖視圖。 圖25係表示第1實施方式之變化例的半導體裝置之構造之剖視圖。
1:電路區域
2:陣列區域
11:基板
12:電晶體
13:層間絕緣膜
14:接觸插塞
15:配線層
16:介層插塞
17:金屬墊
21:層間絕緣膜
22:金屬墊
23:介層插塞
24:配線層
25:接觸插塞
26:積層膜
27:柱狀部
28:源極層
29:絕緣膜
31:電極層
32:絕緣層
33:記憶體絕緣膜
34:通道半導體層
35:核心絕緣膜
36:核心半導體層
37:半導體層
38:金屬層
S:電路區域與陣列區域之貼合面

Claims (19)

  1. 一種半導體裝置，其具備：積層膜，其包含沿第1方向交替地積層之複數個電極層與複數個絕緣層；柱狀部，其包含在上述積層膜內沿上述第1方向延伸之電荷儲存層與第1半導體層；及第2半導體層或第1絕緣膜，其設置於上述積層膜及上述柱狀部上，包含與上述第1半導體層中所含之雜質原子相同之雜質原子，且於上述第1方向上具有上述雜質原子之濃度斜率(gradient)；其中上述複數個絕緣層中至少最上層之絕緣層亦包含與上述第1及第2半導體層中所含之上述雜質原子相同之雜質原子。
  2. 如請求項1之半導體裝置，其中上述雜質原子係磷原子。
  3. 如請求項1之半導體裝置，其中上述第1半導體層內之上述雜質原子之濃度，於距上述第1半導體層上端之深度為200nm之位置為1×1019cm-3以上。
  4. 如請求項1之半導體裝置，其進而具備：第1基板；第1墊，其設置於上述第1基板之上方；及第2墊，其設置於上述第1墊上；且 上述第1半導體層設置於較上述第2墊高之位置，與上述第2墊電性連接。
  5. 如請求項1之半導體裝置，其中上述雜質原子係輕氫原子、重氫原子、氟原子或氯原子。
  6. 如請求項1之半導體裝置，其進而具備插塞，上述插塞於上述第1絕緣膜內設置於上述柱狀部上，與上述第1半導體層電性連接。
  7. 一種半導體裝置之製造方法，其包含：形成積層膜及柱狀部，上述積層膜包含沿第1方向交替地積層之複數個電極層與複數個絕緣層，上述柱狀部包含在上述積層膜內沿上述第1方向延伸之電荷儲存層與第1半導體層，於上述積層膜及上述柱狀部上形成第2半導體層，向上述第2半導體層內導入雜質原子，向上述第2半導體層內導入上述雜質原子後，藉由上述第2半導體層之第1退火使上述第2半導體層內之氫原子之濃度降低。
  8. 如請求項7之半導體裝置之製造方法，其中上述雜質原子係磷原子。
  9. 如請求項7之半導體裝置之製造方法，其中上述雜質原子亦被導入上述第1半導體層內、及/或上述複數個絕緣層中至少最上層之絕緣層內。
  10. 如請求項7之半導體裝置之製造方法，其中將上述第2半導體層形成作為非晶半導體層，且藉由上述第1退火後進行之第2退火而結晶化。
  11. 如請求項7之半導體裝置之製造方法，其進而包含：於第1基板上形成第1墊，於第2基板上形成上述積層膜、上述柱狀部及第2墊，將上述第1墊與上述第2墊貼合，而於上述第1基板之上方積層上述第2基板，於上述第1基板之上方積層上述第2基板後，將上述第2基板去除而使上述第1半導體層露出；且上述第2半導體層於使上述第1半導體層露出後，形成於上述積層膜及上述柱狀部上。
  12. 一種半導體裝置之製造方法，其包含：於基板之上方，形成包含雜質原子之第1膜，向上述第1膜內注入離子，向上述第1膜內注入上述離子後，藉由上述第1膜之退火使上述第1膜內之上述雜質原子之濃度降低。
  13. 如請求項12之半導體裝置之製造方法，其中上述離子係磷離子、硼離子、砷離子、矽離子或氧離子。
  14. 如請求項12之半導體裝置之製造方法，其中上述雜質原子係輕氫原 子、重氫原子、氟原子或氯原子。
  15. 如請求項12之半導體裝置之製造方法，其中上述雜質原子係於形成上述第1膜與注入上述離子之間，被導入上述第1膜內。
  16. 如請求項12之半導體裝置之製造方法，其進而包含：於上述基板上，形成積層膜、柱狀部及第1絕緣膜，上述積層膜包含沿第1方向交替地積層之複數個電極層與複數個絕緣層，上述柱狀部包含在上述積層膜內沿上述第1方向延伸之電荷儲存層與第1半導體層，上述第1絕緣膜設置於上述積層膜及上述柱狀部上；且上述第1膜形成於上述第1絕緣膜上，藉由上述第1膜之退火而自上述第1膜釋出之上述雜質原子，被導入上述第1絕緣膜及上述第1半導體層內。
  17. 如請求項16之半導體裝置之製造方法，其進而包含：於上述第1膜之退火後，將上述第1膜去除，將上述第1膜去除後，於上述第1絕緣膜內之上述柱狀部上，形成與上述第1半導體層電性連接之插塞。
  18. 如請求項12之半導體裝置之製造方法，其進而包含：在上述基板上依序形成閘極絕緣膜與閘極電極，且上述第1膜形成於上述閘極電極之上方。
  19. 如請求項12之半導體裝置之製造方法，其進而包含：向上述第1膜內注入上述離子後，於上述第1膜上形成第2膜，且上述第1膜之退火係於形成上述第2膜後進行，藉由上述第1膜之退火而自上述第1膜釋出之上述雜質原子，被導入上述基板內。
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