JP2023138008A - 半導体記憶装置の製造方法および半導体記憶装置 - Google Patents

半導体記憶装置の製造方法および半導体記憶装置 Download PDF

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Abstract

【課題】複数の導電層と複数のコンタクトとをより確実に接続すること。【解決手段】実施形態の半導体記憶装置の製造方法は、第２のマスク層をスリミングにより第１の辺へと向かう第１の方向へと後退させつつ、複数の第１及び第２の絶縁層のうち、第２のマスク層から露出する積層体の１組の第１及び第２の絶縁層をエッチング除去する処理を複数回繰り返し、スリミングを複数回行った第２のマスク層を除去し、第１の辺に露出した第１のストッパ層を除去し、第１のマスク層をスリミングにより第１の方向へと後退させつつ、複数の第１及び第２の絶縁層のうち、第１のマスク層から露出する積層体の１組の第１及び第２の絶縁層をエッチング除去する処理を複数回繰り返す。【選択図】図９

Description

本発明の実施形態は、半導体記憶装置の製造方法および半導体記憶装置に関する。
３次元不揮発性メモリでは、例えば複数の導電層が積層された積層体中に３次元にメモリセルを配置する。また、これらの複数の導電層を階段状に加工して、それぞれにコンタクトを接続することで、複数の導電層を電気的に引き出すことができる。
特許第６１２９７５６号公報 特開２０１９－１２１７６９号公報 特開２０２１－４８３４８号公報
１つの実施形態は、複数の導電層と複数のコンタクトとをより確実に接続することができる半導体記憶装置の製造方法および半導体記憶装置を提供することを目的とする。
実施形態の半導体記憶装置の製造方法は、複数の第１の絶縁層と複数の第２の絶縁層とが１層ずつ交互に積層された積層体を形成し、第１の辺を有する第１のマスク層を前記積層体の上方に形成し、少なくとも前記第１の辺を覆う第１のストッパ層を形成し、前記第１の辺を含む前記第１のマスク層を覆う第２のマスク層を形成し、前記第２のマスク層をスリミングにより前記第１の辺へと向かう第１の方向へと後退させつつ、前記複数の第１及び第２の絶縁層のうち、前記第２のマスク層から露出する前記積層体の１組の第１及び第２の絶縁層をエッチング除去する処理を複数回繰り返し、前記スリミングを複数回行った前記第２のマスク層を除去し、前記第１の辺に露出した前記第１のストッパ層を除去し、前記第１のマスク層をスリミングにより前記第１の方向へと後退させつつ、前記複数の第１及び第２の絶縁層のうち、前記第１のマスク層から露出する前記積層体の１組の第１及び第２の絶縁層をエッチング除去する処理を複数回繰り返す。
実施形態にかかる半導体記憶装置が備えるメモリ領域の構成の一例を示す断面図。 実施形態にかかる半導体記憶装置が備える階段部の構成の一例を示す断面図。 実施形態にかかる半導体記憶装置が備える階段部の構成の一例を示す上面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 比較例にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。 実施形態の変形例１にかかる半導体記憶装置が備える階段部の形成方法の手順の一部を順に例示する断面図。 実施形態の変形例１にかかる半導体記憶装置が備える階段部の形成方法の手順の一部を順に例示する断面図。 実施形態の変形例１にかかる半導体記憶装置が備える階段部の形成方法の手順の一部を順に例示する断面図。 実施形態の変形例１にかかる半導体記憶装置が備える階段部の構成の一例を示す上面図。 実施形態の変形例２にかかる半導体記憶装置が備える階段部の形成方法の手順の一部を例示する断面図。 実施形態のその他の変形例にかかる半導体記憶装置の製造方法において、２層のストッパ層を形成した様子を示す断面図。
以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１が備えるメモリ領域ＭＲの構成の一例を示す断面図である。図１（ａ）は、半導体記憶装置１のメモリ領域ＭＲを含むＹ方向に沿う断面図である。図１（ｂ）は、半導体記憶装置１のピラーＰＬの一部拡大断面図である。
なお、本明細書において、Ｘ方向およびＹ方向は共に、後述するワード線ＷＬの面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、後述するワード線ＷＬの電気的な引き出し方向を第１の方向と呼ぶことがあり、この第１の方向はＸ方向に沿う方向である。また、第１の方向と交差する方向を第２の方向と呼ぶことがあり、この第２の方向はＹ方向に沿う方向である。ただし、半導体記憶装置１は製造誤差を含みうるため、第１の方向と第２の方向とは必ずしも直交しない。
図１（ａ）に示すように、半導体記憶装置１は、ソース線ＳＬ及び積層体ＬＭを備える。
ソース線ＳＬは、図示しないシリコン基板等の半導体基板の一部に形成され、あるいは、半導体基板から離れた上方に形成されている。ソース線ＳＬは、下部ソース線ＤＳＬａ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｂを備える。下部ソース線ＤＳＬａ上には中間ソース線ＢＳＬが配置され、中間ソース線ＢＳＬには上部ソース線ＤＳＬｂが配置される。下部ソース線ＤＳＬａ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｂは、例えば導電性のポリシリコン層等である。
ソース線ＳＬ上には、複数の導電層としてのワード線ＷＬと、複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭが配置されている。ワード線ＷＬは、例えばタングステン層またはモリブデン層等である。絶縁層ＯＬは、例えば酸化シリコン層等である。ワード線ＷＬの層数は任意である。積層体ＬＭが、最上層のワード線ＷＬの更に上層、及び最下層のワード線ＷＬの更に下層、の少なくともいずれかに、さらに１層以上の選択ゲート線を有していてもよい。積層体ＬＭは、また、メモリ領域ＭＲ及び階段部ＳＲ，ＳＲｄ（図２参照）を備える。
積層体ＬＭの上面は、酸化シリコン層等である絶縁層５２によって覆われている。絶縁層５２上には、酸化シリコン層等である絶縁層５３が配置されている。絶縁層５３上には、酸化シリコン層等である絶縁層５４が配置されている。
積層体ＬＭには、積層体ＬＭの積層方向およびＸ方向に沿う方向に積層体ＬＭ内を延びる複数の板状コンタクトＬＩが配置されている。これにより、複数の板状コンタクトＬＩは積層体ＬＭをＹ方向に分割する。より詳細には、個々の板状コンタクトＬＩは、絶縁層５２、積層体ＬＭ、及び上部ソース線ＤＳＬｂを貫通して、中間ソース線ＢＳＬに到達する。
また、板状コンタクトＬＩは、Ｙ方向に向かい合う側壁を覆う絶縁層５５と、絶縁層５５に挟まれた板状コンタクトＬＩの内側部分に充填される導電層２１とを備える。絶縁層５５は例えば酸化シリコン層等であり、導電層２１は、例えばタングステン層、または導電性のポリシリコン層等である。
導電層２１の下端部は、中間ソース線ＢＳＬを介してソース線ＳＬに電気的に接続されている。導電層２１の上端部は、絶縁層５３中を延びるプラグＶ０を介して、絶縁層５４中に配置される上層配線ＭＸに電気的に接続されている。
上記構成により、板状コンタクトＬＩは、ソース線コンタクトして機能する。ただし、板状コンタクトＬＩに替えて、絶縁層等から構成される板状部によって、積層体ＬＭがＹ方向に分割されていてもよい。この場合、この板状部は、ソース線コンタクトとしての機能を有さない。
Ｙ方向に隣接する板状コンタクトＬＩに挟まれた積層体ＬＭの領域には、複数のピラーＰＬが配置されている。これらのピラーＰＬは、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間ソース線ＢＳＬを貫通して、下部ソース線ＤＳＬａに到達している。複数のピラーＰＬが配置された積層体ＬＭの領域を例えばメモリ領域ＭＲと呼ぶ。
メモリ領域ＭＲ内において、複数のピラーＰＬは、積層体ＬＭの積層方向から見て、例えば千鳥状に分散して配置されている。個々のピラーＰＬは、積層体ＬＭの積層方向から見て例えば円形、楕円形、または小判形（オーバル形）の形状を有する。
また、ピラーＰＬは、積層体ＬＭの積層方向に延びるメモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲと、これらの上端部であって、絶縁層５２中に配置されるキャップ層ＣＰとを有する。
図１（ｂ）に示すように、メモリ層ＭＥは、ピラーＰＬの外周側から順に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮが積層された積層構造を有する。チャネル層ＣＮは、トンネル絶縁層ＴＮの更に内側に配置される。チャネル層ＣＮの更に内側にはコア層ＣＲが充填されている。
なお、中間ソース線ＢＳＬの高さ位置には、メモリ層ＭＥが配置されておらず、露出したチャネル層ＣＮが直接中間ソース線ＢＳＬと接触している。
ブロック絶縁層ＢＫ、トンネル絶縁層ＴＮ、及びコア層ＣＲは、例えば酸化シリコン層等である。電荷蓄積層ＣＴは例えば窒化シリコン層等である。チャネル層ＣＮ及びキャップ層ＣＰは、例えばアモルファスシリコン層またはポリシリコン層等の半導体層である。
キャップ層ＣＰの上端部は、絶縁層５３，５２中を延びるプラグＣＨを介して、絶縁層５４中に配置されるビット線ＢＬに電気的に接続されている。ビット線ＢＬは、ワード線ＷＬの引き出し方向と交差する方向、つまり、Ｙ方向に沿う方向に延びている。
チャネル層ＣＮの上端部はキャップ層ＣＰに接続されている。チャネル層ＣＮは、また、中間ソース線ＢＳＬに側面で接し、この中間ソース線ＢＳＬを介してソース線ＳＬに電気的に接続されている。
上記構成により、ピラーＰＬと、複数のワード線ＷＬとのそれぞれの交差部にはメモリセルＭＣが形成される。これらのメモリセルＭＣに、これらのメモリセルＭＣと同じ高さ位置にあるワード線ＷＬから所定の電圧が印可されることにより、これらのメモリセルＭＣに対して、データの書き込み及び読み出しが行われる。
また、積層体ＬＭが選択ゲート線を備えている場合、選択ゲート線とピラーＰＬとの交差部には選択ゲートが形成される。選択ゲート線から所定の電圧が印加されることにより、選択ゲートがオンまたはオフして、その選択ゲートが属するピラーＰＬのメモリセルＭＣが選択状態または非選択状態となる。
このように、メモリ領域ＭＲ内に３次元的に複数のメモリセルＭＣが配置されることにより、実施形態の半導体記憶装置１は、例えば３次元不揮発性メモリとして構成される。
図２は、実施形態にかかる半導体記憶装置１が備える階段部ＳＲ，ＳＲｄの構成の一例を示す断面図である。図２（ａ）は、半導体記憶装置１の階段部ＳＲを含むＸ方向に沿う断面図である。図２（ｂ）は、半導体記憶装置１の階段部ＳＲｄを含むＹ方向に沿う断面図である。
図２（ａ）に示すように、積層体ＬＭのＸ方向の少なくとも一端部には、複数のワード線ＷＬと複数の絶縁層ＯＬとが階段状に加工されて終端する階段部ＳＲが配置されている。つまり、階段部ＳＲは、積層体ＬＭの中央側に配置されるメモリ領域ＭＲ側へと向かって高くなっていく。階段部ＳＲの全体は、酸化シリコン層等である絶縁層５１により覆われている。上述の絶縁層５２～５４は、絶縁層５１の上面にも形成されている。
階段部ＳＲの各段は、１組のワード線ＷＬ及び絶縁層ＯＬによって構成される。階段部ＳＲの各段を構成するワード線ＷＬと絶縁層ＯＬとのＸ方向の端面を第１のステップ面としてのステップ面ＳＰと呼ぶ。階段部ＳＲの各段を構成するワード線ＷＬの上面をテラス面ＴＲと呼ぶ。複数のワード線ＷＬのそれぞれのテラス面ＴＲには、コンタクトＣＣが接続されている。
個々のコンタクトＣＣは、絶縁層５２，５１を貫通し、階段部ＳＲの各段のワード線ＷＬに到達している。コンタクトＣＣは、コンタクトＣＣの側壁を覆う絶縁層５６と、絶縁層５６の内側に充填される導電層２２とを備える。導電層２２の下端部は、対応するワード線ＷＬのテラス面ＴＲに接続されている。導電層２２の上端部は、絶縁層５３中を延びるプラグＶ０を介して、絶縁層５４中に配置される上層配線ＭＸに電気的に接続されている。
半導体記憶装置１は、図示しない周辺回路を備えており、上層配線ＭＸは周辺回路に電気的に接続されている。周辺回路は、複数のトランジスタを備え、メモリセルＭＣの電気的な動作に寄与する。周辺回路、上層配線ＭＸ、コンタクトＣＣ、及びワード線ＷＬを介してメモリセルＭＣに上述の電圧が印可されることで、メモリセルＭＣに対するデータの読み書きが行われる。
図２（ｂ）に示すように、積層体ＬＭのＹ方向の両端部には、複数のワード線ＷＬと複数の絶縁層ＯＬとが階段状に加工されて終端する階段部ＳＲｄが配置されている。つまり、階段部ＳＲｄは、積層体ＬＭの中央側に配置されるメモリ領域ＭＲ側へと向かって高くなっていく。階段部ＳＲｄの全体もまた、絶縁層５１により覆われている。上述の絶縁層５２～５４は、階段部ＳＲｄを覆う絶縁層５１の上面にも形成されている。
階段部ＳＲｄの各段は、複数組のワード線ＷＬ及び絶縁層ＯＬによって構成される。これにより、階段部ＳＲｄは、Ｘ方向端部の階段部ＳＲよりも急な傾きを有しており、階段部ＳＲよりも階段長、つまり、最上段から最下段までの長さが短い。
階段部ＳＲｄの各段を構成するワード線ＷＬと絶縁層ＯＬとのＸ方向の端面を第２のステップ面としてのステップ面ＳＰｄと呼ぶ。階段部ＳＲｄの各段を構成するワード線ＷＬの上面をテラス面ＴＲｄと呼ぶ。Ｙ方向両端部の階段部ＳＲｄは、半導体記憶装置１の機能に寄与しないダミーの階段部であり、階段部ＳＲｄのテラス面ＴＲｄには上述のコンタクトＣＣは接続されていない。
なお、本明細書では、階段部ＳＲ，ＳＲｄのワード線ＷＬのそれぞれのテラス面ＴＲ，ＴＲｄが向いた側を半導体記憶装置１の上方側と定義する。
図３は、実施形態にかかる半導体記憶装置１が備える階段部ＳＲ，ＳＲｄの構成の一例を示す上面図である。図３（ａ）は、半導体記憶装置１の階段部ＳＲを含む上面図である。図３（ｂ）は、半導体記憶装置１の階段部ＳＲｄを含む上面図である。
ただし、図３において、階段部ＳＲ，ＳＲｄを覆う絶縁層５１～５４等は省略されている。また、図３（ａ）において、図面の見易さの観点から、板状コンタクトＬＩを破線で示し、板状コンタクトＬＩを透過させて下方の階段部ＳＲの様子を示す。
図３（ａ）に示すように、複数の板状コンタクトＬＩによってＹ方向に分割された積層体ＬＭのそれぞれの領域において、階段部ＳＲの各段にコンタクトＣＣが配置されている。
また、階段部ＳＲを上面から眺めると、階段部ＳＲの各段を構成する複数のステップ面ＳＰがＹ方向に沿う方向に延びているのが判る。
階段部ＳＲの最下段のステップ面ＳＰは、Ｙ方向に沿う方向に実質的に直線的に延びている。階段部ＳＲの最下段から２段目のステップ面ＳＰは、Ｙ方向の中央部分が迫り出した弓なりの形状を有している。階段部ＳＲの最下段から３段目のステップ面ＳＰは、Ｙ方向の中央部分がより迫り出し、弓なりの度合いが増した形状を有している。
このように、階段部ＳＲの複数のステップ面ＳＰのうち、幾つかのステップ面ＳＰは、実質的に直線的に延びる形状から中央部分が迫り出した形状へと、階段部ＳＲが高くなっていく方向に向かって変化している。このように、実質的に直線的に延びる形状から中央部分が迫り出した形状へと変化する幾つかのステップ面ＳＰをステップ面群ＳＰＧと呼ぶ。
階段部ＳＲは、下層側から上層側に亘って配置される複数のステップ面群ＳＰＧを含む。つまり、階段部ＳＲが有する複数のステップ面ＳＰは、階段部ＳＲが高くなっていく方向に向かって、実質的に直線的に延びる形状から中央部分が迫り出した形状へと変化したのち、再び実質的に直線的に延びる形状へと戻り、そこから再び中央部分が迫り出した形状へと変化していく。
このように、階段部ＳＲの複数のステップ面ＳＰでは、階段部ＳＲが高くなっていく方向に向かって、実質的に直線的に延びる形状から中央部分が迫り出した形状への変化が繰り返される。
図３（ｂ）に示すように、階段部ＳＲｄを上面から眺めると、階段部ＳＲｄの各段を構成する複数のステップ面ＳＰｄがＸ方向に沿う方向に延びているのが判る。
階段部ＳＲｄのステップ面ＳＰｄもまた、Ｘ方向に沿う方向に実質的に直線的に延びる第４及び第５のステップ面としてのステップ面ＳＰｄと、Ｘ方向の中央部分が迫り出した弓なりの形状を有する第３のステップ面としてのステップ面ＳＰｄとを含んでいる。
弓なりの形状を有するステップ面ＳＰｄは、Ｙ方向に延びる階段部ＳＲｄの全体に亘って分散して配置されている。Ｘ方向に沿う方向に実質的に直線的に延びるステップ面ＳＰｄは、階段部ＳＲｄの最下段近傍に矢印で示すポイントＰ１に配置される第４のステップ面としてのステップ面ＳＴｄと、階段部ＳＲｄの最下段と最上段との間に矢印で示すポイントＰ２に配置される第５のステップ面としてのステップ面ＳＴｄとを含む。
（半導体記憶装置の製造方法）
次に、図４～図２４を用いて、実施形態の半導体記憶装置１の製造方法の例について説明する。図４～図２４は、実施形態にかかる半導体記憶装置１の製造方法の手順の一部を順に例示する断面図である。
まずは、図４～図１１に階段部ＳＲが形成される様子を示す。図４～図１１は、製造途中の階段部ＳＲを含むＸ方向に沿う断面図である。
図４（ａ）に示すように、下部ソース線ＤＳＬａ、中間絶縁層ＳＣＮ、及び上部ソース線ＤＳＬｂをこの順に形成する。中間絶縁層ＳＣＮは、例えば窒化シリコン層等であり、後にポリシリコン層等に置き換えられて中間ソース線ＢＳＬとなる犠牲層として機能する。
上部ソース線ＤＳＬｂ上には、第１の絶縁層としての絶縁層ＮＬと、第２の絶縁層としての絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭｓを形成する。絶縁層ＮＬは、例えば窒化シリコン層等であり、後に導電層等に置き換えられてワード線ＷＬとなる犠牲層として機能する。
積層体ＬＭｓの上面に、レジスト層６０、ストッパ層ＳＴＰａ、及びレジスト層７０をこの順に形成する。
第１のマスク層としてのレジスト層６０は、例えばＹ方向に延びる第１の辺としての辺６０ｙを含む矩形状を有し、積層体ＬＭｓの一部の上面を覆う。
第１のストッパ層としてのストッパ層ＳＴＰａは、レジスト層６０の上面、及び辺６０ｙを含む側面、並びにレジスト層６０から露出する積層体ＬＭｓの上面を覆うように形成される。
ストッパ層ＳＴＰａは、例えばアモルファスシリコン層もしくはポリシリコン層等の半導体層、またはアルミニウム層、タングステン層、もしくは白金層等の金属層である。このようなストッパ層ＳＴＰａは、例えばスパッタリング、９０℃以下の低温ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等によって形成される。これにより、形成済みのレジスト層６０が変質してしまうことが抑制される。
第２のマスク層としてのレジスト層７０は、ストッパ層ＳＴＰａを介して、レジスト層６０の上面、及び辺６０ｙを含む側面を覆うように形成される。これにより、レジスト層７０もまた、レジスト層６０の辺６０ｙを含む側面に沿う矩形状となる。また、レジスト層６０，７０の間には、ストッパ層ＳＴＰａが介在された状態となる。
図４（ｂ）に示すように、レジスト層７０から露出する積層体ＬＭｓ上面のストッパ層ＳＴＰａを除去する。また、積層体ＬＭｓの露出面における１組の絶縁層ＮＬ，ＯＬを除去する。つまり、積層体ＬＭｓの最上層の１組の絶縁層ＮＬ，ＯＬを除去する。このとき、この１組の絶縁層ＮＬ，ＯＬが除去されて形成された階段部分は、レジスト層６０の辺６０ｙ等に沿う矩形状のレジスト層７０の形状が転写され、実質的に直線的に延びるステップ面を有することとなる。
図５（ａ）に示すように、レジスト層７０をスリミングしてレジスト層７１を形成し、ストッパ層ＳＴＰａで覆われた積層体ＬＭｓの上面を新たに露出させる。レジスト層７０のスリミングでは、例えば酸素プラズマ等によってレジスト層７０の側面を後退させることにより、積層体ＬＭｓを覆う面積、及び層厚がレジスト層７０より小さいレジスト層７１が形成される。
なお、スリミングによって後退したレジスト層７１の側面は、実質的に直線的に延びていたレジスト層７０の側面に対し、Ｙ方向における中央部が若干迫り出した弓なりの形状となる。
図５（ｂ）に示すように、新たに露出した積層体ＬＭｓの上面からストッパ層ＳＴＰａを除去し、さらに、積層体ＬＭｓの露出面における１組の絶縁層ＮＬ，ＯＬを除去する。これにより、新たに露出した積層体ＬＭｓの最上層の１組の絶縁層ＮＬ，ＯＬと、除去済みの最上層の下層の１組の絶縁層ＮＬ，ＯＬとが除去される。
このとき、最上層の下層の１組の絶縁層ＮＬ，ＯＬが除去されて形成された階段部分では、実質的に直線的に延びるステップ面が維持される。一方、最上層の１組の絶縁層ＮＬ，ＯＬが除去されて形成された階段部分は、レジスト層７１の弓なりの形状が転写され、Ｙ方向の中央部が若干迫り出したステップ面を有することとなる。
図６（ａ）に示すように、レジスト層７１を更にスリミングしてレジスト層７２を形成し、ストッパ層ＳＴＰａで覆われた積層体ＬＭｓの上面を新たに露出させる。このとき、レジスト層７２の側面の迫り出し量はより大きくなり、弓なり形状の度合いが増す。
図６（ｂ）に示すように、新たに露出した積層体ＬＭｓの上面からストッパ層ＳＴＰａを除去し、さらに、積層体ＬＭｓの露出面における１組の絶縁層ＮＬ，ＯＬを除去する。これにより、積層体ＬＭｓのそれぞれの露出面における最上層、最上層の下層、更にその下層の１組の絶縁層ＮＬ，ＯＬが除去される。
最上層の下層、更にその下層の１組の絶縁層ＮＬ，ＯＬが除去されて形成された階段部分では、Ｙ方向の中央部が若干迫り出した形状、及び実質的に直線的な形状のステップ面がそれぞれ維持される。
一方、最上層の１組の絶縁層ＮＬ，ＯＬが除去されて形成された階段部分は、レジスト層７２の弓なりの形状が転写され、Ｙ方向の中央部がいっそう迫り出したステップ面を有することとなる。
このように、レジスト層７０をスリミングにより後退させつつ、レジスト層７０，７１，７２からそれぞれ露出する積層体ＬＭｓの１組の絶縁層ＮＬ，ＯＬをエッチング除去する処理を複数回繰り返す。これにより、１組の絶縁層ＮＬ，ＯＬが除去されて形成された階段部分において、複数のステップ面は、実質的に直線的に延びる形状から中央部分が迫り出した形状へと、これらの階段部分が高くなっていく方向に向かって変化していく。
図７（ａ）に示すように、レジスト層７２を更にスリミングして、ストッパ層ＳＴＰａで覆われた積層体ＬＭｓの上面を新たに露出させる。このとき、レジスト層７２が全て除去されて、レジスト層６０，７２に介在されていたストッパ層ＳＴＰａが露出する。
図７（ｂ）に示すように、露出したストッパ層ＳＴＰａを全て除去する。これにより、ストッパ層ＳＴＰａが、新たに露出した積層体ＬＭｓ上面から除去されるとともに、レジスト層６０の上面および側面から除去される。
ストッパ層ＳＴＰａが除去されて露出したレジスト層６０の辺６０ｙを含む側面は、レジスト層６０が形成された際の実質的に直線的な形状を維持している。つまり、レジスト層６０，７０の間にストッパ層ＳＴＰａを予め介在させておくことで、スリミングによる弓なり形状が一旦、リセットされる。
この状態で、レジスト層６０から露出する積層体ＬＭの各露出面において、１組の絶縁層ＮＬ，ＯＬを除去する。このとき、新たに露出した最上層の１組の絶縁層ＮＬ，ＯＬが除去されて形成された階段部分は、矩形状のレジスト層６０の形状が転写されて、実質的に直線的に延びるステップ面を有することとなる。
このように、スリミングによる弓なり形状がストッパ層ＳＴＰａでリセットされたことに伴って、階段部分が高くなっていく方向に向かって、Ｙ方向の中央部が徐々に迫り出していくステップ面の形状も一旦リセットされる。
図８（ａ）に示すように、レジスト層６０をスリミングしてレジスト層６１を形成し、積層体ＬＭｓの上面を新たに露出させ、積層体ＬＭｓの露出面における１組の絶縁層ＮＬ，ＯＬを除去する。
図８（ｂ）に示すように、レジスト層６１を更にスリミングしてレジスト層６２を形成し、積層体ＬＭｓの上面を新たに露出させ、積層体ＬＭｓの露出面における１組の絶縁層ＮＬ，ＯＬを除去する。
このように、レジスト層６０をスリミングにより後退させつつ、レジスト層６０，６１，６２からそれぞれ露出する積層体ＬＭｓの１組の絶縁層ＮＬ，ＯＬをエッチング除去する処理を複数回繰り返す。これにより、上述のレジスト層７０のスリミングにより一部が形成された階段部ＳＲに対し、継続的に階段部分が形成されていく。
また、継続的に形成される階段部分において、複数のステップ面は、実質的に直線的に延びる形状から中央部分が迫り出した形状へと、これらの階段部分が高くなっていく方向に向かって変化していく。
この後、残ったレジスト層６２を酸素プラズマ等によりアッシング除去する。
図９（ａ）に示すように、積層体ＬＭｓの上面に、レジスト層８０、ストッパ層ＳＴＰｂ、及びレジスト層９０をこの順に形成する。
第３のレジスト層としてのレジスト層８０は、例えばＹ方向に延びる第２の辺としての辺８０ｙを含む矩形状を有し、積層体ＬＭｓの一部上面を覆う。
第２のストッパ層としてのストッパ層ＳＴＰｂは、レジスト層８０の上面、及び辺８０ｙを含む側面、並びにレジスト層８０から露出する積層体ＬＭｓの上面および階段部分を覆うように形成される。ストッパ層ＳＴＰｂもまた、例えばアモルファスシリコン層もしくはポリシリコン層等の半導体層、またはアルミニウム層、タングステン層、もしくは白金層等の金属層であって、スパッタリング、９０℃以下の低温ＣＶＤ等によって形成される。
第４のマスク層としてのレジスト層９０は、ストッパ層ＳＴＰｂを介して、レジスト層８０の上面、及び辺８０ｙを含む側面を覆うように形成される。これにより、レジスト層９０もまた、レジスト層８０の辺８０ｙを含む側面に沿う矩形状となる。このとき、辺８０ｙ側のレジスト層９０の側面が、形成途中の階段部ＳＲの最上段から若干後退した位置に配置されるようレジスト層９０を形成する。また、レジスト層８０，９０の間には、ストッパ層ＳＴＰｂが介在された状態となる。
その後、上述のレジスト層７０の場合と同様に、レジスト層９０をスリミングにより後退させつつ、順次露出していく積層体ＬＭｓの１組の絶縁層ＮＬ，ＯＬをエッチング除去する処理を複数回繰り返す。これにより、形成済みの一部の階段部ＳＲに継続して形成された階段部分において、複数のステップ面は、実質的に直線的に延びる形状から中央部分が迫り出した形状へと、これらの階段部分が高くなっていく方向に向かって変化していく。
このように、レジスト層６２に替えて新たに形成されたレジスト層９０によっても、階段部分が高くなっていく方向に向かって、Ｙ方向の中央部が徐々に迫り出していくステップ面の形状が一旦リセットされる。
図９（ｂ）に示すように、レジスト層９０のスリミングを複数回繰り返すと、徐々に弓なり形状となっていったレジスト層９０が全て除去されて、レジスト層８０，９０に介在されていたストッパ層ＳＴＰｂが露出する。これにより、スリミングによる弓なり形状が一旦、リセットされる。
その後、上述のレジスト層６０の場合と同様に、レジスト層８０及び積層体ＬＭｓを覆うストッパ層ＳＴＰｂを除去し、レジスト層８０をスリミングにより後退させつつ、順次露出していく積層体ＬＭｓの１組の絶縁層ＮＬ，ＯＬをエッチング除去する処理を複数回繰り返す。これにより、これまでに形成済みの一部の階段部ＳＲに対し、更に階段部分が継続的に形成されていく。
また、継続的に形成される階段部分において、複数のステップ面は、実質的に直線的に延びる形状から中央部分が迫り出した形状へと、これらの階段部分が高くなっていく方向に向かって変化していく。これにより、上述のように、階段部ＳＲが高くなっていく方向に向かって、複数のステップ面が、実質的に直線的に延びる形状から中央部分が迫り出した形状への変化を繰り返す階段部ＳＲの上記形状が形成されていく。
その後、複数回に亘ってスリミングが繰り返された後、例えば酸素プラズマ等によって、レジスト層８０がアッシング除去される。
図１０（ａ）に示すように、積層体ＬＭｓの上面に、レジスト層１００、ストッパ層ＳＴＰｃ、及びレジスト層１１０をこの順に形成する。
レジスト層１００は、例えばＹ方向に延びる辺１００ｙを含む矩形状を有し、積層体ＬＭｓの一部上面を覆う。
ストッパ層ＳＴＰｃは、レジスト層１００の上面、及び辺１００ｙを含む側面、並びにレジスト層１００から露出する積層体ＬＭｓの上面および階段部分を覆うように形成される。ストッパ層ＳＴＰｃもまた、例えばアモルファスシリコン層もしくはポリシリコン層等の半導体層、またはアルミニウム層、タングステン層、もしくは白金層等の金属層であって、スパッタリング、９０℃以下の低温ＣＶＤ等によって形成される。
レジスト層１１０は、ストッパ層ＳＴＰｃを介して、レジスト層１００の上面、及び辺１００ｙを含む側面を覆うように形成される。これにより、レジスト層１１０もまた、レジスト層１００の辺１００ｙを含む側面に沿う矩形状となる。このとき、辺１００ｙ側のレジスト層１１０の側面が、形成途中の階段部ＳＲの最上段から若干後退した位置に配置されるようレジスト層１１０を形成する。また、レジスト層１００，１１０の間には、ストッパ層ＳＴＰｃが介在された状態となる。
その後、上述のレジスト層９０の場合と同様に、レジスト層１１０をスリミングにより後退させつつ、順次露出していく積層体ＬＭｓの１組の絶縁層ＮＬ，ＯＬをエッチング除去する処理を複数回繰り返す。これにより、形成済みの一部の階段部ＳＲに継続して形成された階段部分において、複数のステップ面は、実質的に直線的に延びる形状から中央部分が迫り出した形状へと、これらの階段部分が高くなっていく方向に向かって変化していく。
図１０（ｂ）に示すように、レジスト層１１０のスリミングを複数回繰り返すと、レジスト層１１０が全て除去されて、レジスト層１００，１１０に介在されていたストッパ層ＳＴＰｃが露出する。これにより、スリミングによる弓なり形状が一旦、リセットされる。
その後、上述のレジスト層８０の場合と同様に、レジスト層１００及び積層体ＬＭｓを覆うストッパ層ＳＴＰｃを除去し、レジスト層１００をスリミングにより後退させつつ、順次露出していく積層体ＬＭｓの１組の絶縁層ＮＬ，ＯＬをエッチング除去する処理を複数回繰り返す。
これにより、これまでに形成済みの一部の階段部ＳＲに対し、更に階段部分が継続的に形成されていく。また、上述のように、階段部ＳＲが高くなっていく方向に向かって、複数のステップ面が、実質的に直線的に延びる形状から中央部分が迫り出した形状への変化を繰り返す階段部ＳＲの上記形状が更に形成されていく。
その後、複数回に亘ってスリミングが繰り返された後に、例えば酸素プラズマ等によって、レジスト層１００がアッシング除去される。
図１１（ａ）に示すように、積層体ＬＭｓの上面に、レジスト層１２０を形成する。このとき、レジスト層１２０の１つの側面が、形成途中の階段部ＳＲの最上段から若干後退した位置に配置されるようレジスト層１２０を形成する。
その後、レジスト層１２０をスリミングにより後退させつつ、順次露出していく積層体ＬＭｓの１組の絶縁層ＮＬ，ＯＬをエッチング除去する処理を複数回繰り返す。これにより、階段部ＳＲが高くなっていく方向に向かって、複数のステップ面が、実質的に直線的に延びる形状から中央部分が迫り出した形状への変化を繰り返す、階段部ＳＲの上記形状が更に形成されていく。
図１１（ｂ）に示すように、絶縁層ＮＬ，ＯＬをエッチング除去する処理が、積層体ＬＭｓの最下層の絶縁層ＮＬ，ＯＬにまで及ぶと、積層体ＬＭｓに階段部ＳＲの全体が形成される。また、積層体ＬＭｓがＸ方向両側およびＹ方向両側に端部を有する矩形状を有することとなる。
その後、例えば酸素プラズマ等によって、レジスト層１２０の複数回のスリミングにより形成されたレジスト層１２２がアッシング除去される。
上述のように、レジスト層７０，９０，１１０，１２０が新たに形成されるごとに、複数のステップ面が実質的に直線的に延びる形状から中央部分が迫り出した形状へと変化していく階段部分が、互いの上層側に継続的に形成されることで、上述の図３（ａ）に示す形状のステップ面ＳＰを有する階段部ＳＲが形成される。
なお、上記の図４～図１１の例では、新たにレジスト層９０，１１０，１２０を形成する際、既に形成済みの階段部分の最上段近傍に、これらのレジスト層９０，１１０，１２０のＸ方向の端部を配置し、スリミングを開始することとした。
しかし、階段部ＳＲの形成方法はこれに限られない。例えば、新たに形成するレジスト層のＸ方向の端部を、既に形成済みの階段部分の最下段に露出する積層体ＬＭｓの露出面であって、積層体ＬＭｓの中央部分から離れた位置に配置して、スリミングを開始してもよい。この場合、既に形成済みの階段部分、及び積層体ＬＭｓの広範の露出面が、新たなレジスト層により覆われた状態となる。この状態からスリミングを開始することにより、新たに形成される階段部分は、既に形成済みの階段部分の最下段に向かって形成されていく。
このような手法によれば、既に形成済みの階段部分をプラズマ処理に晒すことなく、新たな階段部分を形成することができるので、所望の形状の階段部ＳＲがより得られやすくなる。
次に、図１２～図１８に階段部ＳＲｄが形成される様子を示す。図１２～図１８は、製造途中の階段部ＳＲｄを含むＹ方向に沿う断面図である。
図１２（ａ）に示すように、上述の図４（ａ）の処理により、後に階段部ＳＲｄが形成されることとなる領域においても、積層体ＬＭｓの上面に、レジスト層６０、ストッパ層ＳＴＰａ、及びレジスト層７０がこの順に形成される。
上述のように、Ｙ方向に延びる辺６０ｙを有し、積層体ＬＭｓの一部の上面を覆うレジスト層６０は、Ｘ方向に延びる第３の辺としての辺６０ｘをも有している。ストッパ層ＳＴＰａは、レジスト層６０の辺６０ｘを含む側面をも覆う。レジスト層７０は、レジスト層６０の辺６０ｘを含む側面をも覆う。
図１２（ｂ）に示すように、上述の図４（ｂ）～図７（ａ）の処理により、レジスト層７０のＸ方向に延びる側面側においても、レジスト層７０をスリミングにより後退させつつ、順次露出していく積層体ＬＭｓの１組の絶縁層ＮＬ，ＯＬをエッチング除去する処理が複数回繰り返される。このとき、複数回のスリミングにより、レジスト層７０のＸ方向に延びる側面もまた、Ｘ方向の中央部が迫り出した弓なり形状となっていく。
これにより、レジスト層７０のＸ方向に延びる側面側においても、１組の絶縁層ＮＬ，ＯＬが除去されて形成された階段部分の複数のステップ面が、実質的に直線的に延びる形状から中央部分が迫り出した形状へと、これらの階段部分が高くなっていく方向に向かって変化していく。
また、複数回のスリミングを繰り返すことでレジスト層７０が全て除去されて、上述の図７（ａ）の処理と同様、レジスト層６０の辺６０ｘを含む側面においてもストッパ層ＳＴＰａが露出する。これにより、レジスト層７０のＸ方向に延びる側面側においても、スリミングによる弓なり形状が、ストッパ層ＳＴＰａで一旦リセットされる。
図１３（ａ）に示すように、上述の図７（ｂ）～図８（ｂ）の処理により、レジスト層６０のＸ方向に延びる辺６０ｘ側においても、レジスト層６０をスリミングにより後退させつつ、順次露出していく積層体ＬＭｓの１組の絶縁層ＮＬ，ＯＬをエッチング除去する処理が複数回繰り返される。このとき、複数回のスリミングにより、レジスト層６０のＸ方向に延びる側面もまた、Ｘ方向の中央部が迫り出した弓なり形状となっていく。
これにより、レジスト層６０のＸ方向に延びる側面側においても、１組の絶縁層ＮＬ，ＯＬが除去されて形成された階段部分の複数のステップ面が、実質的に直線的に延びる形状から中央部分が迫り出した形状へと、これらの階段部分が高くなっていく方向に向かって変化していく。
この後、上述のように、残ったレジスト層６２が酸素プラズマ等によりアッシング除去される。
図１３（ｂ）に示すように、上述の図９（ａ）の処理により、後に階段部ＳＲｄが形成されることとなる領域においても、積層体ＬＭｓの上面に、レジスト層８０、ストッパ層ＳＴＰｂ、及びレジスト層９０がこの順に形成される。
上述のように、Ｙ方向に延びる辺８０ｙを有し、積層体ＬＭｓの一部の上面を覆うレジスト層８０は、Ｘ方向に延びる第４の辺としての辺８０ｘをも有している。ただし、階段部ＳＲｄが形成される領域において、レジスト層８０は、上述のレジスト層６０の辺６０ｘが配置されていた位置と略等しい位置に辺８０ｘが配置されるように、積層体ＬＭｓ上に形成される。これにより、レジスト層８０は、既に形成済みの階段部分の一部を覆うこととなる。
ストッパ層ＳＴＰｂは、レジスト層８０の辺８０ｘを含む側面をも覆う。上述のように、ストッパ層ＳＴＰｂはレジスト層８０，９０の間に介在された状態となる。
レジスト層９０は、レジスト層８０の辺８０ｘを含む側面をも覆う。ただし、階段部ＳＲｄが形成される領域において、レジスト層９０は、上述のレジスト層７０のＸ方向に延びるスリミング前の側面が配置されていた位置と略等しい位置に、辺８０ｘを覆う側面が配置されるように積層体ＬＭｓ上に形成される。これにより、レジスト層９０は、既に形成済みの階段部分の全体を覆うこととなる。また、新たに形成されたレジスト層９０によって、スリミングによる弓なり形状が一旦、リセットされる。
図１４（ａ）に示すように、レジスト層９０から露出する積層体ＬＭｓ上面のストッパ層ＳＴＰｂを除去し、更に積層体ＬＭｓの露出面における１組の絶縁層ＮＬ，ＯＬが除去される。このとき、これらの絶縁層ＮＬ，ＯＬが除去されて生じる階段部分は、既に形成済みの階段部分の最下段と重なる位置に形成される。これにより、最下段の階段部分は、２組の絶縁層ＮＬ，ＯＬによって構成されることとなる。
図１４（ｂ）に示すように、レジスト層９０がスリミングされてレジスト層９１が形成され、レジスト層９１から露出したストッパ層ＳＴＰｂが除去され、更に積層体ＬＭｓの露出面における１組の絶縁層ＮＬ，ＯＬが除去される。このとき、これらの絶縁層ＮＬ，ＯＬが除去されて生じる階段部分は、既に形成済みの階段部分の最下段および最下段から２段目と重なる位置に形成される。これにより、最下段および２段目の階段部分は、２組の絶縁層ＮＬ，ＯＬによって構成されることとなる。
図１５（ａ）に示すように、レジスト層９１が更にスリミングされてレジスト層９２が形成され、レジスト層９２から露出したストッパ層ＳＴＰｂが除去され、更に積層体ＬＭｓの露出面における１組の絶縁層ＮＬ，ＯＬが除去される。これにより、最下段、２段目、及び３段目の階段部分は、２組の絶縁層ＮＬ，ＯＬによって構成されることとなる。
これらの処理においては、既に形成済みの階段部分に重ねて形成される階段部分でも、複数のステップ面が、実質的に直線的に延びる形状から中央部分が迫り出した形状へと、これらの階段部分が高くなっていく方向に向かって変化していく。
図１５（ｂ）に示すように、レジスト層９２が更なるスリミングによって除去されて、レジスト層８０，９２に介在されていたストッパ層ＳＴＰｂが露出する。これにより、スリミングによる弓なり形状が、ストッパ層ＳＴＰｂで一旦リセットされる。
図１６（ａ）に示すように、レジスト層８０のＸ方向に延びる辺８０ｘ側においても、レジスト層８０をスリミングにより後退させつつ、順次露出していく積層体ＬＭｓの１組の絶縁層ＮＬ，ＯＬをエッチング除去する処理が複数回繰り返される。このとき、複数回のスリミングにより、レジスト層８０のＸ方向に延びる側面もまた、Ｘ方向の中央部が迫り出した弓なり形状となっていく。
これにより、階段部分の各段は、３組の絶縁層ＮＬ，ＯＬによって構成されることとなる。また、レジスト層８０のＸ方向に延びる側面側においても、既に形成済みの階段部分に重ねて形成される階段部分では、複数のステップ面が、実質的に直線的に延びる形状から中央部分が迫り出した形状へと、これらの階段部分が高くなっていく方向に向かって変化していく。
この後、レジスト層８０の複数回のスリミングにより形成されたレジスト層８２が酸素プラズマ等によりアッシング除去される。
図１６（ｂ）に示すように、上述の図１０（ａ）の処理により、後に階段部ＳＲｄが形成されることとなる領域においても、積層体ＬＭｓの上面に、レジスト層１００、ストッパ層ＳＴＰｃ、及びレジスト層１１０がこの順に形成される。
上述のように、Ｙ方向に延びる辺１００ｙを有し、積層体ＬＭｓの一部の上面を覆うレジスト層１００は、Ｘ方向に延びる辺１００ｘをも有している。ただし、階段部ＳＲｄが形成される領域において、レジスト層１００は、上述のレジスト層８０の辺８０ｘと略等しい位置に辺１００ｘが配置されるように、積層体ＬＭｓ上に形成される。これにより、レジスト層１００は、既に形成済みの階段部分の一部を覆うこととなる。
ストッパ層ＳＴＰｃは、レジスト層１００の辺１００ｘを含む側面をも覆う。上述のように、ストッパ層ＳＴＰｂはレジスト層１００，１１０の間に介在された状態となる。
レジスト層１１０は、レジスト層１００の辺１００ｘを含む側面をも覆う。ただし、階段部ＳＲｄが形成される領域において、レジスト層１１０は、上述のレジスト層９０のＸ方向に延びるスリミング前の側面と略等しい位置に、辺１００ｘを覆う側面が配置されるように積層体ＬＭｓ上に形成される。これにより、レジスト層１１０は、既に形成済みの階段部分の全体を覆うこととなる。また、新たに形成されたレジスト層１１０によって、スリミングによる弓なり形状が一旦、リセットされる。
図１７（ａ）に示すように、レジスト層１００をスリミングにより後退させつつ、順次露出していく積層体ＬＭｓの１組の絶縁層ＮＬ，ＯＬをエッチング除去する処理を複数回繰り返す。これにより、これまでに形成済みの一部の階段部ＳＲｄに重ねて、階段部分が新たに形成されていく。
このときも、既に形成済みの階段部ＳＲｄに重ねて形成される階段部分では、複数のステップ面が、実質的に直線的に延びる形状から中央部分が迫り出した形状へと、これらの階段部分が高くなっていく方向に向かって変化していく。
また、レジスト層１１０が複数回スリミングされることで除去されて、レジスト層１００，１１０に介在されていたストッパ層ＳＴＰｃが露出する。これにより、スリミングによる弓なり形状が、ストッパ層ＳＴＰｃで一旦リセットされる。
図１７（ｂ）に示すように、レジスト層１００をスリミングにより後退させつつ、順次露出していく積層体ＬＭｓの１組の絶縁層ＮＬ，ＯＬをエッチング除去する処理が複数回繰り返される。このとき、複数回のスリミングにより、レジスト層１００のＸ方向に延びる側面もまた、Ｘ方向の中央部が迫り出した弓なり形状となっていく。
これにより、階段部分の各段は、３組の絶縁層ＮＬ，ＯＬによって構成されることとなる。また、レジスト層１００のＸ方向に延びる側面側においても、既に形成済みの階段部分に重ねて形成される階段部分では、複数のステップ面が、実質的に直線的に延びる形状から中央部分が迫り出した形状へと、これらの階段部分が高くなっていく方向に向かって変化していく。
この後、レジスト層１００の複数回のスリミングにより形成されたレジスト層１０２が酸素プラズマ等によりアッシング除去される。
図１８（ａ）に示すように、上述の図１１（ａ）の処理により、階段部ＳＲｄの形成領域においても、レジスト層１２０が積層体ＬＭｓの上面に形成される。
上述のように、積層体ＬＭｓの一部の上面を覆うレジスト層１２０は、Ｘ方向に延びる側面を有している。ただし、階段部ＳＲｄの形成領域において、レジスト層１２０は、上述のレジスト層７０，９０の辺６０ｘ，８０ｘを覆う側壁と略等しい位置に、Ｘ方向に延びる側面が配置されるように積層体ＬＭｓ上に形成される。これにより、レジスト層１２０は、既に形成済みの階段部分の全体を覆うこととなる。
また、新たに形成されたレジスト層１２０によって、スリミングによる弓なり形状が一旦、リセットされる。
図１８（ｂ）に示すように、レジスト層１２０をスリミングにより後退させつつ、順次露出していく積層体ＬＭｓの１組の絶縁層ＮＬ，ＯＬをエッチング除去する処理を複数回繰り返す。これにより、これまでに形成済みの一部の階段部ＳＲｄに重ねて、階段部分が新たに形成されていく。また、絶縁層ＮＬ，ＯＬをエッチング除去する処理が、積層体ＬＭｓの最下層の絶縁層ＮＬ，ＯＬにまで及び、積層体ＬＭｓに階段部ＳＲｄの全体が形成される。
このときも、既に形成済みの階段部ＳＲｄに重ねて形成される階段部分では、複数のステップ面が、実質的に直線的に延びる形状から中央部分が迫り出した形状へと、これらの階段部分が高くなっていく方向に向かって変化していく。
この後、上述のように、残ったレジスト層１２２が酸素プラズマ等によりアッシング除去される。
上述のように、レジスト層７０，９０，１１０，１２０が新たに形成されるごとに、複数のステップ面が実質的に直線的に延びる形状から中央部分が迫り出した形状へと変化していく階段部分が、互いに重なり合うように形成されることで、上述の図３（ｂ）に示す形状のステップ面ＳＰｄを有する階段部ＳＲｄが形成される。
すなわち、図３（ｂ）において、Ｘ方向に沿う方向に実質的に直線的に延びる複数のステップ面ＳＰｄのうち、階段部ＳＲｄの最下段近傍に示すポイントＰ１に配置されるステップ面ＳＰｄは、新たに形成されたレジスト層７０，９０，１１０，１２０のスリミング前の側面が転写されて形成されたステップ面ＳＰｄである。
また、図３（ｂ）において、Ｘ方向に沿う方向に実質的に直線的に延びる複数のステップ面ＳＰｄのうち、階段部ＳＲｄの最下段と最上段との間に示すポイントＰ２に配置されるステップ面ＳＰｄは、ストッパ層ＳＴＰａ，ＳＴＰｂ，ＳＴＰｃ除去後のレジスト層６０，８０，１００の側面が転写されて形成されたステップ面ＳＰｄである。
その後、階段部ＳＲ，ＳＲｄを覆う絶縁層５１が形成される。また、積層体ＬＭｓの未加工の上面、及び階段部ＳＲ，ＳＲｄ上の絶縁層５１を覆う絶縁層５２が形成される。
次に、図１９～図２１に、ピラーＰＬが形成される様子を示す。図１９～図２１は、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面図である。
図１９（ａ）に示すように、後にメモリ領域ＭＲとなる領域においても、下部ソース線ＤＳＬａ、中間絶縁層ＳＣＮ、及び上部ソース線ＤＳＬｂがこの順に形成されている。また、上部ソース線ＤＳＬｂ上には、複数の絶縁層ＮＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭｓが形成されている。また、積層体ＬＭｓの上面には絶縁層５２が形成されている。
このような状態において、絶縁層５２、積層体ＬＭｓ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＮを貫通し、下部ソース線ＤＳＬａに到達する複数のメモリホールＭＨを形成する。
図１９（ｂ）に示すように、メモリホールＭＨ内に、メモリホールＭＨの外周側から順に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮが積層されたメモリ層ＭＥを形成する。メモリ層ＭＥは絶縁層５２の上面にも形成される。上述のように、ブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮは例えば酸化シリコン層等であり、電荷蓄積層ＣＴは例えば窒化シリコン層等である。
図１９（ｃ）に示すように、メモリ層ＭＥの内側に、ポリシリコン層またはアモルファスシリコン層等のチャネル層ＣＮを形成する。チャネル層ＣＮは、メモリ層ＭＥを介して絶縁層５２の上面にも形成される。
また、チャネル層ＣＮの更に内側に、酸化シリコン層等のコア層ＣＲを充填する。コア層ＣＲは、メモリ層ＭＥ及びチャネル層ＣＮを介して絶縁層５２の上面にも形成される。
図２０（ａ）に示すように、絶縁層５２の上面、及びメモリホールＭＨ内のコア層ＣＲをエッチバックする。このとき、下地のチャネル層ＣＮをストッパ層として、チャネル層ＣＮとの選択比をとりながらコア層ＣＲをエッチングすることで、メモリホールＭＨ内のコア層ＣＲ部分が陥没し、メモリホールＭＨ上端部に窪みＤＮが形成される。また、絶縁層５２上面のコア層ＣＲが除去されて、チャネル層ＣＮが露出する。
図２０（ｂ）に示すように、絶縁層５２の上面、及びメモリホールＭＨ内のチャネル層ＣＮをエッチバックする。このとき、下地のメモリ層ＭＥをストッパ層として、メモリ層ＭＥとの選択比をとりながらチャネル層ＣＮをエッチングすることで、メモリホールＭＨ内のチャネル層ＣＮ部分が下方へ後退し、メモリホールＭＨ上端部の窪みＤＮが拡張される。窪みＤＮの中央部分にはコア層ＣＲの上端部が突出する。また、絶縁層５２上面のチャネル層ＣＮが除去されて、メモリ層ＭＥが露出する。
図２０（ｃ）に示すように、絶縁層５２の上面、及びメモリホールＭＨ内のメモリ層ＭＥをエッチバックする。このとき、下地の絶縁層５２が除去されないようエッチング量を調整する。これにより、メモリホールＭＨ内のメモリ層ＭＥ部分が下方へ後退し、メモリホールＭＨ上端部の窪みＤＮが更に拡張される。窪みＤＮの中央部に突出していたコア層ＣＲ上端部も除去されて、窪みＤＮの底面が略平坦となる。また、絶縁層５２上のメモリ層ＭＥが除去されて、絶縁層５２が露出する。
なお、図２０（ａ）～（ｃ）までの処理は、図２０（ｃ）の処理後、窪みＤＮの底面が絶縁層５２内の高さ位置に留まり、最上層の絶縁層ＮＬにまで到達しないよう制御される。
図２１（ａ）に示すように、窪みＤＮの内部をポリシリコン層またはアモルファスシリコン層等で充填してキャップ層ＣＰを形成する。
図２１（ｂ）に示すように、キャップ層ＣＰの上面と共に絶縁層５２をエッチバックする。これにより、絶縁層５２及びキャップ層ＣＰの厚さが減少する。
図２１（ｃ）に示すように、エッチバックにより薄くなった絶縁層５２を積み増す。これにより、キャップ層ＣＰの上面が絶縁層５２に覆われて、後にメモリ領域ＭＲとなる領域にピラーＰＬが形成される。
ただし、この段階では、ピラーＰＬのチャネル層ＣＮは、全体をメモリ層ＭＥに覆われており、後に中間ソース線ＢＳＬとなる中間絶縁層ＳＣＮとは接触していない。
次に、図２２～図２４に中間ソース線ＢＳＬ及びワード線ＷＬを形成する様子を示す。図２２～図２４は、上述の図１９～図２１と同様、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面を示している。
図２２（ａ）に示すように、絶縁層５２、積層体ＬＭｓ、及び上部ソース線ＤＳＬｂを貫通し、中間絶縁層ＳＣＮに到達するスリットＳＴを形成する。スリットＳＴは積層体ＬＭｓ内をＸ方向に沿う方向にも延びている。
図２２（ｂ）に示すように、スリットＳＴのＹ方向に向かい合う側壁に絶縁層５５ｐを形成する。
図２２（ｃ）に示すように、絶縁層５５ｐで側壁を保護されたスリットＳＴを介して、例えば中間絶縁層ＳＣＮのような窒化シリコン層を溶解させる熱リン酸等の除去液を流入させ、下部ソース線ＤＳＬａ及び上部ソース線ＤＳＬｂに挟まれた中間絶縁層ＳＣＮを除去する。
これにより、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間にギャップ層ＧＰｓが形成される。また、ピラーＰＬ外周部のメモリ層ＭＥの一部がギャップ層ＧＰｓ内に露出する。このとき、スリットＳＴの側壁は絶縁層５５ｐで保護されているので、積層体ＬＭｓ内の絶縁層ＮＬまでもが除去されてしまうことが抑制される。
図２３（ａ）に示すように、スリットＳＴを介してギャップ層ＧＰｓ内に適宜、薬液を流入させて、ギャップ層ＧＰｓ内に露出したブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮを順次、除去する。これにより、ピラーＰＬの一部側壁からメモリ層ＭＥが除去され、内側のチャネル層ＣＮの一部がギャップ層ＧＰｓ内に露出する。
図２３（ｂ）に示すように、絶縁層５５ｐで側壁を保護されたスリットＳＴから、例えばアモルファスシリコン等の原料ガスを流入させ、ギャップ層ＧＰｓをアモルファスシリコン等で充填する。また、積層体を含む構成全体を加熱処理して、ギャップ層ＧＰｓ内に充填されたアモルファスシリコンを多結晶化し、ポリシリコン等を含む中間ソース線ＢＳＬを形成する。
これにより、ピラーＰＬのチャネル層ＣＮの一部が、中間ソース線ＢＳＬを介して側面でソース線ＳＬと接続される。
図２３（ｃ）に示すように、スリットＳＴ側壁の絶縁層５５ｐを一旦除去する。
図２４（ａ）に示すように、側壁の絶縁層５５ｐが除去されたスリットＳＴから積層体ＬＭｓ内部へと、例えば熱リン酸等の除去液を流入させて、積層体ＬＭｓの絶縁層ＮＬを除去する。これにより、絶縁層ＯＬ間の絶縁層ＮＬが除去された複数のギャップ層ＧＰを有する積層体ＬＭｇが形成される。
なお、複数のギャップ層ＧＰを含む積層体ＬＭｇは脆弱な構造となっている。このような脆弱な積層体ＬＭｇは、例えば複数のピラーＰＬによって支持される。これにより、残った絶縁層ＯＬが撓んだり、積層体ＬＭｇが歪んだり倒壊したりすることが抑制される。
図２４（ｂ）に示すように、スリットＳＴから積層体ＬＭｇ内部へと、例えばタングステンまたはモリブデン等の導電材の原料ガスを流入させ、積層体ＬＭｇのギャップ層ＧＰを導電材で充填して複数のワード線ＷＬを形成する。これにより、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭが形成される。
以上のように、中間絶縁層ＳＣＮから中間ソース線ＢＳＬを形成する処理、及び絶縁層ＮＬからワード線ＷＬを形成する処理をリプレース処理とも呼ぶ。
その後、階段部ＳＲにコンタクトＣＣを形成する。つまり、絶縁層５２，５１を貫通し、階段部ＳＲの各段を構成するワード線ＷＬにそれぞれ到達する複数のコンタクトホールを一括して形成し、コンタクトホール内に絶縁層５６及び導電層２２（図２（ａ）参照）を形成する。
また、ソース線コンタクトとなる板状コンタクトＬＩを形成する。すなわち、スリットＳＴの側壁に絶縁層５５を形成し、絶縁層５５内に導電層２１を充填する。ただし、スリットＳＴ内に導電層２１を形成することなく絶縁層５５等を充填し、ソース線コンタクトとしての機能を有さない板状部を形成してもよい。
また、絶縁層５２上に絶縁層５３を形成し、絶縁層５３を貫通して、板状コンタクトＬＩ及びコンタクトＣＣにそれぞれ接続されるプラグＶ０を形成する。また、絶縁層５３，５２を貫通して、ピラーＰＬに接続されるプラグＣＨを形成する。更に、絶縁層５３上に絶縁層５４を形成し、プラグＶ０，ＣＨにそれぞれ接続される上層配線ＭＸ及びビット線ＢＬ等を形成する。
なお、例えばデュアルダマシン法等を用いることにより、プラグＶ０，ＣＨ、上層配線ＭＸ、及びビット線ＢＬ等を一括して形成してもよい。
以上により、実施形態の半導体記憶装置１が製造される。
（比較例）
３次元不揮発性メモリ等の半導体記憶装置においては、例えば積層体内に積層される複数のワード線を引き出すために、複数のワード線が階段状に加工された階段部が形成される場合がある。階段部は、例えばレジスト層のスリミングと、リプレース前の積層体のエッチングとを複数回繰り返すことによって形成される。
しかしながら、スリミングによるレジスト層の側面の後退量は、側面の中央付近と端部付近とで異なっている。すなわち、レジスト層の側面の中央付近では後退量が小さく、端部付近では後退量が大きい。このため、スリミングを複数回繰り返すことで、レジスト層の側面は、中央部が迫り出した弓なりの形状になっていく。
このような弓なり形状は複数のワード線にも転写され、これらのワード線のステップ面もまた、中央部が迫り出した弓なりの形状へと、階段部が高くなっていく方向に向かって変化していく。図２５に、上記のように形成された階段部を有する比較例の半導体記憶装置の構成例を示す。
図２５は、比較例にかかる半導体記憶装置が備える階段部ＳＲｚ，ＳＲｄｚの構成の一例を示すＸＹ断面図である。
図２５（ａ）に示すように、比較例の階段部ＳＲｚは、実質的に直線的に延びる形状から中央部分が迫り出した形状へと、階段部ＳＲｚが高くなっていく方向に向かって変化していく複数のステップ面ＳＰｚを有する。複数のステップ面ＳＰｚのこのような変化は、階段部ＳＲｚの下層側から上層側に亘って複数回繰り返される。
ここで、実質的に直線的に延びる形状から中央部分が迫り出した形状への複数のステップ面ＳＰｚの変化は、１つのレジスト層が複数回のスリミングを経て、次のレジスト層が新たに形成されたタイミングでしか、リセットされない。
このため、積層体ＬＭｚのＹ方向両端部近傍の階段部ＳＲｚでは、ステップ面ＳＰｚの弓なり形状が顕著になって、一部のコンタクトＣＣｚが、接続対象のワード線ＷＬのテラス面ＴＲｚからはみ出した位置に配置されてしまっている。これにより、コンタクトＣＣｚとワード線ＷＬとの接続不良が生じたり、上下のワード線ＷＬ間でショートが発生してしまったりする恐れがある。
図２５（ｂ）に示すように、比較例の半導体記憶装置もまた、コンタクトＣＣｚが接続されないダミーの階段部ＳＲｄｚを備える。比較例の階段部ＳＲｄｚもまた、実質的に直線的に延びる形状から中央部分が迫り出した形状へと、階段部ＳＲｄｚが高くなっていく方向に向かって変化していく複数のステップ面ＳＰｄｚを有する。
ここで、１つのレジスト層が複数回のスリミングを経て、次のレジスト層が新たに形成される際、ダミーの階段部ＳＲｄｚにおいては、次のレジスト層の階段部ＳＲｄｚ側の側面が、前のレジスト層のスリミング前の側面が配置されていた位置と略等しい位置に配置される。これにより、新たなレジスト層が形成されるごとに、これらのレジスト層のスリミングにより繰り返し形成される階段部分は、互いに重なり合うように形成される。
このため、比較例の階段部ＳＲｄｚにおいては、Ｘ方向に沿う方向に実質的に直線的に延びるステップ面ＳＰｄｚは、階段部ＳＲｄｚの最下段近傍に配置されている。一方で、上述の実施形態の階段部ＳＲｄとは異なり、比較例の階段部ＳＲｄｚには、Ｘ方向に沿う方向に実質的に直線的に延びるステップ面ＳＰｄｚは、階段部ＳＲｄの最下段と最上段との間の位置には配置されない。
実施形態の半導体記憶装置１の製造方法によれば、辺６０ｙを有するレジスト層６０を積層体ＬＭｓの上方に形成し、辺６０ｙを覆うストッパ層ＳＴＰａを形成し、辺６０ｙを含むレジスト層６０を覆うレジスト層７０を形成し、これらのレジスト層６０，７０をスリミングによりＸ方向に後退させつつ、レジスト層６０，７０から露出する積層体ＬＭｓの１組の絶縁層ＮＬ，ＯＬをエッチング除去する処理を複数回繰り返す。
これにより、実質的に直線的に延びる形状から中央部分が迫り出した形状へと、階段部ＳＲが高くなっていく方向に向かって変化する複数のステップ面ＳＰの形状を適宜リセットしつつ、階段部ＳＲを形成することができる。よって、接続対象のワード線ＷＬのテラス面ＴＲからのコンタクトＣＣの踏み外しを抑制して、複数のワード線ＷＬと複数のコンタクトＣＣとをより確実に接続することができる。
実施形態の半導体記憶装置１の製造方法によれば、レジスト層９０を形成するときは階段部ＳＲｄを覆うようにレジスト層９０を形成し、レジスト層９０をスリミングによりＹ方向へも後退させつつ、レジスト層９０から露出する積層体ＬＭｓの１組の絶縁層ＮＬ，ＯＬをエッチング除去する処理を複数回繰り返す。
これにより、複数組の絶縁層ＮＬ，ＯＬが、既に形成済みの階段部ＳＲｄに重ねて階段状に加工される。よって、階段部ＳＲｄの階段長を、例えば階段部ＳＲよりも短くすることができる。上述のように、ワード線ＷＬの引き出し機能を有する階段部ＳＲと異なり、ダミーの階段部ＳＲｄは、半導体記憶装置１において無効領域となる。このような階段部ＳＲｄの階段長を短くすることで、半導体記憶装置１を小型化し、あるいは、メモリ領域ＭＲを拡張して、より高性能の半導体記憶装置１を得ることができる。
また、上記のように形成された階段部ＳＲｄは、比較例の階段部ＳＲｄｚとは異なり、階段部ＳＲｄの最下段近傍に配置され、実質的に直線的に延びるステップ面ＳＰｄと、階段部ＳＲｄの最下段と最上段との間に配置され、実質的に直線的に延びるステップ面ＳＰｄと、を有することとなる。したがって、階段部ＳＲｄがこのような形状を有することが、ストッパ層ＳＴＰＡａ～ＳＴＰｃを用いた上述の製造方法により半導体記憶装置１が製造されたことの証左となり得る。
実施形態の半導体記憶装置１の製造方法によれば、ストッパ層ＳＴＰａ～ＳＴＰｃは、例えばアモルファスシリコン層もしくはポリシリコン層等の半導体層、またはアルミニウム層、タングステン層、もしくは白金層等の金属層である。これにより、酸素プラズマ等によって除去されることなくストッパ層ＳＴＰａ～ＳＴＰｃを残すことができ、レジスト層７０，９０，１１０の側面の弓なり形状をリセットすることができる。
（変形例１）
次に、図２６～図２９を用いて、実施形態の変形例１の半導体記憶装置について説明する。変形例１の半導体記憶装置においては、ダミーの階段部ＳＲｄａを形成する際に、新たにレジスト層７０ａ，９０ａ，１１０ａが形成されるごとに、これらのレジスト層７０ａ，９０ａ，１１０ａの側面の位置にずれが生じる点が、上述の実施形態とは異なる。
図２６～図２８は、実施形態の変形例１にかかる半導体記憶装置が備える階段部ＳＲｄａの形成方法の手順の一部を順に例示する断面図である。
変形例１の半導体記憶装置のダミーの階段部ＳＲｄａを形成する際にも、上述の実施形態の図１２（ａ）～図１３（ａ）と同様の処理が行われる。
図２６（ａ）に示すように、図１３（ａ）の処理後の積層体ＬＭｓの上面に、新たにレジスト層８０ａ、ストッパ層ＳＴＰｄ、及びレジスト層９０ａをこの順に形成する。つまり、図２６（ａ）に示す処理は、上述の実施形態の図１３（ｂ）に相当する処理である。
第３のレジスト層としてのレジスト層８０ａは、Ｘ方向に延びる第４の辺としての辺８０ｘａを有している。ここで、レジスト層８０ａを形成する際、ダミーの階段部ＳＲｄａ側においては、高精度に位置合わせすることなくレジスト層８０ａの位置決めがなされる。このため、上述のレジスト層６０の辺６０ｘが配置されていた位置からずれた位置に、レジスト層８０ａの辺８０ｘａが配置される場合がある。
図２６（ａ）の例では、レジスト層８０ａの辺８０ｘａは、上述のレジスト層６０の辺６０ｘが配置されていた位置から、積層体ＬＭｓの内側へと若干ずれた位置に配置されている。
第２のストッパ層としてのストッパ層ＳＴＰｄは、レジスト層８０ａの辺８０ｘａを含む側面、及びレジスト層８０ａから露出する積層体ＬＭｓの階段部分を覆うように形成される。ストッパ層ＳＴＰｄもまた、例えばアモルファスシリコン層もしくはポリシリコン層等の半導体層、またはアルミニウム層、タングステン層、もしくは白金層等の金属層であって、スパッタリング、９０℃以下の低温ＣＶＤ等によって形成される。
第４のマスク層としてのレジスト層９０ａは、ストッパ層ＳＴＰｄを介して、レジスト層８０ａの辺８０ｘａを含む側面を覆うように形成される。図２６（ａ）の例では、レジスト層９０ａもまた、上述のレジスト層７０のＸ方向に延びるスリミング前の側面が配置されていた位置から、積層体ＬＭｓの内側へと若干ずれた位置に配置されている。
図２６（ｂ）に示すように、側面の位置が積層体ＬＭｓの内側へ若干ずれた状態のレジスト層９０ａ，８０ａを順次スリミングしつつ、複数組の絶縁層ＮＬ，ＯＬをエッチング除去していき、既に形成済みの階段部分に重ねて新たに階段部分を形成していく。これにより、階段部ＳＲｄａが、上述の実施形態の階段部ＳＲｄよりも狭いテラス面を有することとなる。
その後、レジスト層８０ａのスリミングにより形成されたレジスト層８２ａが、例えば酸素プラズマ等によりアッシング除去される。
図２７（ａ）に示すように、新たにレジスト層１００ａ、ストッパ層ＳＴＰｅ、及びレジスト層１１０ａをこの順に形成する。つまり、図２７（ａ）に示す処理は、上述の実施形態の図１６（ｂ）に相当する処理である。
レジスト層１００ａは、Ｘ方向に延びる辺１００ｘａを有している。ここで、レジスト層１００ａを形成する際にも、ダミーの階段部ＳＲｄａ側においては、高精度に位置合わせすることなくレジスト層１００ａの位置決めがなされる。このため、上述のレジスト層６０，８０ａの辺６０ｘ，８０ｘａが配置されていたいずれの位置からもずれた位置に、レジスト層１００ａの辺１００ｘａが配置される場合がある。
図２７（ａ）の例では、レジスト層１００ａの辺１００ｘａは、上述のレジスト層６０の辺６０ｘが配置されていた位置から、積層体ＬＭｓの外側へと若干ずれた位置に配置されている。
ストッパ層ＳＴＰｅは、レジスト層１００ａの辺１００ｘａを含む側面、及びレジスト層１００ａから露出する積層体ＬＭｓの階段部分を覆うように形成される。ストッパ層ＳＴＰｄｅまた、例えばアモルファスシリコン層もしくはポリシリコン層等の半導体層、またはアルミニウム層、タングステン層、もしくは白金層等の金属層であって、スパッタリング、９０℃以下の低温ＣＶＤ等によって形成される。
レジスト層１１０ａは、ストッパ層ＳＴＰｅを介して、レジスト層１００ａの辺１００ｘａを含む側面を覆うように形成される。図２７（ａ）の例では、レジスト層１１０ａもまた、上述のレジスト層７０のＸ方向に延びるスリミング前の側面が配置されていた位置から、積層体ＬＭｓの外側へと若干ずれた位置に配置されている。
図２７（ｂ）に示すように、側面の位置が積層体ＬＭｓの外側へ若干ずれた状態のレジスト層１１０ａ，１００ａを順次スリミングしつつ、複数組の絶縁層ＮＬ，ＯＬをエッチング除去していき、既に形成済みの階段部分に重ねて新たに階段部分を形成していく。
これにより、階段部ＳＲｄａが、１組の絶縁層ＮＬ，ＯＬから構成される階段部分と、２組の絶縁層ＮＬ，ＯＬから構成される階段部分とが交互に繰り返される形状を有することとなる。
その後、レジスト層１００ａの複数回のスリミングにより形成されたレジスト層１０２ａが、例えば酸素プラズマ等によりアッシング除去される。
図２８（ａ）に示すように、新たにレジスト層１２０ａを形成する。つまり、図２８（ａ）に示す処理は、上述の実施形態の図１８（ａ）に相当する処理である。
レジスト層１２０ａは、Ｘ方向に延びる側面を有している。ここで、レジスト層１２０ａを形成する際にも、ダミーの階段部ＳＲｄａ側においては、高精度に位置合わせすることなくレジスト層１２０ａの位置決めがなされる。このため、上述のレジスト層６０，８０ａ，１００ａの辺６０ｘ，８０ｘａ，１００ｘａが配置されていたいずれの位置からもずれた位置に、レジスト層１２０ａの側面が配置される場合がある。
図２８（ａ）の例では、レジスト層１２０ａの側面は、上述のレジスト層６０の辺６０ｘが配置されていた位置から、積層体ＬＭｓの内側へと若干ずれた位置であって、レジスト層６０の辺６０ｘの配置位置と、レジスト層８０ａの辺８０ｘａの配置位置との間の位置に配置されている。
図２８（ｂ）に示すように、側面の位置が積層体ＬＭｓの内側へ若干ずれた状態のレジスト層１２０ａを順次スリミングしつつ、複数組の絶縁層ＮＬ，ＯＬをエッチング除去していき、既に形成済みの階段部分に重ねて新たに階段部分を形成していく。
これにより、絶縁層ＮＬ，ＯＬをエッチング除去する処理が、積層体ＬＭｓの最下層の絶縁層ＮＬ，ＯＬにまで及び、積層体ＬＭｓに階段部ＳＲｄａの全体が形成される。
その後、レジスト層１２０ａの複数回のスリミングにより形成されたレジスト層１２２ａが、例えば酸素プラズマ等によりアッシング除去される。
以上のように形成され、その後のリプレース処理により、複数のワード線ＷＬと複数の絶縁層ＯＬとが積層された状態となった階段部ＳＲｄａを図２９に示す。
図２９は、実施形態の変形例１にかかる半導体記憶装置２が備える階段部ＳＲ，ＳＲｄａの構成の一例を示す上面図である。図２９（ａ）は、半導体記憶装置２の階段部ＳＲを含む上面図である。図２９（ｂ）は、半導体記憶装置２の階段部ＳＲｄａを含む上面図である。
図２９に示すように、半導体記憶装置２は、上述の図２６～図２８の処理を含む製造工程において、リプレース処理により、複数のワード線ＷＬと複数の絶縁層ＯＬとが積層された状態となった積層体ＬＭａを備える。積層体ＬＭａには、ワード線ＷＬの引き出し機能を有する階段部ＳＲ、及び上述のダミーの階段部ＳＲｄａが形成されている。
図２９（ａ）に示すように、半導体記憶装置２の階段部ＳＲもまた、上述の実施形態の図３（ａ）に示す階段部ＳＲと同様の構成を有する。すなわち、実質的に直線的に延びる形状から中央部分が迫り出した形状へと変化する複数のステップ面ＳＰを含むステップ面群ＳＰＧが、階段部ＳＲの下層側から上層側に亘って繰り返し配置されている。
図２９（ｂ）に示すように、階段部ＳＲｄａのステップ面ＳＰｄａもまた、Ｘ方向に沿う方向に実質的に直線的に延びる第４及び第５のステップ面としてのステップ面ＳＰｄａと、Ｘ方向の中央部分が迫り出した弓なりの形状を有する第３のステップ面としてのステップ面ＳＰｄａとを含んでいる。
弓なりの形状を有するステップ面ＳＰｄａは、Ｙ方向に延びる階段部ＳＲｄａの全体に亘って分散して配置されている。Ｘ方向に沿う方向に実質的に直線的に延びるステップ面ＳＰｄａは、階段部ＳＲｄａの最下段近傍に示す領域Ａ１に配置される第４のステップ面としてのステップ面ＳＴｄａと、階段部ＳＲｄａの最下段と最上段との間に示す領域Ａ２と、にそれぞれ複数個ずつ配置される第５のステップ面としてのステップ面ＳＴｄａとを含む。
上述のように、レジスト層７０，９０ａ，１１０ａ，１２０ａが新たに形成されるごとに、複数のステップ面ＳＰｄａが実質的に直線的に延びる形状から中央部分が迫り出した形状へと変化していく階段部分が、互いに若干前後にずれながら重なり合うように形成されることで、図２９（ｂ）に示す形状のステップ面ＳＰｄａを有する階段部ＳＲｄａが形成される。
すなわち、Ｘ方向に沿う方向に実質的に直線的に延びる複数のステップ面ＳＰｄａのうち、階段部ＳＲｄａの最下段近傍に示す領域Ａ１に配置される幾つかのステップ面ＳＰｄａは、新たに形成されたレジスト層７０，９０ａ，１１０ａ，１２０ａのスリミング前の側面が転写されて形成されたステップ面ＳＰｄａである。
また、Ｘ方向に沿う方向に実質的に直線的に延びる複数のステップ面ＳＰｄａのうち、階段部ＳＲｄａの最下段と最上段との間に示す領域Ａ２に配置される幾つかのステップ面ＳＰｄａは、ストッパ層ＳＴＰａ，ＳＴＰｄ，ＳＴＰｅ除去後のレジスト層６０，８０ａ，１００ａの側面が転写されて形成されたステップ面ＳＰｄａである。
このように、レジスト層７０，９０ａ，１１０ａ，１２０ａが互いにずれた状態で形成された場合においても、階段部ＳＲｄａは、上述の比較例の階段部ＳＲｚとは異なり、階段部ＳＲｄａの最下段と最上段との間に配置され、実質的に直線的に延びる幾つかのステップ面ＳＰｄａを有することとなる。
変形例１の半導体記憶装置２の製造方法によれば、上述の実施形態の半導体記憶装置１の製造方法と同様の効果を奏する。
（変形例２）
次に、図３０を用いて、実施形態の変形例２の半導体記憶装置について説明する。変形例２の半導体記憶装置においては、ストッパ層を形成する際、不要な部分を予め除去しておく点が、上述の実施形態とは異なる。
図３０は、実施形態の変形例２にかかる半導体記憶装置が備える階段部の形成方法の手順の一部を例示する断面図である。図３０に示す処理は、上述の実施形態のレジスト層６０及びストッパ層ＳＴＰａを形成する処理に相当する処理である。
図３０（ａ）に示すように、上述の実施形態と同様、積層体ＬＭｓの一部の上面を覆う矩形状のレジスト層６０を形成する。レジスト層６０は、上述の実施形態と同様、図３０（ａ）に示す辺６０ｙであるＹ方向に延びる側面と、Ｘ方向に延びる側面とを備える。
また、上述の実施形態と同様、レジスト層６０の上面、Ｘ方向に延びる側面、及びＹ方向に延びる側面、並びにレジスト層６０から露出する積層体ＬＭｓの上面を覆うストッパ層ＳＴＰａを形成する。
図３０（ｂ）に示すように、ストッパ層ＳＴＰａの上面をエッチバックして、レジスト層６０の上面、及びレジスト層６０から露出する積層体ＬＭｓの上面からストッパ層ＳＴＰａを除去する。これにより、レジスト層６０のＸ方向およびＹ方向に延びる側面を覆うストッパ層ＳＴＰｆが形成される。
その後、上述の実施形態と同様、ストッパ層ＳＴＰｆを介してレジスト層６０を覆うレジスト層７０を形成し、これらのレジスト層６０，７０を用いて階段部を形成する。
なお、ストッパ層ＳＴＰａの不要部分を除去する上記の処理は、上述の実施形態のストッパ層ＳＴＰｂ，ＳＴＰｃ、及び上述の変形例１のストッパ層ＳＴＰｅ等にも適用することができる。
変形例２の半導体記憶装置の製造方法によれば、ストッパ層ＳＴＰｆを形成するときは、レジスト層６０の上面および積層体の上面からストッパ層ＳＴＰａを除去する。これにより、ストッパ層ＳＴＰａの不要部分を一括で除去することができる。また、予め不要な部分を除去しておくことで、レジスト層７０のスリミングを繰り返すたびに、ストッパ層ＳＴＰｆを除去する処理を省くことができる。
よって、工程数を削減し、よりシンプルな処理で階段部を形成することができる。
変形例２の半導体記憶装置の製造方法によれば、その他、上述の実施形態の半導体記憶装置１の製造方法と同様の効果を奏する。
（その他の変形例）
なお、上述の実施形態および変形例１，２では、階段部ＳＲ，ＳＲｄを形成する際に、ストッパ層ＳＴＰａ～ＳＴＰｃを介在させたレジスト層の形成を４回繰り返すこととした。しかし、積層体ＬＭの層数等に応じて、レジスト層の形成回数は適宜変更してよい。レジスト層の形成回数を４回未満、あるいは５回以上繰り返してもよく、または、１回のレジスト層の形成のみで階段部全体を形成してもよい。
また、上述の実施形態および変形例１，２では、各々のレジスト層内に介在させるストッパ層ＳＴＰを１層のみとした。しかし、レジスト層内に介在させるストッパ層ＳＴＰの数は任意であり、レジスト層内に複数のストッパ層を介在させてもよい。一例として、２層のストッパ層ＳＴＰａ，ＳＴＰｇを介在させた様子を図３１に示す。
図３１は、実施形態のその他の変形例にかかる半導体記憶装置の製造方法において、２層のストッパ層ＳＴＰａ，ＳＴＰｇを形成した様子を示す断面図である。図３１に示すように、その他の変形例の製造方法においては、例えば上述の実施形態のレジスト層６０内に更にストッパ層ＳＴＰｇで覆われたレジスト層１３０を形成している。
より詳細には、積層体ＬＭｓの一部上面にレジスト層１３０を形成し、レジスト層１３０及びレジスト層１３０から露出した積層体ＬＭｓ上面を覆うストッパ層ＳＴＰｇを形成し、このストッパ層ＳＴＰｇを介してレジスト層１３０を覆うレジスト層６０を形成する。以降の手順は、上述の実施形態と同様である。
このように、１回のレジスト形成で複数層のストッパ層ＳＴＰを形成することで、階段部のステップ面の弓なり形状をより小まめにリセットすることができる。
なお、上記の場合にも、上述の変形例２の手法を適用することも可能である。すなわち、それぞれのストッパ層ＳＴＰｇ，ＳＴＰａを形成するごとに、予め、レジスト層１３０，６０、及び積層体ＬＭｓの上面から、ストッパ層ＳＴＰｇ，ＳＴＰａの不要部分を除去しておいてもよい。
上述の実施形態および変形例１，２では、階段部ＳＲ，ＳＲｄ，ＳＲｄａは、積層体ＬＭのＸ方向およびＹ方向の端部にそれぞれ配置されることとした。しかし、複数のワード線ＷＬ等が階段状に加工された階段部ＳＲ，ＳＲｄ，ＳＲｄａが、例えば積層体ＬＭの中央部に配置されてもよい。この場合、例えば積層体ＬＭの中央部を擂り鉢状に加工して、Ｙ方向に延びる１辺または両辺に配置される階段部ＳＲに引き出し機能を持たせることができる。この場合、Ｘ方向に延びる両辺には、ダミーの階段部ＳＲｄ，ＳＲｄａが形成される。
上述の実施形態および変形例１，２では、ピラーＰＬのチャネル層ＣＮは、側面でソース線ＳＬに接続されることとした。しかし、チャネル層ＣＮが底面等でソース線ＳＬに接続されていてもよい。この場合、チャネル層ＣＮ底面のメモリ層ＭＥが除去されていてよい。
上述の実施形態および変形例１，２では、絶縁層ＮＬ，ＯＬを交互に積層して積層体ＬＭｓを形成することとした。しかし、積層体ＬＭｓは複数段（Ｔｉｅｒ）に分けて形成されてよく、その場合、ピラーＰＬ及び階段部ＳＲ，ＳＲｄ，ＳＲｄａは、１段分の積層体ＬＭｓが形成されるごとに段階的に形成されてよい。これにより、ワード線ＷＬの積層数を更に増加させることができる。
上述の実施形態および変形例１，２では、半導体記憶装置が、メモリセルＭＣの動作に寄与する周辺回路を備えることとした。周辺回路は、積層体の上方、下方、または積層体と同じ階層に配置することができる。
例えば、半導体基板の一部表面をソース線ＳＬとした場合、周辺回路は、積層体ＬＭ外側の半導体基板上に配置することができる。この場合、積層体と周辺回路とが同じ階層に配置されることとなる。また、半導体基板上に周辺回路を形成し、層間絶縁層等で覆い、層間絶縁層上にソース線ＳＬ及び積層体ＬＭを形成することで、周辺回路を積層体ＬＭの下方に配置することができる。
あるいは、ソース線ＳＬ及び積層体ＬＭを支持基板上に形成し、周辺回路が設けられた半導体基板を積層体ＬＭの上方に貼り合わせることで、周辺回路を積層体ＬＭの上方に配置することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，２…半導体記憶装置、６０，７０，８０，８０ａ，９０，９０ａ，１００，１００ａ，１１０，１１０ａ，１２０，１２０ａ…レジスト層、６０ｘ，６０ｙ，８０ｘ，８０ｘａ，８０ｙ，１００ｘ，１００ｘａ，１００ｙ…辺、ＣＣ…コンタクト、ＬＭ，ＬＭａ，ＬＭｇ，ＬＭｓ…積層体、ＮＬ，ＯＬ…絶縁層、ＰＬ…ピラー、ＳＬ…ソース線、ＳＰ，ＳＰｄ，ＳＰｄａ…ステップ面、ＳＰＧ…ステップ面群、ＳＲ，ＳＲｄ，ＳＲｄａ…階段部、ＳＴＰａ～ＳＴＰｆ…ストッパ層、ＴＲ…テラス面、ＷＬ…ワード線。

Claims (5)

  1. 複数の第１の絶縁層と複数の第２の絶縁層とが１層ずつ交互に積層された積層体を形成し、
    第１の辺を有する第１のマスク層を前記積層体の上方に形成し、
    少なくとも前記第１の辺を覆う第１のストッパ層を形成し、
    前記第１の辺を含む前記第１のマスク層を覆う第２のマスク層を形成し、
    前記第２のマスク層をスリミングにより前記第１の辺へと向かう第１の方向へと後退させつつ、前記複数の第１及び第２の絶縁層のうち、前記第２のマスク層から露出する前記積層体の１組の第１及び第２の絶縁層をエッチング除去する処理を複数回繰り返し、
    前記スリミングを複数回行った前記第２のマスク層を除去し、前記第１の辺に露出した前記第１のストッパ層を除去し、
    前記第１のマスク層をスリミングにより前記第１の方向へと後退させつつ、前記複数の第１及び第２の絶縁層のうち、前記第１のマスク層から露出する前記積層体の１組の第１及び第２の絶縁層をエッチング除去する処理を複数回繰り返す、
    半導体記憶装置の製造方法。
  2. 前記第１のストッパ層を形成するときは、
    前記第１のマスク層の前記第１の辺および上面、並びに前記第１のマスク層から露出した前記積層体の上面を覆う前記第１のストッパ層を形成し、
    前記第２のマスク層のスリミングと、前記１組の第１及び第２の絶縁層のエッチングとを繰り返すときは、
    前記第２のマスク層のスリミングによって新たに露出した前記積層体の前記上面から前記第１のストッパ層を除去しつつ、前記１組の第１及び第２の絶縁層のエッチング除去を繰り返す、
    請求項１に記載の半導体記憶装置の製造方法。
  3. 前記第１のストッパ層を形成するときは、
    前記第１のマスク層の前記第１の辺および上面、並びに前記第１のマスク層から露出した前記積層体の上面を覆う前記第１のストッパ層を形成し、
    前記第１のマスク層の前記上面および前記積層体の前記上面から前記第１のストッパ層を除去する、
    請求項１に記載の半導体記憶装置の製造方法。
  4. 前記第１のストッパ層は半導体層または金属層である、
    請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置の製造方法。
  5. 複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体であって、前記複数の導電層が階段状に加工され、前記複数の導電層の積層方向と交わる方向に向かって高さが変化する第１の階段部、及び前記複数の導電層が階段状に加工され、前記第１の階段部の高さが変化する方向と交わる方向に向かって高さが変化する第２の階段部を有する積層体と、
    前記積層体内を前記積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成するピラーと、を備え、
    前記第１の階段部は、階段状に加工された前記複数の導電層のそれぞれの端面である複数の第１のステップ面を含み、
    前記複数の第１のステップ面は、
    実質的に直線的に延びる形状から中央部分が迫り出した形状へと、前記第１の階段部が高くなっていく方向に向かって変化する幾つかの第１のステップ面をステップ面群として、前記第１の階段部の下層側から上層側に亘って配置される複数のステップ面群を含み、
    前記第２の階段部は、階段状に加工された前記複数の導電層のそれぞれの端面である複数の第２のステップ面を含み、
    前記複数の第２のステップ面は、
    前記第２の階段部に分散して配置され、中央部が迫り出した形状の幾つかの第３のステップ面と、
    前記第２の階段部の最下段近傍に配置され、実質的に直線的に延びる１つまたは幾つかの第４のステップ面と、
    前記第２の階段部の前記最下段と最上段との間に配置され、実質的に直線的に延びる１つまたは幾つかの第５のステップ面と、を含む、
    半導体記憶装置。




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