JP2023044423A - 半導体記憶装置 - Google Patents

Abstract

【課題】コンタクトの耐圧を向上させること。【解決手段】実施形態の半導体記憶装置１は、複数の第１の導電層ＷＬと複数の第１の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭと、積層体ＬＭ内を積層方向に延び、積層方向の上下側に配置される構成同士を接続する貫通コンタクトＣ４と、を備え、貫通コンタクトＣ４は、積層体ＬＭ内を積層方向に延び、貫通コンタクトＣ４の芯材となる第２の導電層２１と、第２の導電層２１の側壁を覆い、貫通コンタクトＣ４のライナとなる第２の絶縁層５５と、を有し、貫通コンタクトＣ４における少なくとも積層方向の下側に配置される構成と近接した位置で、積層方向に交差する方向の断面における第２の導電層２１の中心点から第２の絶縁層５５の外縁部までの第１の距離の貫通コンタクトＣ４の周方向におけるばらつきは、中心点から第２の導電層２１の外縁部までの第２の距離の周方向におけるばらつきよりも大きい。【選択図】図２

Description

本発明の実施形態は、半導体記憶装置に関する。

３次元不揮発性メモリ等の半導体記憶装置においては、複数の導電層と複数の絶縁層とが交互に積層された積層体中にコンタクトが設けられることがある。このとき、コンタクトが歪な形状となってしまう場合があり、この場合、複数の導電層とコンタクトとの間で充分な耐圧が得られないことがある。

米国特許出願公開第２０１８／０３３１１１９号明細書

１つの実施形態は、コンタクトの耐圧を向上させることができる半導体記憶装置を提供することを目的とする。

実施形態の半導体記憶装置は、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層された積層体と、前記積層体内を前記積層体の積層方向に延び、前記複数の第１の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する複数のピラーと、前記積層体内を前記積層方向に延び、前記積層方向の上下側に配置される構成同士を接続するコンタクトと、を備え、前記コンタクトは、前記積層体内を前記積層方向に延び、前記コンタクトの芯材となる第２の導電層と、前記第２の導電層の側壁を覆い、前記コンタクトのライナとなる第２の絶縁層と、を有し、前記コンタクトにおける少なくとも前記積層方向の下側に配置される前記構成と近接した位置で、前記積層方向に交差する方向の断面における前記第２の導電層の中心点から前記第２の絶縁層の外縁部までの第１の距離の前記コンタクトの周方向におけるばらつきは、前記中心点から前記第２の導電層の外縁部までの第２の距離の前記周方向におけるばらつきよりも大きい。

実施形態１にかかる半導体記憶装置の概略の構成例を示す図。 実施形態１にかかる半導体記憶装置の断面図。 実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。 実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。 実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。 実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。 実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。 実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。 実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。 実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。 実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。 実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。 実施形態１の変形例にかかる貫通コンタクトの形成方法の手順の一部を例示する断面図。 実施形態２にかかる貫通コンタクトの絶縁層の形成方法の手順の一部を順に例示する断面図。 実施形態２にかかる貫通コンタクトの絶縁層の形成方法の手順の一部を順に例示する断面図。 その他の実施形態にかかる半導体記憶装置の構成の一例を示す断面図。

以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

［実施形態１］
以下、図面を参照して実施形態１について詳細に説明する。

（半導体記憶装置の構成例）
図１は、実施形態１にかかる半導体記憶装置１の概略の構成例を示す図である。図１（ａ）は半導体記憶装置１のＸ方向に沿う断面図であり、図１（ｂ）は半導体記憶装置１のレイアウトを示す模式的な平面図である。ただし、図１（ａ）においては図面の見やすさを考慮してハッチングを省略する。また、図１（ａ）においては一部の上層配線が省略されている。

なお、本明細書において、Ｘ方向およびＹ方向は共に、後述するワード線ＷＬの面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、後述するワード線ＷＬの電気的な引き出し方向を第１の方向と呼ぶことがあり、この第１の方向はＸ方向に沿う方向である。また、第１の方向と交差する方向を第２の方向と呼ぶことがあり、この第２の方向はＹ方向に沿う方向である。ただし、半導体記憶装置１は製造誤差を含みうるため、第１の方向と第２の方向とは必ずしも直交しない。

図１に示すように、半導体記憶装置１は、基板ＳＢ上に、周辺回路ＣＵＡ、メモリ領域ＭＲ、貫通コンタクト領域ＴＰ、及び階段領域ＳＲを備える。

基板ＳＢは、例えばシリコン基板等の半導体基板である。基板ＳＢ上にはトランジスタＴＲ及び配線等を含む周辺回路ＣＵＡが配置されている。周辺回路ＣＵＡは、後述するメモリセルの動作に寄与する。

周辺回路ＣＵＡは絶縁層５０で覆われている。絶縁層５０上にはソース線ＳＬが配置されている。ソース線ＳＬ上には複数のワード線ＷＬが積層されている。複数のワード線ＷＬは絶縁層５１で覆われている。絶縁層５１は、複数のワード線ＷＬの周囲にも広がっている。

複数のワード線ＷＬには、ワード線ＷＬを積層方向に貫通し、かつ、Ｘ方向に沿う方向に延びる複数の板状コンタクトＬＩが配置されている。これにより、複数のワード線ＷＬは、複数の板状コンタクトＬＩによってＹ方向に分割される。

複数の板状コンタクトＬＩの間には、複数のメモリ領域ＭＲ、階段領域ＳＲ、及び貫通コンタクト領域ＴＰが、互いにＸ方向に並んで配置されている。複数のメモリ領域ＭＲは、階段領域ＳＲ及び貫通コンタクト領域ＴＰを間に挟み、互いにＸ方向に離れて配置されている。

メモリ領域ＭＲには、ワード線ＷＬを積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルが形成される。これにより、半導体記憶装置１は、例えばメモリ領域ＭＲにメモリセルが３次元に配置された３次元不揮発性メモリとして構成される。

階段領域ＳＲは、複数のワード線ＷＬが積層方向に擂り鉢状に掘り下げられた複数の階段部ＳＰを含む。１つの階段領域ＳＲには、１つの板状コンタクトＬＩを介してＹ方向に並ぶ２つの階段部ＳＰが配置されている。

階段部ＳＰは、Ｘ方向の両側およびＹ方向の一方側から底面に向かって階段状に下降していく擂り鉢状の形状の一辺をなす。ただし、階段部ＳＰのＹ方向のもう一方側は板状コンタクトＬＩの側面に向かって開放されている。

階段部ＳＰの各段は、各階層のワード線ＷＬにより構成される。各階層のワード線ＷＬは、階段部ＳＰのＹ方向片側の階段部分を介して、階段領域ＳＲを挟んだＸ方向両側で電気的な導通を保っている。階段部ＳＰの各段のテラス部分には、各階層のワード線ＷＬと上層配線ＭＸとを接続するコンタクトＣＣがそれぞれ配置される。

これにより、多層に積層されるワード線ＷＬを個々に引き出すことができる。これらのコンタクトＣＣからは、Ｘ方向両側のメモリ領域ＭＲ内のメモリセルに対し、そのメモリセルと同じ高さ位置のワード線ＷＬを介して書き込み電圧および読み出し電圧等が印加される。

なお、本明細書においては、階段部ＳＰの各段のテラス面が向いた方向を上方向と規定する。

階段領域ＳＲのＸ方向の一方側には、貫通コンタクト領域ＴＰが配置される。貫通コンタクト領域ＴＰには、複数のワード線ＷＬを貫通する貫通コンタクトＣ４が配置されている。貫通コンタクトＣ４は、下方の基板ＳＢ上に配置された周辺回路ＣＵＡと、階段部ＳＰのコンタクトＣＣに接続される上層配線ＭＸとを接続する。コンタクトＣＣからメモリセルに印加される各種電圧は、貫通コンタクトＣ４及び上層配線ＭＸ等を介して周辺回路ＣＵＡにより制御される。

次に、図２を用いて、半導体記憶装置１の詳細の構成例について説明する。図２は、実施形態１にかかる半導体記憶装置１の断面図である。

図２（ａ）はメモリ領域ＭＲ、階段領域ＳＲ、及び貫通コンタクト領域ＴＰを含むＸ方向に沿う断面図である。図２（ｂ）は階段領域ＳＲ及び貫通コンタクト領域ＴＰを含むＹ方向に沿う断面図である。ただし、図２（ａ）（ｂ）においては、基板ＳＢ及び周辺回路ＣＵＡ等の絶縁層５０下方の構造等が省略されている。

図２（ｃ）（ｄ）は、貫通コンタクトＣ４のＸＹ平面に沿う断面図であって、図２（ｃ）は貫通コンタクトＣ４の積層体ＬＭの積層方向の上端部近傍の断面であり、図２（ｄ）は下端部近傍の断面である。

図２（ａ）（ｂ）に示すように、ソース線ＳＬは、絶縁層５０上に、例えば下部ソース線ＤＳＬｂ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｔがこの順に積層された多層構造を有する。下部ソース線ＤＳＬｂ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｔは、例えばポリシリコン層等である。そのうち、少なくとも中間ソース線ＢＳＬは、不純物が拡散された導電性のポリシリコン層等であってよい。

ソース線ＳＬ上には積層体ＬＭが配置される。積層体ＬＭには、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層されている。複数の導電層としてのワード線ＷＬは、例えばタングステン層またはモリブデン層等である。複数の絶縁層としての絶縁層ＯＬは例えば酸化シリコン層等である。

積層体ＬＭにおけるワード線ＷＬの積層数は任意である。また、積層体ＬＭは、最上層のワード線ＷＬの更に上層に１つ以上の導電層としての選択ゲート線を有していてもよい。これらの選択ゲート線には、例えば絶縁層等で構成される分離層が貫通しており、これらの選択ゲート線を複数の領域に分離している。また、積層体ＬＭは、最下層のワード線ＷＬの更に下層に１つ以上の導電層としての選択ゲート線を有していてもよい。

積層体ＬＭの上面は絶縁層５２で覆われている。絶縁層５２は絶縁層５３で覆われている。絶縁層５３は絶縁層５４で覆われている。

図２（ｂ）に示すように、積層体ＬＭは、複数の板状コンタクトＬＩによってＹ方向に分割されている。

板状コンタクトＬＩのそれぞれは、互いにＹ方向に並んで、積層体ＬＭの積層方向およびＸ方向に沿う方向に延びる。つまり、板状コンタクトＬＩは、絶縁層５２、積層体ＬＭ、及び上部ソース線ＤＳＬｔを貫通して中間ソース線ＢＳＬに到達している。また、板状コンタクトＬＩは、積層体ＬＭのＸ方向両端部からメモリ領域ＭＲに亘って、積層体ＬＭ内を連続的に延びている。

また、板状コンタクトＬＩのそれぞれは、絶縁層５６と導電層２２とを含む。絶縁層５６は例えば酸化シリコン層等である。導電層２２は例えばタングステン層または導電性のポリシリコン層等である。

絶縁層５６は、板状コンタクトＬＩのＹ方向に向かい合う側壁を覆う。導電層２２は絶縁層５６の内側に充填され、中間ソース線ＢＳＬを含むソース線ＳＬに電気的に接続されている。また、導電層２２は、絶縁層５３中に配置されるプラグＶ０を介して、絶縁層５４中に配置される上層配線ＭＸと接続される。このような構成により、板状コンタクトＬＩはソース線コンタクトとして機能することとなる。

ただし、導電層２２を有さず絶縁層５６等から構成される板状部によって積層体ＬＭがＹ方向に分割されていてもよい。この場合、板状部はソース線コンタクトとしての機能を有さない。

図２（ａ）に示すように、メモリ領域ＭＲには複数のピラーＰＬが分散して配置されている。

複数のピラーＰＬは、積層体ＬＭの積層方向から見て例えば千鳥状の配置を取る。個々のピラーＰＬは、積層体ＬＭの層方向に沿う方向、つまりＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型（オーバル型）等の形状を有する。

複数のピラーＰＬのそれぞれは、積層体ＬＭ内を積層方向に延びるメモリ層ＭＥ、及び積層体ＬＭ内を貫通して中間ソース線ＢＳＬと接続するチャネル層ＣＮを有する。

後述するように、メモリ層ＭＥは、ピラーＰＬの外周側からブロック絶縁層、電荷蓄積層、及びトンネル絶縁層がこの順に積層された多層構造を有する。より詳細には、メモリ層ＭＥは、中間ソース線ＢＳＬの深さ位置を除くピラーＰＬの側面に配置されている。また、メモリ層ＭＥは、下部ソース線ＤＳＬｂ深さまで到達するピラーＰＬの底面にも配置されている。

チャネル層ＣＮはメモリ層ＭＥの内側で、積層体ＬＭ、上部ソース線ＤＳＬｔ、及び中間ソース線ＢＳＬを貫通して下部ソース線ＤＳＬｂに到達している。チャネル層ＣＮは、側面で中間ソース線ＢＳＬと接触しており、これにより、中間ソース線ＢＳＬを含むソース線ＳＬに電気的に接続される。チャネル層ＣＮの更に内側にはコア層ＣＲが充填されている。

また、複数のピラーＰＬのそれぞれは、上端部にキャップ層ＣＰを有する。キャップ層ＣＰは、少なくともチャネル層ＣＮの上端部を覆うように絶縁層５２中に配置され、チャネル層ＣＮと接続されている。キャップ層ＣＰは、絶縁層５２，５３中に配置されるプラグＣＨを介して、絶縁層５４中に配置されるビット線ＢＬと接続される。

メモリ層ＭＥのブロック絶縁層およびトンネル絶縁層、並びにコア層ＣＮは例えば酸化シリコン層等である。メモリ層ＭＥの電荷蓄積層は例えば窒化シリコン層等である。チャネル層ＣＮ及びキャップ層ＣＰは、例えばポリシリコン層またはアモルファスシリコン層等の半導体層である。

以上のような構成によって、ピラーＰＬ側面の個々のワード線ＷＬと対向する部分には、それぞれメモリセルＭＣが形成される。ワード線ＷＬから所定の電圧が印加されることにより、メモリセルＭＣに対してデータの書き込み及び読み出しが行われる。

また、積層体ＬＭが、ワード線ＷＬの上層または下層に選択ゲート線を備える場合、選択ゲート線と対向するピラーＰＬの側面には選択ゲートが形成される。選択ゲート線から所定の電圧がそれぞれ印加されることにより、選択ゲートがオンまたはオフして、その選択ゲートが属するピラーＰＬのメモリセルＭＣを選択状態または非選択状態とすることができる。

図２（ａ）（ｂ）に示すように、階段領域ＳＲには階段部ＳＰ，ＳＰｄｆ，ＳＰｄｓが配置されている。階段部ＳＰ，ＳＰｄｆ，ＳＰｄｓはそれぞれ、複数のワード線ＷＬ及び複数の絶縁層ＯＬが階段状に加工された形状を有する。

これらの階段部ＳＰ，ＳＰｄｆ，ＳＰｄｓのうち、階段部ＳＰは複数のワード線ＷＬを上層配線ＭＸに電気的に引き出す機能を有する。他の階段部ＳＰｄｆ，ＳＰｄｓは、半導体記憶装置１の機能に寄与しないダミーの階段部である。

階段部ＳＰは、メモリ領域ＭＲ寄りの位置でＸ方向に延び、メモリ領域ＭＲから離れる方向に向かって降段していく。階段部ＳＰｄｆは、貫通コンタクト領域ＴＰ寄りの位置で階段部ＳＰと対向するようにＸ方向に延び、階段部ＳＰに近付く方向に向かって降段していく。

階段部ＳＰｄｓは、階段部ＳＰ，ＳＰｄｆの間の位置で、階段部ＳＰ，ＳＰｄｆのＹ方向片側の板状コンタクトＬＩ近傍に配置される。階段部ＳＰｄｓは、Ｙ方向に隣接するもう一方側の板状コンタクトＬＩと対向するようにＹ方向に延び、もう一方側の板状コンタクトＬＩに近付く方向に向かって降段していく。

ここで、階段部ＳＰｄｆ，ＳＰｄｓにおいては、各段のテラス部分が階段部ＳＰのテラス部分よりも短い。このため、階段部ＳＰｄｆ，ＳＰｄｓは、階段部ＳＰよりも急峻な形状を有し、階段長、つまり、最上段から最下段までの長さが階段部ＳＰよりも短い。

このように階段部ＳＰ，ＳＰｄｆ，ＳＰｄｓが配置されることで、階段領域ＳＲでは、積層体ＬＭが擂り鉢状に窪んだ形状となっている。この擂り鉢状の領域には、階段部ＳＰ，ＳＰｄｆ，ＳＰｄｓの上面を覆うように、酸化シリコン層等の絶縁層５１が配置されている。上述の絶縁層５２～５４は絶縁層５１の上面をも覆う。

ここで、図２（ｂ）は、階段部ＳＰの最下段から３段目の断面を示している。つまり、図２（ｂ）は、最下層のワード線ＷＬから３番目のワード線ＷＬのすぐ上層の絶縁層ＯＬがテラス面となった部分を示している。図２（ｂ）において、階段領域ＳＲの中央部に示す板状コンタクトＬＩのＹ方向の両側には、それぞれ階段部ＳＰが配置されている。それぞれの階段部ＳＰのＹ方向における板状コンタクトＬＩの反対側には、それぞれ階段部ＳＰｄｓが配置されている。

階段部ＳＰの各段を構成するワード線ＷＬには、絶縁層５２，５１及び各段のテラス面を構成する絶縁層ＯＬを貫通するコンタクトＣＣが接続されている。コンタクトＣＣは、コンタクトＣＣの外周を覆う絶縁層５７と、絶縁層５７の内側に充填されるタングステン層または銅層等の導電層２３とを有する。導電層２３は、絶縁層５３中に配置されるプラグＶ０を介して、絶縁層５４中に配置される上層配線ＭＸと接続される。このような構成により、各層のワード線ＷＬを電気的に引き出すことができる。

また、階段部ＳＰ，ＳＰｄｆ，ＳＰｄｓを含む階段領域ＳＲには、複数の柱状部ＨＲが分散して配置されている。

複数の柱状部ＨＲは、コンタクトＣＣとの干渉を回避しつつ、千鳥状またはグリッド状の配置を取る。個々の柱状部ＨＲは、ＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型等の形状を有する。

複数の柱状部ＨＲのそれぞれは、積層体ＬＭ内を積層方向に延び、下部ソース線ＤＳＬｂ、中間絶縁層ＳＣＮ、及び上部ソース線ＤＳＬｔのうち、例えば上部ソース線ＤＳＬｔに到達する。柱状部ＨＲは、例えば酸化シリコン層等の絶縁層によって構成されており、半導体記憶装置１の機能には寄与しない。後述するように、柱状部ＨＲは、犠牲層と絶縁層とが積層された積層体から積層体ＬＭを形成する際、これらの構成を支持する役割を持つ。

なお、複数の柱状部ＨＲは、以下に述べる貫通コンタクト領域ＴＰにおいても、貫通コンタクトＣ４との干渉を回避しつつ分散して配置されている。

また、上述の階段部ＳＰｄｆ，ＳＰｄｓと同様、ダミーの階段部は、積層体ＬＭのＸ方向両端部およびＹ方向両端部にも配置されていてもよい。これらのダミーの階段部に、上述の複数の柱状部ＨＲが分散して配置されていてもよい。

図２（ａ）（ｂ）に示すように、貫通コンタクト領域ＴＰには貫通コンタクトＣ４が配置されている。

貫通コンタクト領域ＴＰ内で、複数の貫通コンタクトＣ４が、例えばＸ方向に沿う方向に配列されている（図１（ａ）参照）。ただし、複数の貫通コンタクトＣ４が、貫通コンタクト領域ＴＰ内で、Ｘ方向に替えて、または加えてＹ方向に配列されていてもよい。

貫通コンタクトＣ４は、絶縁層５２及び積層体ＬＭを貫通し、また、例えばソース線ＳＬに設けられた開口部ＯＰを抜けて、周辺回路ＣＵＡ（図１（ａ）参照）を覆う絶縁層５０に到達する。貫通コンタクトＣ４は、積層体ＬＭの上下に配置される構成同士を接続する。

貫通コンタクトＣ４は、貫通コンタクトＣ４の外周を覆う絶縁層５５と、絶縁層５５の内側に充填されるタングステン層または銅層等の導電層２１とを有する。導電層２１は、貫通コンタクトＣ４のＸＹ平面に沿う方向の断面における中心部を含む位置で、貫通コンタクトＣ４内を積層体ＬＭの積層方向に延びる。つまり、導電層２１は貫通コンタクトＣ４の芯材となる。絶縁層５５は、導電層２１の外周面を覆うライナにあたる。

導電層２１は、積層体ＬＭの上方において、絶縁層５３中に配置されるプラグＶ０を介して、絶縁層５４中に配置される上層配線ＭＸと接続される。この上層配線ＭＸは、上述のとおり、例えば板状コンタクトＬＩを介してＹ方向に隣接する階段部ＳＰのコンタクトＣＣと接続されている。また、導電層２１は、積層体ＬＭの下方において、絶縁層５０中に配置される下層配線Ｄ２を介して周辺回路ＣＵＡと接続される。

以上の構成により、周辺回路ＣＵＡから、貫通コンタクトＣ４、コンタクトＣＣ、及びワード線ＷＬ等を介してメモリセルＭＣに所定の電圧を印加して、メモリセルＭＣを記憶素子として動作させることができる。貫通コンタクトＣ４は、絶縁層５５を有しているので、例えば積層体ＬＭ中に配置されていても、ワード線ＷＬ等との電気的な短絡が発生してしまうことが抑制される。

図２（ｃ）（ｄ）に示すように、貫通コンタクトＣ４の絶縁層５５には複数の絶縁層５５ａ，５５ｂが含まれる。

絶縁層５５ａは、絶縁層５５の外縁部にあたる部分を含んで貫通コンタクトＣ４の外周側に配置される。絶縁層５５ｂは、導電層２１の外縁部と接しており、絶縁層５５ａよりも貫通コンタクトＣ４の内側に配置される。絶縁層５５ａ，５５ｂは、導電層２１の周囲を連続的に覆っている。ただし、絶縁層５５ｂが導電層２１の周囲を断続的、つまり不連続に覆っていてもよい。

絶縁層５５ａ，５５ｂは共に、例えば酸化シリコン層等である。ただし、絶縁層５５ｂに含まれる結晶の平均粒径は、例えば絶縁層５５ａに含まれる結晶の平均粒径よりも大きくともよい。つまり、絶縁層５５ａよりも絶縁層５５ｂの方が高い結晶性を有していてよい。

また、プラグＶ０と接続される貫通コンタクトＣ４の上端部において、絶縁層５５ａ，５５ｂ及び導電層２１の外周面は比較的平坦な形状を有している。絶縁層５５ａ，５５ｂ及び導電層２１の外周面は略等しい平坦度を有していてよい。あるいは、絶縁層５５ａ，５５ｂ及び導電層２１の外周面は、絶縁層５５ａ、絶縁層５５ｂ、導電層２１の順に、より平坦となっていてもよい。つまり、この場合、これらの平坦度は、絶縁層５５ａ、絶縁層５５ｂ、導電層２１の順に高くなっていく。

これにより、積層体ＬＭの積層方向の上端部において、個々の貫通コンタクトＣ４は、ＸＹ平面に沿う方向の断面形状として、例えば概ね円形、楕円形、または小判型等の形状を有する。

また、貫通コンタクトＣ４の上端部において、ＸＹ平面に沿う断面における導電層２１の中心点から絶縁層５５ａの外縁部までの距離を貫通コンタクトＣ４の周方向の複数個所で比較した場合、これらの距離のばらつきは比較的小さい。

同様に、導電層２１の上記断面における中心点から、絶縁層５５ｂの外縁部までの距離、及び導電層２１の外縁部までの距離を、それぞれ貫通コンタクトＣ４の周方向の複数個所で比較した場合、絶縁層５５ａにおける距離のばらつき、絶縁層５５ｂにおける距離のばらつき、及び導電層２１における距離のばらつきは、互いに同程度であってよい。あるいは、絶縁層５５ａにおける距離間、絶縁層５５ｂにおける距離間、導電層２１における距離間の順に、ばらつきが小さくなっていてもよい。この関係性は、個々の貫通コンタクトＣ４が、円形、楕円形、または小判型等の上記いずれの断面形状を有する場合であっても同様であってよい。

一方、下層配線Ｄ２と接続される貫通コンタクトＣ４の下端部において、絶縁層５５ａ，５５ｂの外周面は平坦ではなく、例えば凹凸を有する形状となっている。このため、絶縁層５５ａ，５５ｂの下端部における平坦度は、上端部におけるそれぞれの平坦度よりも低くなっている。つまり、貫通コンタクトＣ４の下端部側から上端部側へと向かうほど、絶縁層５５ａ，５５ｂの平坦度は高くなっていく。

貫通コンタクトＣ４の下端部において、絶縁層５５ａ及び絶縁層５５ｂの外周面は略等しい平坦度を有していてよい。あるいは、絶縁層５５ａの外周面よりも絶縁層５５ｂの外周面の平坦度が高くなっていてもよい。

また、導電層２１の外周面は、貫通コンタクトＣ４の下端部においても比較的平坦な形状を有している。これにより、貫通コンタクトＣ４の下端部において、導電層２１の外周面の平坦度は、絶縁層５５ａ，５５ｂの外周面の平坦度より高いこととなる。

導電層２１の外周面は、貫通コンタクトＣ４の上下端において略等しい平坦度を有していてよい。あるいは、貫通コンタクトＣ４の下端部側から上端部側へと向かうほど、導電層２１の外周面の平坦度が高くなっていてもよい。

上記のように、絶縁層５５ａ，５５ｂの外周面が凹凸を有するため、積層体ＬＭの積層方向の下端部において、個々の貫通コンタクトＣ４は、ＸＹ平面に沿う方向の断面形状として、貫通コンタクトＣ４上端部の形状に応じて、例えば円形、楕円形、または小判型等が歪になった形状を有する。

また、貫通コンタクトＣ４の下端部において、ＸＹ平面に沿う断面における導電層２１の中心点から絶縁層５５ａの外縁部までの距離を貫通コンタクトＣ４の周方向の複数個所で比較した場合、これらの距離のばらつきは、例えば貫通コンタクトＣ４上端部におけるばらつきよりも大きい。

同様に、導電層２１の上記断面における中心点から絶縁層５５ｂの外縁部までの距離を貫通コンタクトＣ４の周方向の複数個所で比較した場合、これらの距離のばらつきは、例えば貫通コンタクトＣ４上端部におけるばらつきよりも大きい。

また、導電層２１の上記断面における中心点から導電層２１の外縁部までの距離を貫通コンタクトＣ４の周方向の複数個所で比較した場合、これらの距離のばらつきは比較的小さいままである。これにより、貫通コンタクトＣ４の下端部において、絶縁層５５ａ，５５ｂにおける距離のばらつきは、導電層２１における距離のばらつきよりも大きいこととなる。この関係性は、個々の貫通コンタクトＣ４が、円形、楕円形、または小判型等の上記いずれの断面形状を有する場合であっても同様であってよい。

導電層２１における距離のばらつきは、貫通コンタクトＣ４の上下端において略等しくともよい。あるいは、導電層２１における距離のばらつきは、貫通コンタクトＣ４の下端部側から上端部側へと向かうほど小さくなっていてもよい。

貫通コンタクトＣ４の下端部において、絶縁層５５ａにおける距離のばらつき、及び絶縁層５５ｂにおける距離のばらつきは、互いに同程度であってよい。あるいは、絶縁層５５ａにおける距離間よりも絶縁層５５ｂにおける距離間のばらつきが小さくなっていてもよい。

以上、貫通コンタクトＣ４の詳細の構成例について説明した。しかし、絶縁層５５は、少なくとも貫通コンタクトＣ４の下端部近傍において絶縁層５５ａ，５５ｂを共に含んでいればよく、貫通コンタクトＣ４の上端部において絶縁層５５ｂを含まなくともよい。

（半導体記憶装置の製造方法）
次に、図３～図１２を用いて、実施形態１の半導体記憶装置１の製造方法について説明する。図３～図１２は、実施形態１にかかる半導体記憶装置１の製造方法の手順の一部を順に例示する図である。なお、図３～図１２に示す処理の前に、基板ＳＢ上に周辺回路ＣＵＡが形成され、周辺回路ＣＵＡを覆う絶縁層５０が形成済みであるものとする。

まずは、図３及び図４に階段部ＳＰが形成される様子を示す。図３及び図４は、後に階段領域ＳＲとなる領域のＹ方向に沿う断面を示している。

図３（ａ）に示すように、絶縁層５０上に、下部ソース線ＤＳＬｂ、中間絶縁層ＳＣＮ、及び上部ソース線ＤＳＬｔをこの順に形成する。中間絶縁層ＳＣＮは、例えば窒化シリコン層等であり、後に導電性のポリシリコン層等に置き換えられて中間ソース線ＢＳＬとなる犠牲層として機能する。

また、上部ソース線ＤＳＬｔ上に、複数の絶縁層ＮＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭｓを形成する。絶縁層ＮＬは、例えば窒化シリコン層等であり、後に導電材料に置き換えられてワード線ＷＬとなる犠牲層として機能する。

図３（ｂ）に示すように、積層体ＬＭｓの一部領域において、絶縁層ＮＬと絶縁層ＯＬとを階段状に掘り下げて、階段部ＳＰを形成する。階段部ＳＰは、フォトレジスト層等のマスクパターンのスリミングと、積層体ＬＭｓの絶縁層ＮＬと絶縁層ＯＬとのエッチングを複数回繰り返すことで形成される。

すなわち、積層体ＬＭｓの上面に、階段部ＳＰの形成位置に開口部を有するマスクパターンを形成し、例えば絶縁層ＮＬと絶縁層ＯＬとを１層ずつエッチング除去する。また、酸素プラズマ等による処理で、開口部のマスクパターン端部を後退させて開口部を広げ、絶縁層ＮＬと絶縁層ＯＬとを更に１層ずつエッチング除去する。このような処理を複数回繰り返すことで、マスクパターンの開口部における絶縁層ＮＬと絶縁層ＯＬとが階段状に掘り下げられていく。

また、上記の処理を所定回数繰り返すごとに、マスクパターンを新たに形成し直して、マスクパターンの層厚が所定以上に維持されるようにする。このとき、マスクパターンの開口部の位置を調整することで、比較的なだらかに傾斜する階段部ＳＰと、急峻なダミーの階段部ＳＰｄｆ，ＳＰｄｓとが形成される。同様に、積層体ＬＭｓのＸ方向の両端部およびＹ方向の両端部におけるマスクパターンの端部位置を調整することで、階段部ＳＰｄｆ，ＳＰｄｓと同様、急峻なダミーの階段部が積層体ＬＭｓの４つの端部にそれぞれ形成される。

図３（ｂ）は、このように形成された階段部ＳＰの最下段から３段目の断面図である。図３（ｂ）に示す断面は、後に形成される板状コンタクトＬＩによって、２つの階段部ＳＰに分離される。また、それぞれの階段部ＳＰの積層体ＬＭｓのＹ方向片側には、階段部ＳＰｄｓが形成されている。

図３（ｃ）に示すように、階段部ＳＰを覆い、積層体ＬＭｓの上面の高さまで達する酸化シリコン層等の絶縁層５１を形成する。つまり、絶縁層５１は、階段部ＳＰ，ＳＰｄｓ，ＳＰｄｆで囲まれた擂り鉢状の領域に形成される。また、絶縁層５１は、階段部を４つの端部にそれぞれ有する積層体ＬＭｓの周辺領域にも形成される。また、積層体ＬＭｓの上面、及び絶縁層５１の上面を覆う絶縁層５２が更に形成される。

図４（ａ）に示すように、階段部ＳＰ，ＳＰｄｓ，ＳＰｄｆで囲まれた擂り鉢状の領域に、絶縁層５２，５１及び積層体ＬＭｓを貫通して、下部ソース線ＤＳＬｂ、中間絶縁層ＳＣＮ、及び上部ソース線ＤＳＬｔのうち、例えば上部ソース線ＤＳＬｔに到達する複数のホールＨＬを形成する。

図４（ｂ）に示すように、ホールＨＬ内に酸化シリコン層等の絶縁層が充填され、複数の柱状部ＨＲが形成される。

次に、図５及び図６にピラーＰＬが形成される様子を示す。

図５及び図６は、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面を示している。ただし、上述のように、ピラーＰＬは、円形、楕円形、または小判型等であるので、断面の方向を問わず同様の断面形状を有する。

図５（ａ）に示すように、メモリ領域ＭＲが形成されることとなる領域においても、上述の各種処理によって、下部ソース線ＤＳＬｂ、中間絶縁層ＳＣＮ、及び上部ソース線ＤＳＬｔ上に積層体ＬＭｓが形成され、積層体ＬＭｓ上に絶縁層５２が形成されている。この状態において、絶縁層５２及び積層体ＬＭｓを貫通し、下部ソース線ＤＳＬｂに到達する複数のメモリホールＭＨを形成する。

図６（ｂ）に示すように、メモリホールＭＨ内に、メモリホールＭＨの外周側から順に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮが積層されたメモリ層ＭＥを形成する。上述のように、ブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮは例えば酸化シリコン層等であり、電荷蓄積層ＣＴは例えば窒化シリコン層等である。

メモリ層ＭＥは、下部ソース線ＤＳＬｂにまで到達するメモリホールＭＨの底面にも形成される。

また、トンネル絶縁層ＴＮの内側に、ポリシリコン層またはアモルファスシリコン層等のチャネル層ＣＮを形成する。チャネル層ＣＮの更に内側には、酸化シリコン層等のコア層ＣＲを充填する。

図５（ｃ）に示すように、絶縁層５２の上面に露出したコア層ＣＲを所定深さまでエッチング除去して、窪みＤＮを形成する。

図６（ａ）に示すように、窪みＤＮの内部をポリシリコン層またはアモルファスシリコン層等で充填してキャップ層ＣＰを形成する。これにより、複数のピラーＰＬが形成される。ただし、この段階では、チャネル層ＣＮは、全体をメモリ層ＭＥに覆われており、後に中間ソース線ＢＳＬとなる中間絶縁層ＳＣＮとは接続されていない。

図６（ｂ）に示すように、キャップ層ＣＰの上面と共に絶縁層５２をエッチバックする。これにより、キャップ層ＣＰの厚さが減少する。

図６（ｃ）に示すように、エッチバックにより薄くなった絶縁層５２を積み増す。これにより、キャップ層ＣＰの上面が絶縁層５２に覆われる。

なお、図３（ｂ）及び図３（ｃ）の階段部ＳＰを形成する処理、図４（ａ）及び図４（ｂ）の柱状部ＨＲを形成する処理、並びに図５及び図６のピラーＰＬを形成する処理は、処理の順番を相互に入れ替え可能である。

次に、図７～図９に中間絶縁層ＢＳＬ置き換えの様子、及び貫通コンタクトＣ４の絶縁層５５が形成される様子を示す。

図７（Ａａ）～（Ａｃ）は、図５及び図６と同様、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面を示している。図７（Ｂａ）～（Ｂｃ）は、後に貫通コンタクト領域ＴＰとなる領域のＹ方向に沿う断面を示している。図７（Ｃａ）～（Ｃｃ）（Ｄａ）～（Ｄｃ）は、後に貫通コンタクトＣ４となる部位のＸＹ平面に沿う断面であって、図７（Ｃａ）～（Ｃｃ）は貫通コンタクトＣ４の上端部近傍の断面を示し、図７（Ｄａ）～（Ｄｃ）は貫通コンタクトＣ４の下端部近傍の断面を示している。

図７（Ａａ）に示すように、絶縁層５２、積層体ＬＭｓ、及び上部ソース線ＤＳＬｔを貫通し、中間絶縁層ＳＣＮに到達するスリットＳＴを形成する。スリットＳＴは積層体ＬＭｓ内をＸ方向に沿う方向にも延びている。

図７（Ａｂ）に示すように、スリットＳＴのＹ方向に向かい合う側壁に絶縁層５６ｓを形成する。

また、絶縁層５６ｓで側壁を保護されたスリットＳＴを介して、例えば熱リン酸等の中間絶縁層ＳＣＮの除去液を流入させて、下部ソース線ＤＳＬｂ及び上部ソース線ＤＳＬｔに挟まれた中間絶縁層ＳＣＮを除去する。

これにより、下部ソース線ＤＳＬｂと上部ソース線ＤＳＬｔとの間にギャップ層ＧＰｓが形成される。また、ピラーＰＬ外周部のメモリ層ＭＥの一部がギャップ層ＧＰｓ内に露出する。このとき、スリットＳＴの側壁は絶縁層５６ｓで保護されているので、積層体ＬＭｓ内の絶縁層ＮＬまでもが除去されてしまうことが抑制される。

図７（Ａｃ）に示すように、スリットＳＴを介してギャップ層ＧＰｓ内に適宜、薬液を流入させて、ギャップ層ＧＰｓ内に露出したブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮを順次、除去する。これにより、メモリ層ＭＥ内側のチャネル層ＣＮの一部がギャップ層ＧＰｓ内に露出する。

図７（Ｂａ）に示すように、貫通コンタクト領域ＴＰとなる領域においても、上述の図４（ｂ）に示した処理の後、図５及び図６の処理によって柱状部ＨＲの上端部がエッチバックされ、絶縁層５２が積み増しされて、柱状部ＨＲの上面が絶縁層５２に覆われている。

また、貫通コンタクト領域ＴＰとなる領域においても、図７（Ａａ）の処理と並行してスリットＳＴが形成される。また、スリットＳＴと並行して、絶縁層５２及び積層体ＬＭｓを貫通し、上部ソース線ＤＳＬｔ、中間絶縁層ＳＣＮ、及び下部ソース線ＤＳＬｂに設けられた開口部ＯＰを通って絶縁層５０中の下層配線Ｄ２に到達するコンタクトホールＨＬｃが形成される。

図７（Ｃａ）に示すように、コンタクトホールＨＬｃは上端部において、例えば概ね円形の断面形状を有する。上述のように、コンタクトホールＨＬｃが、楕円形または小判型等の断面形状を有していてもよい。

しかしながら、コンタクトホールＨＬｃは、スリットＳＴと並行して、例えばスリットＳＴの加工に適するエッチング条件等を用いて加工される。このため、スリットＳＴよりアスペクト比の高いコンタクトホールＨＬｃ内では下方へ行くほど、エッチング副生成物である堆積物が多く生成されて、次第に凹凸を有する歪な断面形状に加工される。

図７（Ｄａ）に示すように、コンタクトホールＨＬｃは下端部において、上端部で円形、楕円形、または小判型であった形状に凹凸が生じ、歪になった断面形状を有する。

図７（Ｂｂ）に示すように、貫通コンタクト領域ＴＰとなる領域のスリットＳＴ側壁にも、図７（Ａｂ）の処理と並行して絶縁層５６ｓが形成される。また、コンタクトホールＨＬｃの側壁および底面を覆う絶縁層５５ａが形成される。絶縁層５５ａは、スリットＳＴ内の絶縁層５６ｓと並行して形成されてもよく、あるいは、絶縁層５６ｓとは別に形成されてもよい。

図７（Ｃｂ）に示すように、コンタクトホールＨＬｃ上端部では、コンタクトホールＨＬｃの外周面に沿って、比較的平坦で略均一な層厚を有する絶縁層５５ａが形成される。

図７（Ｄｂ）に示すように、コンタクトホールＨＬｃ下端部では、コンタクトホールＨＬｃの外周面に沿って、凹凸を有し不均一な層厚の絶縁層５５ａが形成される。

図７（Ｂｃ）（Ｃｃ）（Ｄｃ）に示すように、図７（Ａｃ）の処理が行われている間、貫通コンタクト領域ＴＰとなる領域ではいずれの処理も行われない。図７（Ａｃ）の処理の影響を受けないよう、この間、貫通コンタクト領域ＴＰとなる領域をマスク層等で保護しておいてもよい。

図８は、図７（Ｂａ）～（Ｂｃ）と同様、後に貫通コンタクト領域ＴＰとなる領域のＹ方向に沿う断面を示している。

図８（ａ）に示すように、絶縁層５６ｓで側壁を保護されたスリットＳＴから、例えばアモルファスシリコン等の原料ガスを注入し、ギャップ層ＧＰｓをアモルファスシリコン等で充填して中間層ＢＳＬａを形成する。中間層ＢＳＬａは、アモルファスシリコン等が結晶化されて中間ソース線ＢＳＬとなる前の層である。

このとき、コンタクトホールＨＬｃ内にもアモルファスシリコン等の原料ガスが流入する。コンタクトホールＨＬｃ内の空間は、スリットＳＴ内の空間より体積が小さく、また、底面が絶縁層５５ａで覆われて閉空間となっている。このため、コンタクトホールＨＬｃの側壁および底面には、例えばコンタクトホールＨＬｃの中心部に僅かな空隙を残して、アモルファスシリコン等が充填された半導体層２５ｂが形成される。

ただし、ギャップ層ＧＰｓへの中間層ＢＳＬａの形成とは別に、コンタクトホールＨＬｃ内に僅かな空隙を残して半導体層２５ｂが形成されてもよい。

図８（ｂ）に示すように、スリットＳＴを覆い、コンタクトホールＨＬｃ上に開口を有するレジスト層等のマスク層６０を形成する。

また、コンタクトホールＨＬｃ内の半導体層２５ｂをウェットエッチングして薄層化する。ウェットエッチング液としては、例えばＴＭＹ（トリメチル－２－ヒドロキシエチルアンモニウムハイドロオキサイド）等のアルカリ性液を用いることができる。ＴＭＹと過酸化水素水との混合薬液であるＮＣ２等を用いてもよい。また、エッチングレートが所定値以下となるようにエッチング条件を調整する。

図８（ｃ）に示すように、コンタクトホールＨＬｃ内に残った半導体層２５ｂを酸化して、酸化シリコン層等の絶縁層５５ｂを形成する。半導体層２５ｂは、例えば酸素雰囲気中でアニール処理等を行うことによって酸化することができる。これにより、絶縁層５５ｂは、コンタクトホールＨＬｃの側壁および底面に形成される。

また、半導体層２５ｂの加熱酸化によって、中間層ＢＳＬａを構成するアモルファスシリコンが多結晶化してポリシリコン等を含む中間ソース線ＢＳＬが形成される。ただし、中間層ＢＳＬａから中間ソース線ＢＳＬを形成するための加熱処理は別途行われてもよい。更に、半導体層２５ｂの加熱酸化が、半導体層２５ｂの薄層化と共にコンタクトホールＨＬｃ内に導電層２１を充填する直前に行われてもよく、このようにコンタクトホールＨＬｃ内での処理の順番が異なる例については後述する。

図９は、コンタクトホールＨＬｃに対する図８の処理の詳細を示している。図９（Ａａ）～（Ａｃ）（Ｂａ）～（Ｂｃ）は、コンタクトホールＨＬｃのＸＹ平面に沿う断面であって、図９（Ａａ）～（Ａｃ）はコンタクトホールＨＬｃの上端部近傍の断面を示し、図９（Ｂａ）～（Ｂｃ）はコンタクトホールＨＬｃの下端部近傍の断面を示している。

図９（Ａａ）（Ｂａ）に示すように、コンタクトホールＨＬｃ内に形成された絶縁層５５ａの内側には、半導体層２５ｂが形成される。半導体層２５ｂの更に内側には、コンタクトホールＨＬｃ内を積層体ＬＭｓの積層方向に延びる若干の空隙が残されている。

コンタクトホールＨＬｃ上端部では、絶縁層５５ａの内周面に沿って、比較的平坦で略均一な層厚を有する半導体層２５ｂが形成される。

コンタクトホールＨＬｃ下端部では、絶縁層５５ａの内周面に沿って、凹凸を有し不均一な層厚の半導体層２５ｂが形成される。ただし、コンタクトホールＨＬｃの外周面の凹凸が、絶縁層５５ａの内周面側で緩和され、半導体層２５ｂにおける凹凸が、コンタクトホールＨＬｃの外周面より小さくなっていてもよい。

図９（Ａｂ）（Ｂｂ）に示すように、低エッチングレートの条件を用いて、半導体層２５ｂをウェットエッチング液で処理する。ウェットエッチング液は、半導体層２５ｂ内の空隙に流入し、空隙を拡大させるように内側から半導体層２５ｂをエッチングしていく。

このとき、低エッチングレート条件を用いることで、例えばコンタクトホールＨＬｃ下端部において、半導体層２５ｂ内周面の凹凸形状のうち、空隙内に突出した凸部から優先的にエッチング除去されていく。低エッチングレート条件では、ウェットエッチング液による化学反応に加えて、物理的な反応も顕著となるためと考えられる。

これにより、例えばコンタクトホールＨＬｃ下端部において、半導体層２５ｂ内周面の凹凸形状が徐々に平坦化される。また、空隙のＸＹ平面に沿う方向の断面形状が、コンタクトホールＨＬｃ上端部の断面形状に応じて、凹凸が緩和された円形、楕円形、または小判型等に近付いていく。

図９（Ａｃ）（Ｂｃ）に示すように、低エッチングレート条件でのウェットエッチングを更に継続する。これにより、コンタクトホールＨＬｃ内の半導体層２５ｂ層厚が薄くなっていく。また、半導体層２５ｂ内の空隙が拡大する。

このとき、例えばコンタクトホールＨＬｃ下端部において、層厚が元々他より薄かった部分の半導体層２５ｂが完全に除去されて、絶縁層５５ａの内周面がコンタクトホールＨＬｃ内の空隙の周囲に露出してもよい。

この場合、半導体層２５ｂが一部分で完全に除去されることで、空隙の周囲を連続的に取り囲んでいた半導体層２５ｂが一部途切れ、空隙の周囲を断続的に取り囲むこととなる。このように、コンタクトホールＨＬｃの下端部側においては、半導体層２５ｂが絶縁層５５ａの内周面を不連続に覆う形状となりやすい。

またこのとき、エッチング条件を絶縁層５５ａに対して高選択性を有するように調整しておくことで、絶縁層５５ａの内周面が露出した部分では、絶縁層５５ａへのウェットエッチングの進行が抑制される。これにより、空隙の凹凸がいっそう緩和され、断面形状が円形、楕円形、または小判型等に近付いていく。

また、例えばコンタクトホールＨＬｃ上端部において、半導体層２５ｂが極端に厚い部分を有していないことなどから、空隙の周囲を連続的に取り囲んでいた半導体層２５ｂが完全に除去される場合がある。このように、コンタクトホールＨＬｃの上端部側においては、絶縁層５５ａの内周面に半導体層２５ｂを有さない形状となりやすい。

半導体層２５ｂの内周面、つまり、空隙の外周面の平坦度が所定値以上となり、空隙が充分に拡大されたところで、ウェットエッチング処理を終了する。空隙が充分な断面積を有することで、後に空隙内に導電層２１を充填した際に、貫通コンタクトＣ４のコンタクト抵抗が所定値内に抑制される。

図９（Ａｄ）（Ｂｄ）に示すように、例えば酸素雰囲気中でアニール処理することにより、半導体層２５ｂが空隙側から徐々に酸化されていき、酸化シリコン層等の絶縁層５５ｂが形成される。これにより、絶縁層５５ａ，５５ｂを含む絶縁層５５が形成される。

このように、空隙の周囲を取り囲んでいた半導体層２５ｂが酸化されて絶縁性を獲得することで、後に空隙内に導電層２１を充填した際に、貫通コンタクトＣ４の周囲に対する絶縁性が確保される。

また、上記のように、半導体層２５ｂの酸化により形成される絶縁層５５ｂは、絶縁層５５ａとは物性および組成等が異なり得る。例えば、半導体層２５ｂの結晶構造を引き継いで、絶縁層５５ｂが絶縁層５５ａよりも高い結晶性を有していてよい。また、絶縁層５５ｂ中の結晶の平均粒径が絶縁層５５ａ中の結晶の平均粒径よりも大きくともよい。また、絶縁層５５ｂ中に、水素原子等の半導体層２５ｂの原料ガス成分が、絶縁層５５ａ中よりも高い濃度で残留する場合もある。

次に、図１０に絶縁層ＮＬがワード線ＷＬに置き換えられる様子を示す。

図１０（Ａａ）～（Ａｃ）は、図７（Ａａ）～（Ａｃ）等と同様、メモリ領域ＭＲとなる領域のＹ方向に沿う断面を示している。図１０（Ｂａ）～（Ｂｃ）は、図８等と同様、貫通コンタクト領域ＴＰとなる領域のＹ方向に沿う断面を示している。

図１０（Ａａ）に示すように、上述の図８（ｃ）におけるアニール処理等によって、メモリ領域ＭＲにおいても、下部ソース線ＤＳＬｂと上部ソース線ＤＳＬｔとに挟まれたアモルファスシリコン等の中間層ＢＳＬａが多結晶化して中間ソース線ＢＳＬとなっている。これにより、メモリ層ＭＥから露出したチャネル層ＣＮが中間ソース線ＢＳＬを介してソース線ＳＬに電気的に接続された構成が形成済みである。

図１０（Ａａ）（Ｂａ）に示すように、スリットＳＴの側壁に形成された絶縁層５６ｓを除去する。このとき、例えば、後述するコンタクトホールＨＬｃ内の処理が再開されるまでの間、コンタクトホールＨＬｃ内の絶縁層５５が除去等されないよう、コンタクトホールＨＬｃをレジスト層等のマスク層で保護しておいてもよい。

図１０（Ａｂ）（Ｂｂ）に示すように、スリットＳＴから積層体ＬＭｓ内部へと、例えば熱リン酸等の絶縁層ＮＬの除去液を流入させて、積層体ＬＭｓの絶縁層ＮＬを除去する。これにより、絶縁層ＯＬ間の絶縁層ＮＬが除去された複数のギャップ層ＧＰｎを有する積層体ＬＭｇが形成される。

複数のギャップ層ＧＰｎを含む積層体ＬＭｇは脆弱な構造となっている。メモリ領域ＭＲにおいては、複数のピラーＰＬがこのような脆弱な積層体ＬＭｇを支持する。貫通コンタクト領域ＴＰにおいては、複数の柱状部ＨＲが積層体ＬＭｇを支持する。複数の柱状部ＨＲは、階段領域ＳＲ、並びに積層体ＬＭｇのＸ方向両端部およびＹ方向両端部の階段部においても積層体ＬＭｇを支持する。

このようなピラーＰＬ及び柱状部ＨＲ等の支持構造によって、残った絶縁層ＯＬが撓んだり、積層体ＬＭｇが歪んだり倒壊したりすることが抑制される。

図１０（Ａｃ）（Ｂｃ）に示すように、スリットＳＴから積層体ＬＭｇ内部へと、例えばタングステンまたはモリブデン等の導電体の原料ガスを注入し、積層体ＬＭｇのギャップ層ＧＰｎを導電体で充填して複数のワード線ＷＬを形成する。これにより、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭが形成される。

以上、図１０に示す絶縁層ＮＬからワード線ＷＬへの置き換え処理をリプレース処理と呼ぶことがある。

次に、図１１及び図１２に、板状コンタクトＬＩ及び貫通コンタクトＣ４が形成される様子を示す。

図１１（Ａａ）～（Ａｃ）は、図１０（Ａａ）～（Ａｃ）のメモリ領域ＭＲにおける処理に続く処理を示す断面である。図１１（Ｂａ）～（Ｂｃ）は、図１０（Ｂａ）～（Ｂｃ）の貫通コンタクト領域ＴＰにおける処理に続く処理を示す断面である。

図１１（Ａａ）（Ｂａ）に示すように、スリットＳＴの側壁および底面を覆う絶縁層５６を形成する。

図１１（Ａｂ）（Ｂｂ）に示すように、スリットＳＴの底面を覆う絶縁層５６を除去する。また、コンタクトホールＨＬｃの底面を覆う絶縁層５５を除去する。絶縁層５５の除去は、絶縁層５６の除去と一括して行われてもよく、あるいは、絶縁層５６の除去とは別に行われてもよい。

図１１（Ａｃ）（Ｂｃ）に示すように、スリットＳＴの絶縁層５６の内側に導電層２２を充填する。これにより、導電層２２がソース線ＳＬに接続された板状コンタクトＬＩが形成される。

また、コンタクトホールＨＬｃの絶縁層５５の内側に導電層２１を充填する。導電層２１の充填は、スリットＳＴ内への導電層２２の充填と一括して行われてもよく、あるいは導電層２２の充填とは別に行われてもよい。これにより、絶縁層５０内に配置された下層配線Ｄ２に導電層２１が接続された貫通コンタクトＣ４が形成される。

図１２に、図１１（Ｂｂ）～（Ｂｃ）のコンタクトホールＨＬｃに対する処理の詳細を示す。図１２は、コンタクトホールＨＬｃ下端部を拡大したＹ方向に沿う方向の断面図であり、絶縁層５５ａ，５５ｂの加工形状の幾つかを例示的に示している。

図１２に示すように、貫通コンタクトＣ４は、より詳細には、例えばコンタクトホールＨＬｃ底面の絶縁層５５ａ，５５ｂをエッチング除去し、コンタクトホールＨＬｃ底面に露出した下層配線Ｄ２をウェット処理した後に、コンタクトホールＨＬｃ内に導電層２１を充填することで形成される。このとき、コンタクトホールＨＬｃに対する処理条件及び絶縁層５５ａ，５５ｂの物性の違い等に応じて、絶縁層５５ａ，５５ｂの加工形状は互いに種々に異なり得る。

図１２（ａ）は、上記の処理を行う前のコンタクトホールＨＬｃ下端部の状態である。

図１２（ｂ）（ｇ）は、コンタクトホールＨＬｃ底面の絶縁層５５ａ，５５ｂをエッチング除去する際に生じ得る絶縁層５５ａ，５５ｂの加工形状の幾つかの例を示している。

図１２（ｃ）（ｅ）は、図１２（ｂ）に示す処理後のウェット処理によって生じ得る絶縁層５５ａ，５５ｂの加工形状の幾つかの例を示している。一方、図１２（ｈ）（ｊ）は、図１２（ｇ）に示す処理後のウェット処理によって生じ得る絶縁層５５ａ，５５ｂの加工形状の幾つかの例を示している。

図１２（ｄ）（ｆ）（ｉ）（ｋ）は、導電層２１の充填によって得られる貫通コンタクトＣ４の形状の幾つかの例を示している。これら図１２（ａ）～（ｋ）の例について、以下に順を追って説明する。

図１２（ａ）に示すように、図１１（Ｂｂ）～（Ｂｃ）の処理前において、下層配線Ｄ２上面に到達するコンタクトホールＨＬｃの下端部は、絶縁層５５ａによって覆われ、絶縁層５５ａの内側は更に絶縁層５５ｂによって覆われている。

図１２（ｂ）に示すように、コンタクトホールＨＬｃ底面の絶縁層５５ａ，５５ｂは、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等のドライエッチング処理等によって除去される。

物性が若干異なるとはいえ、絶縁層５５ａ，５５ｂは共に、例えば酸化シリコン等の同種の材料から構成されている。また、ＲＩＥ等のドライエッチングは、例えばウェットエッチング等のような物性の違いによる高選択性を有さない。

このため、絶縁層５５ａ，５５ｂのそれぞれのエッチング端面ＥＥａ，ＥＥｂは、段差等を有することなく、略揃った位置でコンタクトホールＨＬｃの内側を向いている。

コンタクトホールＨＬｃ底面の絶縁層５５ａ，５５ｂを除去した後、コンタクトホールＨＬｃ底面に露出した下層配線Ｄ２の上面をウェットエッチング液等で処理する。これにより、下層配線Ｄ２上面が清浄化され、後に充填される導電層２１と接合された際に、貫通コンタクトＣ４の抵抗値を低減させることができる。

このとき、ウェットエッチング液の種類、及びウェットエッチングの処理条件等によって、互いに物性が異なる絶縁層５５ａ，５５ｂ間で加工形状に差が生じる場合がある。より具体的には、絶縁層５５ａよりも高い結晶性を有する絶縁層５５ｂの方が、ウェットエッチング液に対するエッチング耐性が高く、エッチングレートが低いと考えられる。

図１２（ｃ）は、絶縁層５５ａのエッチングレートが絶縁層５５ｂよりも若干高かった場合に形成され得る形状の一例である。

図１２（ｃ）に示すように、この場合、絶縁層５５ａのエッチング端面ＥＥａは、絶縁層５５ｂのエッチング端面ＥＥｂと揃った位置から後退しているものの、絶縁層５５ａの下端部は例えば下層配線Ｄ２の上面と接している。絶縁層５５ｂは例えばウェット処理前の形状を略維持しているため、絶縁層５５ｂの下端部は、絶縁層５５ａの下端部よりも上方に位置し、絶縁層５５ａの下端部近傍が絶縁層５５ｂの下端部よりもコンタクトホールＨＬｃの外側寄りの位置において、コンタクトホールＨＬｃ内に露出することとなっている。これにより、コンタクトホールＨＬｃ側面には、絶縁層５５ｂの下端部から絶縁層５５ａの側面へと至る段差が形成されている。

また、下層配線Ｄ２上面へのウェットエッチング処理により、例えば下層配線Ｄ２の上面が僅かに窪んだ凹状の形状となる。

図１２（ｄ）に示すように、コンタクトホールＨＬｃ側壁で絶縁層５５ａ，５５ｂが段差を有する形状は、コンタクトホールＨＬｃ内に導電層２１が充填された後の貫通コンタクトＣ４においても維持される。下層配線Ｄ２上面の凹部は、導電層２１により埋め戻される。

図１２（ｅ）は、絶縁層５５ａのエッチングレートが絶縁層５５ｂよりもいっそう高かった場合に形成され得る形状の一例である。

図１２（ｅ）に示すように、この場合、絶縁層５５ａの下端部は絶縁層５５ｂの下端部から奥まるように、絶縁層５５ｂの下端部よりも浅い位置にあり、絶縁層５５ｂの下端部は絶縁層５５ａの下端部よりも下側で終端するように下方に延びている。これにより、コンタクトホールＨＬｃ側面には、絶縁層５５ｂの下端部から絶縁層５５ａの下端部側へと入り込む段差が形成されている。

絶縁層５５ａ，５５ｂがこのような形状を有する場合、コンタクトホールＨＬｃ下端部でコンタクトホールＨＬｃの側壁が露出することがあり、ウェットエッチング液がコンタクトホールＨＬｃの側壁を浸食しないようエッチング条件を制御することが好ましい。

図１２（ｆ）に示すように、コンタクトホールＨＬｃ側壁で絶縁層５５ａ，５５ｂが段差を有する形状は、コンタクトホールＨＬｃ内に導電層２１が充填された後の貫通コンタクトＣ４においても維持される。コンタクトホールＨＬｃ側壁の浸食が抑制されていることにより、充填された導電層２１が貫通コンタクトＣ４の外側へとはみ出してしまうことが抑制される。

一方、コンタクトホールＨＬｃ底面の絶縁層５５ａ，５５ｂをドライエッチング処理等によって除去する場合、コンタクトホールＨＬｃ底面に絶縁層５５ａ，５５ｂの一部が残る場合がある。

図１２（ｇ）は、絶縁層５５ａ，５５ｂの一部がコンタクトホールＨＬｃの底面に残った場合に形成され得る形状の一例である。図１２（ｇ）の図１２（ａ）の形状との違いは、主にドライエッチングの処理条件の違い等によって生じ得る。例えば、オーバーエッチング時間等のドライエッチング時間が短い場合などに、図１２（ａ）に替えて図１２（ｇ）のような形状が得られやすい。

図１２（ｇ）に示すように、この場合、絶縁層５５ａ，５５ｂの一部がコンタクトホールＨＬｃの底面近傍においてコンタクトホールＨＬｃの内側へと延び、コンタクトホールＨＬｃ底面の外縁部を覆っている。この場合であっても、絶縁層５５ａ，５５ｂのそれぞれのエッチング端面ＥＥａ，ＥＥｂは、段差等を有しておらず、略揃った位置でコンタクトホールＨＬｃの内側を向いている。

このような状態から下層配線Ｄ２のウェットエッチング処理を行った場合も、絶縁層５５ａ，５５ｂ間で加工形状に差が生じることがある。

図１２（ｈ）は、絶縁層５５ａのエッチングレートが絶縁層５５ｂよりも若干高かった場合に形成され得る形状の一例である。

図１２（ｈ）に示すように、この場合、コンタクトホールＨＬｃ底面の外縁部を覆う絶縁層５５ｂの端部が、絶縁層５５ａの端部よりもコンタクトホールＨＬｃの内側へと突出している。絶縁層５５ａの端部は、絶縁層５５ｂの端部から奥まるように、絶縁層５５ｂの端部よりもコンタクトホールＨＬｃの外側寄りに位置している。これにより、絶縁層５５ｂの端部から絶縁層５５ａの端部側へと入り込む段差が形成されている。

図１２（ｉ）に示すように、コンタクトホールＨＬｃ底面で絶縁層５５ａ，５５ｂが段差を有する形状は、コンタクトホールＨＬｃ内に導電層２１が充填された後の貫通コンタクトＣ４においても維持される。

図１２（ｊ）は、絶縁層５５ａのエッチングレートが絶縁層５５ｂよりもいっそう高かった場合に形成され得る形状の一例である。

図１２（ｊ）に示すように、この場合、コンタクトホールＨＬｃ底面の外縁部を覆っていた絶縁層５５ａの端部が、コンタクトホールＨＬｃ側壁上にまで後退している。絶縁層５５ｂの端部は、コンタクトホールＨＬｃ底面の上方位置に留まっており、Ｌ字型の断面形状を保った絶縁層５５ｂの下端部が、絶縁層５５ａの下端部よりも下側で終端しつつ、コンタクトホールＨＬｃ底面の上方へと突出している。これにより、断面Ｌ字の絶縁層５５ｂ端部から絶縁層５５ａの端部側へと入り込む段差が形成されている。

絶縁層５５ａ，５５ｂがこのような形状を有する場合にも、コンタクトホールＨＬｃ下端部でコンタクトホールＨＬｃの側壁が露出することがあり、ウェットエッチング液がコンタクトホールＨＬｃの側壁を浸食しないようエッチング条件を制御することが好ましい。

図１２（ｋ）に示すように、コンタクトホールＨＬｃ底面から側壁にかけて絶縁層５５ａ，５５ｂが段差を有する形状は、コンタクトホールＨＬｃ内に導電層２１が充填された後の貫通コンタクトＣ４においても維持される。コンタクトホールＨＬｃ側壁の浸食が抑制されていることにより、充填された導電層２１が貫通コンタクトＣ４の外側へとはみ出してしまうことが抑制される。

このように貫通コンタクトＣ４が形成された後、階段部ＳＰの各段に、その段に属する最上段のワード線ＷＬに到達するコンタクトホールを形成し、コンタクトホールの側壁に絶縁層５７を形成し、絶縁層５７の内部に導電層２３を充填して、複数のワード線ＷＬにそれぞれ接続されるコンタクトＣＣを形成する。

また、絶縁層５２上に絶縁層５３を形成し、絶縁層５３を貫通して、板状コンタクトＬＩ、貫通コンタクトＣ４、及びコンタクトＣＣにそれぞれ接続されるプラグＶ０を形成する。また、絶縁層５３，５２を貫通して、ピラーＰＬに接続されるプラグＣＨを形成する。更に、プラグＶ０，ＣＨにそれぞれ接続される上層配線ＭＸ及びビット線ＢＬ等を形成する。

以上により、実施形態１の半導体記憶装置１が製造される。

３次元不揮発性メモリ等の半導体記憶装置の製造工程において、導電層と絶縁層との積層体を貫通して延びるコンタクトホールが、プラズマエッチング等によって形成される場合がある。このとき、例えばプラズマエッチングの生成物がコンタクトホールの側壁に堆積するなどして、エッチング深さが増すほどコンタクトホール側壁に凹凸が形成されていき、コンタクトホールの断面形状が歪になってしまう場合がある。

歪な形状のコンタクトホールにライナとなる絶縁層を形成し、絶縁層内に導電層を充填して貫通コンタクトを形成した場合、絶縁層の層厚が不均一となり、層厚の薄いところでは充分な耐圧が得られない場合がある。また、導電層の外形も凹凸を有する歪な形状となって、例えば凸部に電界が集中し、更に貫通コンタクトの耐圧が低下してしまう場合がある。

実施形態１の半導体記憶装置１によれば、少なくとも下端部近傍において、導電層２１の外周面の平坦度は絶縁層５５の外周面の平坦度よりも高い貫通コンタクトＣ４を備える。

換言すれば、貫通コンタクトＣ４では、少なくとも下端部近傍において、ＸＹ平面に沿う方向の断面における導電層２１の中心点から絶縁層５５の外縁部までの距離の周方向におけるばらつきが、上記中心点から導電層２１の外縁部までの距離の周方向におけるばらつきよりも大きい。

上記構成により、貫通コンタクトＣ４が積層体ＬＭを貫通する位置で、導電層２１の外周に沿って充分な層厚を有する絶縁層５５を形成することができ、また、導電層２１の凹凸による電界集中が抑制されて、貫通コンタクトＣ４の絶縁耐圧が向上する。

実施形態１の半導体記憶装置１によれば、貫通コンタクトＣ４の少なくとも下端部近傍において、絶縁層５５の外縁部を含んで貫通コンタクトＣ４の外周側に配置される絶縁層５５ａと、導電層２１の外縁部と接し、絶縁層５５ａよりも貫通コンタクトＣ４の内側に配置される絶縁層５５ｂと、を有する。

このような構成の絶縁層５５は、上述のように、例えば絶縁層５５ａの内側に半導体層２５ｂを形成し、低エッチングレート条件でウェットエッチング処理をして内周面を平坦化したうえで、半導体層２５ｂを酸化して内側に導電層２１を充填することで形成される。

半導体層２５ｂの内周面を平坦化したうえで酸化処理をしているので、絶縁層５５の絶縁性、及び導電層２１外周面の平坦性が向上して、貫通コンタクトＣ４の絶縁耐圧が向上する。

なお、上述の実施形態１では、半導体層２５ｂから絶縁層５５ｂを形成することとしたが、これに限られない。例えば、絶縁層５５ａの内側に窒化シリコン層等を形成し、低エッチングレートのウェットエッチング処理によって平坦化してもよい。

この場合、ウェットエッチング液としては、例えば高温の脱イオン水（ＨＤＩＷ：Ｈｏｔ Ｄｅ－Ｉｏｎｉｚｅｄ Ｗａｔｅｒ）等を用いることができる。また、窒化シリコン層は絶縁層ではあるものの、この場合であっても、平坦化後の窒化シリコン層を酸化処理することが好ましい。窒化シリコン層は酸化処理後に酸窒化シリコン層となる。

（変形例）
次に、図１３を用いて、実施形態１の変形例の半導体記憶装置について説明する。変形例の半導体記憶装置においては、貫通コンタクトＣ４を形成する際の処理の順番が上述の実施形態１とは異なっている。

図１３は、実施形態１の変形例にかかる貫通コンタクトＣ４の形成方法の手順の一部を例示する断面図である。図１３は、上述の図１２と同様、コンタクトホールＨＬｃ下端部を拡大したＹ方向に沿う方向の断面図である。

図１３（ａ）は上述の図８（ａ）の処理前の様子である。コンタクトホールＨＬｃの側壁および底面には絶縁層５５ａが形成されている。

図１３（ｂ）に示すように、図８（ａ）の処理により、コンタクトホールＨＬｃ内に半導体層２５ｂが形成される。半導体層２５ｂは、コンタクトホールＨＬｃの中心部に積層体ＬＭｓの積層方向に延びる空隙を残して、コンタクトホールＨＬｃの側壁および底面の絶縁層５５ａ上に形成されている。

このような状態から積層体ＬＭｓに対するリプレース処理が行われた後、図１３（ｃ）に示すように、コンタクトホールＨＬｃ底面の絶縁層５５ａ及び半導体層２５ｂが、例えばＲＩＥ等のドライエッチング処理等によって除去される。これにより、下層配線Ｄ２の上面がコンタクトホールＨＬｃの底面から露出する。このように、変形例の半導体記憶装置では、半導体層２５ｂを平坦化し酸化する前に、コンタクトホールＨＬｃ底面の絶縁層５５ａ及び半導体層２５ｂを除去する。

このとき、例えば絶縁層５５ａと半導体層２５ｂとの間で選択性の低いエッチング条件を用いる。これにより、絶縁層５５ａ及び半導体層２５ｂのエッチング端面ＥＥｃは、段差等を有さずに略揃った位置でコンタクトホールＨＬｃの内側を向いた形状となる。

図１３（ｄ）に示すように、半導体層２５ｂに対して、低エッチングレート条件を用いたウェットエッチング処理が行われ、半導体層２５ｂが薄層化されるとともに側面の凹凸が緩和される。

このときのウェットエッチング処理では、絶縁層５５ａに対して高選択性を有するエッチング条件が用いられる。このため、コンタクトホールＨＬｃ底面の外縁部を覆う半導体層２５ｂの端部が、絶縁層５５ａの端部よりもコンタクトホールＨＬｃの外周部側へと後退する。これにより、コンタクトホールＨＬｃ底面に、半導体層２５ｂの端部から絶縁層５５ａの上面へと至る段差が形成される。

図１３（ｅ）に示すように、コンタクトホールＨＬｃ内に残った半導体層２５ｂに対して酸化処理が行われる。これにより、半導体層２５ｂから絶縁層５５ｂが形成される。酸化後の絶縁層５５ｂにおいても、例えば絶縁層５５ａとの段差を有する上記加工形状が維持される。

図１３（ｆ）に示すように、コンタクトホールＨＬｃ底面に露出する下層配線Ｄ２の上面をウェットエッチング処理等によって清浄化する。これにより、例えば下層配線Ｄ２の露出面が窪んだ凹状の形状となる。

また、コンタクトホールＨＬｃ底面の外縁部を覆う絶縁層５５ａ及び絶縁層５５ｂの端部が、コンタクトホールＨＬｃの外周部側へと後退する。このとき、例えば絶縁層５５ａのエッチングレートが絶縁層５５ｂよりも高い傾向にあるとはいえ、その差は、半導体層２５ｂと絶縁層５５ａとのエッチングレート差よりも小さい。このため、例えば絶縁層５５ａ，５５ｂにおける上述の段差形状がそのまま、あるいは若干緩和されつつも維持される。

図１３（ｇ）に示すように、コンタクトホールＨＬｃ内に導電層２１が充填され、下層配線Ｄ２と接続される。このとき、コンタクトホールＨＬｃ底面における絶縁層５５ａ，５５ｂの段差形状が維持される。下層配線Ｄ２上面の凹部は、導電層２１により埋め戻される。

以上のように、例えば絶縁層５５ａが絶縁層５５ｂよりもコンタクトホールＨＬｃの底面近傍において内側に突出した加工形状を有する貫通コンタクトＣ４が得られる。

ただし、図１３の例によらず、例えば絶縁層５５ａのエッチングレートが絶縁層５５ｂよりも極めて高かったような場合等には、絶縁層５５ａ，５５ｂのそれぞれの端部の突出量が逆転し、上述の図１２（ｉ）または図１２（ｋ）と同様の加工形状を有する絶縁層５５ａ，５５ｂが形成されてもよい。

変形例の半導体記憶装置によれば、貫通コンタクトＣ４形成の処理順が異なる。この場合であっても、上述の実施形態１の半導体記憶装置１と同様の効果を奏する。

［実施形態２］
以下、図面を参照して実施形態２について詳細に説明する。実施形態２の半導体記憶装置においては、平坦化処理が複数回に亘って行われる点が上述の実施形態１とは異なる。

図１４及び図１５は、実施形態２にかかる貫通コンタクトの絶縁層５８の形成方法の手順の一部を順に例示する断面図である。絶縁層５８は、実施形態２の貫通コンタクトのライナとなる絶縁層である。

図１４及び図１５は、コンタクトホールＨＬｃのＸＹ平面に沿う断面であって、図１４及び図１５の（Ａａ）～（Ａｃ）はコンタクトホールＨＬｃの上端部近傍の断面を示し、図１４及び図１５の（Ｂａ）～（Ｂｃ）はコンタクトホールＨＬｃの下端部近傍の断面を示している。

なお、図１４及び図１５において、上述の実施形態１と同様の構成には同様の符号を付して、その説明を省略する。

図１４（Ａａ）（Ｂａ）に示すように、コンタクトホールＨＬｃ内には絶縁層５８ａが形成され、絶縁層５８ａの内側には絶縁層５９ｂが形成されている。絶縁層５８ａは例えば酸化シリコン層等であり、絶縁層５９ｂは例えば窒化シリコン層等である。絶縁層５９ｂの内側には、積層体の積層方向に延びる空隙が残されている。

上述の実施形態１の場合と同様、コンタクトホールＨＬｃ上端部において、コンタクトホールＨＬｃは比較的平坦な外周面を有している。このため、絶縁層５８ａ，５９ｂも比較的平坦で略均一な層厚を有して形成されている。また、コンタクトホールＨＬｃ下端部において、コンタクトホールＨＬｃは凹凸を有する歪な形状を有している。このため、絶縁層５８ａ，５９ｂも凹凸を有する不均一な層厚で形成されている。

図１４（Ａｂ）（Ｂｂ）に示すように、絶縁層５９ｂの内周面に対して酸化処理を行う。絶縁層５９ｂは、上述の半導体層２５ｂに対する酸化処理と同様、例えば酸素雰囲気中でアニール処理等を行うことにより酸化される。これにより、絶縁層５９ｂの一部が酸化され、内周面に酸窒化シリコン層等の絶縁層５８ｂが形成される。

このとき、コンタクトホールＨＬｃ下端部において、凹凸を有する絶縁層５９ｂの内周面のうち、例えば空隙内に突出した凸部の方が高い酸化速度を有するため、凸部から優先的に酸化されていく。このため、コンタクトホールＨＬｃ下端部では、絶縁層５９ｂと接する外周面の凹凸が内周面に比べて緩和された絶縁層５８ｂが形成される。

図１４（Ａｃ）（Ｂｃ）に示すように、絶縁層５９ｂ内側の絶縁層５８ｂをウェットエッチング処理等によって除去する。ウェットエッチング液としては、例えばＴＭＹまたはＮＣ２等を用いることができる。

絶縁層５８ｂに対するウェットエッチング処理では、絶縁層５９ｂとの高選択性が得られる。このため、コンタクトホールＨＬｃ下端部において、絶縁層５８ｂ内周面の凹凸が転写されることなく、比較的平坦な内周面を有する絶縁層５９ｂが、コンタクトホールＨＬｃの空隙内に露出する。

図１５（Ａａ）（Ｂａ）に示すように、新たに露出した絶縁層５９ｂの内周面に対して、更に酸化処理を行って、酸窒化シリコン層等の絶縁層５８ｂを形成する。

図１５（Ａｂ）（Ｂｂ）に示すように、酸化処理により形成された絶縁層５８ｂをウェットエッチング処理等により除去する。

このような絶縁層５９ｂに対する酸化処理とウェットエッチング処理とは、任意の回数行われてよい。これらの処理が繰り返されるごとに、コンタクトホールＨＬｃ下端部において、絶縁層５９ｂの平坦性が増していく。

絶縁層５９ｂにおいて充分な平坦性が得られたところで、貫通コンタクトのライナとして充分な層厚を残したうえで、上記酸化処理とウェットエッチング処理とを終了する。

図１５（Ａｃ）（Ｂｃ）に示すように、残った絶縁層５９ｂを全体的に酸化して、絶縁層５８ａの内側に絶縁層５８ｂを形成する。

以上により、絶縁層５８ａ，５８ｂを含み、貫通コンタクトのライナとなる絶縁層５８が形成される。

このように形成された絶縁層５８ａ，５８ｂは、例えばそれぞれ酸化シリコン層および酸窒化シリコン層等であるので物性および組成が異なる。このため、上述の実施形態１及び変形例の場合と同様、貫通コンタクト下端部における加工形状が様々に異なり得る。

実施形態２の半導体記憶装置によれば、酸窒化シリコン層等である絶縁層５９ｂに対して所定回数、酸化処理とウェットエッチング処理とを行う。これにより、よりいっそう内周面が平坦で安定した層厚を有する絶縁層５８が形成される。また、ウェットエッチング処理の際に、絶縁層５８ｂ，５９ｂとの間でより高選択比が得られるため、絶縁層５８の層厚の制御性が向上し、所望の層厚を有する絶縁層５８が得られやすい。

実施形態２の半導体記憶装置によれば、その他、上述の実施形態１と同様の効果を奏する。

［その他の実施形態］
以下、必要に応じて図面を参照しつつ、その他の実施形態について説明する。

上述の実施形態１，２及び変形例の構成は、貫通コンタクト以外の構成に適用することも可能である。例えば、ワード線ＷＬを電気的に引き出すためのコンタクトが積層体ＬＭ内に直接配置される場合がある。この際に、積層体ＬＭ内に形成されるコンタクトホールに上述の実施形態１，２及び変形例の構成を適用してもよい。このようなコンタクトを有する半導体記憶装置の一例を図１６に示す。

図１６は、その他の実施形態にかかる半導体記憶装置２の構成の一例を示す断面図である。

図１６（ａ）は、メモリ領域ＭＲ及び引き出し領域ＬＲを含むＸ方向に沿う断面図である。図１６（ｂ）は、メモリ領域ＭＲ及び引き出し領域ＬＲを含むＸ方向に沿う断面図であり、図１６（ａ）とは異なる断面を示している。図１６（ａ）（ｂ）はいずれも、例えば上述の実施形態１の図２（ａ）に対応している。

図１６（ｃ）（ｄ）は、コンタクトＣＣｃのＸＹ平面に沿う断面図であって、図１６（ｃ）はコンタクトＣＣｃの積層体ＬＭの積層方向の上端部近傍の断面であり、図１６（ｄ）は下端部近傍の断面である。

図１６（ａ）（ｂ）に示すように、半導体記憶装置２は、例えば上述の階段領域ＳＲ等に替えて、コンタクトＣＣｃが積層体ＬＭ内に埋め込まれた引き出し領域ＬＲを備える。

引き出し領域ＬＲには、積層体ＬＭ内を積層方向に延び、それぞれ異なる階層のワード線ＷＬ深さに到達する複数のコンタクトＣＣｃが配置されている。

図１６（ａ）の断面には、最上層、最上層から４層目、及び最上層から７層目のワード線ＷＬにそれぞれ接続される複数のコンタクトＣＣｃが示されている。図１６（ｂ）の断面には、最上層から３層目、最上層から６層目、及び最下層のワード線ＷＬにそれぞれ接続される複数のコンタクトＣＣｃが示されている。また、図１６（ａ）（ｂ）のいずれとも異なる断面には、図１６（ａ）（ｂ）の何れのコンタクトＣＣｃにも接続されていない複数のワード線ＷＬにそれぞれ接続される複数のコンタクトＣＣｃが配置される。

これにより、複数のコンタクトＣＣｃが、下端部においてそれぞれ異なる階層のワード線ＷＬに接続され、これらを上層配線ＭＸに電気的に引き出すことができる。ただし、異なる階層のワード線ＷＬにそれぞれ接続される複数のコンタクトＣＣｃの並び順は図１６（ａ）（ｂ）の例に限られない。

個々のコンタクトＣＣｃは、コンタクトＣＣｃの側壁を覆う絶縁層５７ｃと、絶縁層５７ｃの内側に充填される導電層２３とを備える。導電層２３は、上述の実施形態１の導電層２３と同様の材質であってよい。

図１６（ｃ）（ｄ）に示すように、絶縁層５７ｃには例えば上述の実施形態１，２または変形例の絶縁層５５、５８と同様の構成が適用されており、絶縁層５７ａを外周側に有し、絶縁層５７ｂを内周側に有する。

これにより、例えばコンタクトＣＣｃ下端部では、例えば絶縁層５７ａ，５７ｂが凹凸を有する不均一な層厚の外周面となっている場合であっても、導電層２３は比較的平坦で凹凸の少ない外周面となっている。

絶縁層５７ａ，５７ｂは、例えば上述の実施形態１の絶縁層５５ａ，５５ｂと同様、酸化シリコン層等である。絶縁層５７ｂは、例えば上述の実施形態２の絶縁層５８ｂと同様、酸窒化シリコン層等であってもよい。

なお、コンタクトＣＣｃ側壁の絶縁層５７ｃを上述のコンタクトＣＣ側壁の絶縁層５７より厚くしてもよい。これにより、コンタクトＣＣｃが積層体ＬＭ内に配置されていても、コンタクトＣＣｃとワード線ＷＬ等との間で電気的な短絡等が発生してしまうのを抑制することができる。

その他の実施形態の半導体記憶装置２によれば、コンタクトＣＣｃはライナとして、絶縁層５７ａ，５７ｂを含む絶縁層５７ｃを備える。これにより、上述の実施形態１の貫通コンタクトＣ４と同様の効果を奏する。

なお、上述の実施形態１，２及び変形例では、積層体ＬＭの下方に周辺回路ＣＵＡが配置されることとした。しかし、積層体ＬＭ内に配置されるコンタクトＣＣｃに上記構成を適用する場合において、周辺回路ＣＵＡの配置はこれと異なっていてもよい。

例えば周辺回路ＣＵＡが配置される基板ＳＢ上に積層体ＬＭを配置して、周辺回路ＣＵＡと積層体ＬＭとが同一の階層に属する構成としてもよい。この場合、周辺回路ＣＵＡを積層体ＬＭの周辺領域に配置することができる。

あるいは、周辺回路ＣＵＡは積層体ＬＭの上方に配置されていてもよい。この場合、周辺回路ＣＵＡとは別の基板上に各種構成を含む積層体ＬＭを形成し、周辺回路ＣＵＡが形成された基板と、積層体ＬＭが形成された基板とを貼り合わせることで、このような配置の半導体記憶装置が得られる。

この他、上述の実施形態１，２及び変形例では、ウェットエッチング処理により、半導体層２５ｂまたは窒化シリコン層等を平坦化することとしたが、平坦化処理の手法はこれに限られない。例えば、ＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）等の化学反応が優勢なドライエッチング等を平坦化処理に用いてもよい。

また、上述の実施形態１，２及び変形例では、ピラーＰＬは、チャネル層ＣＮの側面でソース線ＳＬと接続していることとしたが、これに限られない。例えばピラー底面のメモリ層を除去してチャネル層の下端部でソース線と接続するようにピラーを構成してもよい。

また、上述の実施形態１，２及び変形例では、絶縁層ＮＬ，ＯＬを交互に積層して積層体ＬＭｓを形成することとした。しかし、積層体ＬＭｓは複数段（Ｔｉｅｒ）に分けて形成されてよく、その場合、ピラーＰＬ、柱状部ＨＲ、及び階段部ＳＰは、１段分の積層体ＬＭｓが形成されるごとに段階的に形成されてよい。これにより、ワード線ＷＬの積層数を更に増加させることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，２…半導体記憶装置、２５ｂ…半導体層、５５，５５ａ，５５ｂ，５７ａ，５７ｂ，５７ｃ，５８，５８ａ，５８ｂ，５９ｂ…絶縁層、Ｃ４…貫通コンタクト、ＣＣ，ＣＣｃ…コンタクト、ＨＲ…柱状部、ＬＩ…板状コンタクト、ＬＭ，ＬＭｇ，ＬＭｓ…積層体、ＬＲ…引き出し領域、ＭＣ…メモリセル、ＭＲ…メモリ領域、ＮＬ，ＯＬ…絶縁層、ＰＬ…ピラー、ＳＰ，ＳＰｄｆ，ＳＰｄｓ…階段部、ＳＲ…階段領域、ＳＴ…スリット、ＷＬ…ワード線。

Claims (5)

1. 複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層された積層体と、
   前記積層体内を前記積層体の積層方向に延び、前記複数の第１の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する複数のピラーと、
   前記積層体内を前記積層方向に延び、前記積層方向の上下側に配置される構成同士を接続するコンタクトと、を備え、
   前記コンタクトは、
   前記積層体内を前記積層方向に延び、前記コンタクトの芯材となる第２の導電層と、
   前記第２の導電層の側壁を覆い、前記コンタクトのライナとなる第２の絶縁層と、を有し、
   前記コンタクトにおける少なくとも前記積層方向の下側に配置される前記構成と近接した位置で、前記積層方向に交差する方向の断面における前記第２の導電層の中心点から前記第２の絶縁層の外縁部までの第１の距離の前記コンタクトの周方向におけるばらつきは、前記中心点から前記第２の導電層の外縁部までの第２の距離の前記周方向におけるばらつきよりも大きい、
   半導体記憶装置。
2. 前記コンタクトの下端部における前記第１の距離の前記ばらつきは、前記コンタクトの上端部における前記第１の距離の前記ばらつきよりも大きい、
   請求項１に記載の半導体記憶装置。
3. 前記第２の絶縁層は、少なくともその下端部に、
   前記第２の絶縁層の前記外縁部を含んで前記コンタクトの外周側に配置される第３の絶縁層と、
   前記第２の導電層の前記外縁部と接して前記第３の絶縁層よりも前記コンタクトの内側に配置される第４の絶縁層と、を有する、
   請求項１または請求項２に記載の半導体記憶装置。
4. 前記第３の絶縁層は、前記第２の導電層の周囲を連続的に覆い、
   前記第４の絶縁層は、前記第２の導電層の周囲を連続的または断続的に覆う、
   請求項３に記載の半導体記憶装置。
5. 複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層された積層体と、
   前記積層体内を前記積層体の積層方向に延び、前記複数の第１の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する複数のピラーと、
   前記積層体内の領域を前記積層方向に延び、前記積層方向の上下側に配置される構成同士を接続するコンタクトと、を備え、
   前記コンタクトは、
   前記積層体内を前記積層方向に延び、前記コンタクトの芯材となる第２の導電層と、
   前記第２の導電層の側壁を覆い、前記コンタクトのライナとなる第２の絶縁層と、を有し、
   前記コンタクトにおける少なくとも前記積層方向の下側に配置される前記構成と近接した位置で、前記第２の導電層の外周面の平坦度は前記第２の絶縁層の外周面の平坦度よりも高い、
   半導体記憶装置。

Images