JP2019192905A - 垂直型メモリ装置及びその製造方法 - Google Patents
垂直型メモリ装置及びその製造方法 Download PDFInfo
- Publication number
- JP2019192905A JP2019192905A JP2019036065A JP2019036065A JP2019192905A JP 2019192905 A JP2019192905 A JP 2019192905A JP 2019036065 A JP2019036065 A JP 2019036065A JP 2019036065 A JP2019036065 A JP 2019036065A JP 2019192905 A JP2019192905 A JP 2019192905A
- Authority
- JP
- Japan
- Prior art keywords
- memory device
- substrate
- gate electrodes
- pattern
- vertical memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 86
- 239000011229 interlayer Substances 0.000 claims description 110
- 239000010410 layer Substances 0.000 claims description 79
- 239000000463 material Substances 0.000 claims description 14
- 230000000149 penetrating effect Effects 0.000 claims description 9
- 230000007423 decrease Effects 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 32
- 239000012535 impurity Substances 0.000 description 20
- 239000004065 semiconductor Substances 0.000 description 18
- 230000000903 blocking effect Effects 0.000 description 17
- 238000003860 storage Methods 0.000 description 12
- 238000005530 etching Methods 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- -1 GaP Chemical class 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 235000010957 calcium stearoyl-2-lactylate Nutrition 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052716 thallium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
Abstract
【課題】 優れた電気的特性を有する垂直型メモリ装置及びその製造方法を提供する。【解決手段】 垂直型メモリ装置は、基板の上面に垂直な第１方向に沿って前記基板上に積層されて、上層に行くほど前記基板の上面に平行な第２方向への延在長さが徐々に減る階段形状に配置され、各々の前記第２方向の端部に形成されたパッドが他の部分に比べて大きい厚さを有する複数のゲート電極と、前記複数のゲート電極を貫通して前記第１方向に延在されたチャンネルと、前記複数のゲート電極を貫通して前記第１方向に延在され、かつ前記複数のゲート電極のうちの第１ゲート電極のパッドと接触して、これに電気的に連結され、前記複数のゲート電極のうちの第２ゲート電極とは電気的に絶縁されたコンタクトプラグと、を含むことができる。【選択図】 図３ａ
Description
本発明は垂直型メモリ装置及びその製造方法に関し、より詳しくは、コンタクトプラグを有する垂直型メモリ装置及びその製造方法に関する。
ＣＯＰ（Cell Over Peri）構造のＶＮＡＮＤ（Vertical NAND）フラッシュメモリ装置の製造方法で、共通ソースライン（ＣＳＬ）とコンタクトプラグは別途の工程により形成されるので、工程数が多くなる。また、複数のコンタクトプラグを対応する各階段パッドのみに接触するように形成することが困難である。
本発明の課題は、優れる電気的特性を有する垂直型メモリ装置を提供することにある。
本発明の課題は、優れる電気的特性を有する垂直型メモリ装置の製造方法を提供することにある。
前述した本発明の一課題を達成するために、例示的な実施形態に従う垂直型メモリ装置は、基板の上面に垂直な第１方向に沿って前記基板上に積層されて上層に行くほど前記基板の上面に平行な第２方向への延在長さが徐々に減る階段形状に配置され、各々の前記第２方向の端部に形成されたパッドが他の部分に比べて大きい厚さを有する複数のゲート電極と、前記複数のゲート電極を貫通して前記第１方向に延在されたチャンネルと、前記複数のゲート電極を貫通して前記第１方向に延在され、かつ前記複数のゲート電極のうちの第１ゲート電極のパッドと接触して、これに電気的に連結され、前記複数のゲート電極のうちの第２ゲート電極とは電気的に絶縁されたコンタクトプラグと、を含むことができる。
前述した本発明の一課題を達成するために、他の例示的な実施形態に従う垂直型メモリ装置は、セルアレイ領域及びパッド領域を含む基板上に形成された回路パターンと、前記回路パターンをカバーする層間絶縁膜と、前記基板のセルアレイ領域上で前記層間絶縁膜上に形成されたベースパターンと、前記ベースパターン及び前記層間絶縁膜上に前記基板の上面に垂直な第１方向に互いに離隔するように複数の層に各々配置された複数のゲート電極と、前記基板のセルアレイ領域上で前記複数のゲート電極を貫通するチャンネルと、前記基板のパッド領域上で前記複数のゲート電極及び前記層間絶縁膜を貫通して前記回路パターンに電気的に連結されたコンタクトプラグと、を含むことができ、前記コンタクトプラグは前記複数のゲート電極のうちの１つのみに電気的に連結できる。
前述した本発明の一課題を達成するために、更に他の例示的な実施形態に従う垂直型メモリ装置は、基板の上面に垂直な第１方向に沿って前記基板上に積層され、各々の第１部分が残りの部分に比べて大きい厚さを有する複数のゲート電極と、前記複数のゲート電極を貫通して前記第１方向に各々延在された複数のチャンネルと、各々が前記複数のゲート電極のうちの複数個の一部を貫通して前記第１方向に延在され、かつ各々が前記貫通するゲート電極のうちの１つの前記第１部分を貫通して、これに電気的に連結され、前記貫通するゲート電極のうちの残りのものとは電気的に絶縁された複数のコンタクトプラグと、を含むことができる。
前述した本発明の他の課題を達成するために、例示的な実施形態に従う垂直型メモリ装置の製造方法において、セルアレイ領域及びパッド領域を含む基板上に前記基板の上面に垂直な第１方向に沿って第１絶縁膜及び犠牲膜を交互に反復的に積層し、前記積層された第１絶縁膜及び犠牲膜を貫通して前記第１方向に延在されるチャンネルを形成し、前記基板のセルアレイ領域及びパッド領域上に前記を貫通して前記第１方向に延在される第１開口及び前記基板のパッド領域上に前記積層された第１絶縁膜及び犠牲膜の少なくとも一部を貫通する第２開口を形成し、前記第１及び第２開口を通じて前記犠牲膜を除去して前記積層された第１絶縁膜の間にギャップを形成し、前記ギャップ内にゲート電極を形成し、そして前記第１開口及び前記第２開口内にそれぞれ共通ソースライン（ＣＳＬ）及びコンタクトプラグを同時に形成することができる。
前述した本発明の他の課題を達成するために、他の例示的な実施形態に従う垂直型メモリ装置の製造方法において、基板の上面に垂直な第１方向に沿って前記基板上に、第１絶縁パターンにより互いに離隔するように形成されて、上層に行くほど前記基板の上面に平行な第２方向への延在長さが徐々に減る階段形状に配置され、少なくとも一部の前記第２方向への端部が他の部分に比べて大きい厚さを有する複数の犠牲パターンを含むモールドを形成し、前記モールドを貫通して前記第１方向に延在されたチャンネルを形成し、前記モールドの前記複数の犠牲パターンを除去して前記第１方向に互いに離隔した複数のギャップを形成し、各犠牲パターンの端部に対応するパッドを含むゲート電極を各ギャップ内に形成して複数のゲート電極を形成し、そして前記複数のゲート電極のうちの少なくとも一部を貫通して前記第１方向に延在され、かつ前記貫通するゲート電極のうちの最上層に形成された第１ゲート電極のパッドと接触して、これに電気的に連結され、前記貫通するゲート電極のうちの残りの第２ゲート電極とは電気的に絶縁されたコンタクトプラグを形成することができる。
例示的な実施形態に従う垂直型メモリ装置の製造方法において、ＣＳＬとコンタクトプラグが同時に形成されることができ、これによって、工程数が減少できる。また、前記コンタクトプラグが１つのゲート電極のパッドのみに接触するように形成される必要がないので、精密に工程を制御する必要がない。
一方、前記コンタクトプラグの形成のための第２開口が前記ゲート電極形成のための第１開口の間に形成されるので、別途のダミー開口を形成する必要がなくなり、各種の構造物のレイアウト設計の自由度が増加できる。
以下、添付した図面を参照して例示的な実施形態に従う垂直型メモリ装置に対して詳細に説明する。
図１から図３は、例示的な実施形態に従う垂直型メモリ装置を説明するための平面図及び断面図である。具体的に、図１は平面図であり、図２及び図３は断面図である。
この際、図１は基板の第１領域の縁部及び第２及び第３領域に対する平面図であり、図２ａは図１のＡ−Ａ’線に沿って切断した断面図であり、図３ａは図１のＢ−Ｂ’線に沿って切断した断面図である。一方、図２ｂは図２ａのＸ領域に対する拡大断面図であり、図３ｂ及び３ｃは図３ａのＹ領域に対する拡大断面図である。
以下、前記基板の上面に実質的に垂直な方向を第１方向と定義し、前記基板の上面に実質的に平行な水平方向のうち、互いに交差する２つ方向を各々第２及び第３方向と定義する。例示的な実施形態において、前記第２及び第３方向は互いに直交することができる。
図１、２ａ、２ｂ、３ａ、及び３ｂを参照すると、前記垂直型メモリ装置は、基板１００上に形成された回路パターン、前記回路パターン上に形成されたメモリセル、及び前記回路パターンと前記メモリセルを電気的に連結する第１上部コンタクトプラグ５１０を含むことができる。また、前記垂直型メモリ装置は、ベースパターン２４０、共通ソースライン（ＣＳＬ）５２０、第２乃至第６上部コンタクトプラグ５１５、５４０、５４２、５４４、５４６、第１、第３、及び第４上部ビア５８０、５８４、５８６、第２上部ビア（図示せず）、第１乃至第５上部配線５６０、５６２、５６４、５６６、６００、第６上部配線（図示せず）、及び第７及び第８上部配線６０４、６０６をさらに含むことができる。
基板１００は、シリコン、ゲルマニウム、シリコン−ゲルマニウムのような半導体物質、またはＧａＰ、ＧａＡｓ、ＧａＳｂなどのＩＩＩ−Ｖ族化合物を含むことができる。一部の実施形態によれば、基板１００は、シリコン−オン−インシュレーター（ＳＯＩ）基板またはゲルマニウム−オン−インシュレーター（ＧＯＩ）基板でありうる。
例示的な実施形態において、基板１００は第１乃至第３領域（I、II、III）を含むことができる。第１領域（I）はメモリセルアレイが形成されるセルアレイ領域であり、第２領域（I）はゲート電極パッドが形成されるパッド領域でありうる。前記セルアレイ領域及び前記パッド領域は共にメモリセル領域と称されることができ、第３領域（III）は前記メモリセル領域を囲む周辺領域でありうる。場合によって、基板１００は第３領域（III）は含まず、第１及び第２領域（I、II）のみを含むこともできる。
基板１００は、上部に素子分離パターン１１０が形成されたフィールド領域と、そうでないアクティブ領域１０５とに分離できる。
例示的な実施形態において、前記垂直型メモリ装置は、ＣＯＰ（Cell Over Peri）構造を有することができる。即ち、メモリセルを駆動させる回路パターンが前記メモリセルの周辺に形成されるものでなく、前記メモリセルの下部に形成できる。これによって、基板１００上には前記回路パターンが形成される回路パターン領域と前記メモリセル領域が垂直方向に積層されることができ、前記回路パターンは下部回路パターンと称されることもできる。
前記回路パターンは、トランジスタ、下部コンタクトプラグ、下部配線、下部ビアなどを含むことができる。図２及び図３では、例示的に第１及び第２トランジスタ、第１乃至第４下部コンタクトプラグ１７２、１７４、１７６、１７８、第１乃至第９下部配線１８２、１８４、１８６、１８８、２０２、２０４、２２２、２２４、２２６、及び第１乃至第４下部ビア１９２、１９４、２１２、２１４が図示されているが、本発明の概念はこれに限定されるものではない。
前記第１トランジスタは、基板１００の第１領域（I）上に形成された第１下部ゲート構造物１５２、及びこれに隣接するアクティブ領域１０５の上部に形成された第１及び第２不純物領域１０２、１０４を含むことができ、前記第２トランジスタは基板１００の第２領域（II）上に形成された第２下部ゲート構造物１５４、及びこれに隣接するアクティブ領域１０５の上部に形成された第３及び第４不純物領域１０６、１０８を含むことができる。
第１下部ゲート構造物１５２は、基板１００上に順次に積層された第１下部ゲート絶縁パターン１２２、第１下部ゲート電極１３２、及び第１下部ゲートマスク１４２を含むことができ、第２下部ゲート構造物１５４は、基板１００上に順次に積層された第２下部ゲート絶縁パターン１２４、第２下部ゲート電極１３４、及び第２下部ゲートマスク１４４を含むことができる。
第１及び第２下部ゲート絶縁パターン１２２、１２４は、例えば、シリコン酸化物のような酸化物を含むことができ、第１及び第２下部ゲート電極１３２、１３４は、例えば、金属、金属窒化物、金属シリサイド、不純物がドーピングされたポリシリコンなどを含むことができ、第１及び第２下部ゲートマスク１４２、１４４は、例えば、シリコン窒化物のような窒化物を含むことができる。第１乃至第４不純物領域１０２、１０４、１０６、１０８にはｎ型またはｐ型不純物がドーピングできる。
前記第１及び第２トランジスタは基板１００上に形成された第１層間絶縁膜１６０によりカバーされることができ、第１乃至第４下部コンタクトプラグ１７２、１７４、１７６、１７８は第１層間絶縁膜１６０を貫通して、それぞれ、第１乃至第４不純物領域１０２、１０４、１０６、１０８の上面に接触することができる。
第１乃至第４下部配線１８２、１８４、１８６、１８８は第１層間絶縁膜１６０上に形成されて、それぞれ、第１乃至第４下部コンタクトプラグ１７２、１７４、１７６、１７８の上面に接触することができる。第２下部配線１８４上には第１下部ビア１９２、第５下部配線２０２、第３下部ビア２１２、及び第７下部配線２２２が順次に積層されることができ、第４下部配線１８８上には第２下部ビア１９４、第６下部配線２０４、第４下部ビア２１４、及び第９下部配線２２６が順次に積層できる。一方、第８下部配線２２４は基板１００の第２領域（II）上に形成されて、基板１００の第１及び第３領域（I、III）上にそれぞれ形成された第７及び第９下部配線２２２、２２６と同一層に複数個に形成されることができ、図示してはいないが、前記回路パターンの他のトランジスタと電気的に連結できる。
各第１乃至第４下部コンタクトプラグ１７２、１７４、１７６、１７８、各第１乃至第９下部配線１８２、１８４、１８６、１８８、２０２、２０４、２２２、２２４、２２６、及び各第１乃至第４下部ビア１９２、１９４、２１２、２１４は、金属、金属窒化物、または不純物がドーピングされたポリシリコンを含むことができる。
図２及び図３には、例示的に、第１層間絶縁膜１６０上に３個の層に下部配線１８２、１８４、１８６、１８８、２０２、２０４、２２２、２２４、２２６が形成されたものが図示されているが、本発明の概念はこれに限定されるものではない。
第１層間絶縁膜１６０上には第２層間絶縁膜２３０が形成されて第１乃至第９下部配線１８２、１８４、１８６、１８８、２０２、２０４、２２２、２２４、２２６、及び第１乃至第４下部ビア１９２、１９４、２１２、２１４をカバーすることができる。
第２層間絶縁膜２３０上にはベースパターン２４０が形成できる。例示的な実施形態において、ベースパターン２４０は基板１００の第１領域（I）上に形成されることができ、その側壁が第２層間絶縁膜２３０によりカバーされることができ、その上面が第２層間絶縁膜２３０の上面と実質的に同一な平面に形成できる。ベースパターン２４０は、例えば、ポリシリコン層を含むことができる。
基板１００の第１及び第２領域（I、II）上でベースパターン２４０及び第２層間絶縁膜２３０上には前記メモリセルが形成できる。
前記メモリセルは前記第２及び第３方向に配置されてメモリセルアレイを形成することができる。前記メモリセルアレイは、前記第３方向に配置されて互いに離隔した複数のメモリセルブロックを含むことができ、これらは前記第２方向に延在されるＣＳＬ５２０により互いに区分できる。
前記各メモリセルブロックは、内部にチャンネルブロックを含むことができる。前記各チャンネルブロックは、前記第２方向に配置された複数のチャンネル４１０を各々含む複数のチャンネル列を含むことができる。一実施形態において、前記各チャンネルブロックは前記第３方向に沿って順に配列された第１、第２、第３、及び第４チャンネル列４１０ａ、４１０ｂ、４１０ｃ、４１０ｄを含むことができるが、本発明の概念はこれに限定されるものではない。
前記各メモリセルブロックは、ベースパターン２４０上に前記第１方向に沿って互いに離隔するように形成された複数のゲート電極４８５、ゲート電極４８５の間に形成された第１絶縁パターン３１５、及びゲート電極４８５及び第１絶縁パターン３１５を貫通する第２構造物を含むことができる。
ゲート電極４８５は基板１００の第１及び第２領域（I、II）上に形成されて、前記第１方向に沿って互いに離隔するように複数個に積層されることができ、また各ゲート電極４８５は第１及び第２領域（I、II）上で前記第２方向に延長できる。ゲート電極４８５の前記第２方向への延長長さは下層から上層に行くほど徐々に小さくなることができ、これによって、これらは全体的に階段形状を有することができる。
ゲート電極４８５は、第１導電パターン４８５ａ及びパッド４８５ｂを含むことができる。第１導電パターン４８５ａは基板１００の第１及び第２領域（I、II）上で前記第２方向に延長されることができ、パッド４８５ｂは基板１００の第２領域（II）上で第１導電パターン４８５ａの各両端に形成できる。即ち、パッド４８５ｂはゲート電極４８５の前記第２方向への端部に形成できる。
例示的な実施形態において、複数の層に各々形成されたゲート電極４８５のうち、少なくとも一部に含まれたパッド４８５ｂは第１導電パターン４８５ａに比べて上面の高さが高くて相対的に厚い厚さを有することができる。図面上では最下層及び最上層を除外した残りのゲート電極４８５のパッド４８５ｂが相対的に厚い厚さを有するように図示されているが、本発明の概念はこれに限定されず、例えば、全ての層のゲート電極４８５に含まれたパッド４８５ｂが相対的に厚い厚さを有することもできる。
一方、第１導電パターン４８５ａ及びパッド４８５ｂは各々第１バリアパターン（図示せず）及び第２バリアパターン（図示せず）により上下面及び側壁の一部がカバーされることもできる。第１導電パターン４８５ａ及びパッド４８５ｂは、例えば、タングステン、チタニウム、タンタリウム、白金などの電気抵抗の低い金属を含むことができ、前記第１及び第２バリアパターンは、例えば、チタニウム窒化物、タンタリウム窒化物などの金属窒化物を含むことができる。一実施形態において、第１導電パターン４８５ａ及びパッド４８５ｂは互いに実質的に同一な物質を含むことができる。
ゲート電極４８５は、前記第１方向に沿って順次に積層された第１乃至第３ゲート電極７００、７１０、７２０を含むことができる。この際、第１ゲート電極７００はグラウンド選択ライン（ＧＳＬ）の役割を遂行することができ、第２ゲート電極７１０はワードラインの役割を遂行することができ、第３ゲート電極７２０はストリング選択ライン（ＳＳＬ）の役割を遂行することができる。この際、第１乃至第３ゲート電極７００、７１０、７２０の各々は１つまたは複数個の層に形成できる。
例示的な実施形態において、第１ゲート電極７００は最下層に形成され、第３ゲート電極７２０は最上層及びその下の１つの層に形成され、第２ゲート電極７１０は第１ゲート電極７００及び第３ゲート電極７２０の間で複数の層に形成できる。
階段形状に積層されたゲート電極４８５の側壁は第２層間絶縁膜２３０上に形成された第４層間絶縁パターン３３０によりカバーされることができ、最上層の第１絶縁パターン３１５及び第４層間絶縁パターン３３０上には第５及び第６層間絶縁膜３４０、４４０が形成できる。
一方、ゲート電極４８５の上面、底面、及びチャンネル４１０に隣接する側面は、第２ブロッキング膜４７０によりカバーできる。一実施形態において、第２ブロッキング膜４７０はゲート電極４８５のうち、パッド４８５ｂの上下面及び側壁はカバーしないことがある。第２ブロッキング膜４７０は、例えば、アルミニウム酸化物、ハフニウム酸化物などの金属酸化物を含むことができる。
第１絶縁パターン３１５は、例えば、シリコン酸化物のような酸化物を含むことができ、これらの側壁に形成された第４層間絶縁パターン３３０または最上層の第１絶縁パターン３１５の上に形成された第５層間絶縁膜３４０と併合されることもできる。
前記各第２構造物は、ベースパターン２４０上に形成された半導体パターン３６０、電荷貯蔵構造物４００、チャンネル４１０、及び充填パターン４２０を含む第１構造物と、前記第１構造物上に形成されたキャッピングパターン４３０を含むことができる。
半導体パターン３６０はベースパターン２４０の材質によって単結晶シリコンまたは単結晶ゲルマニウムを含むことができ、場合によって、不純物がドーピングされることもできる。例示的な実施形態において、半導体パターン３６０はピラー（pillar）形状を有することができ、その上面が第１絶縁パターン３１５のうち、ベースパターン２４０の上面から前記第１方向に２番目の層に形成された第１絶縁パターン３１５の上面と底面との間に位置することができる。半導体パターン３６０は、上に位置するチャンネル４１０と類似するようにチャンネル役割を遂行することができ、これによって、下部チャンネルと称されることもできる。
チャンネル４１０は、半導体パターン３６０の中央部の上面に前記第１方向に延在されることができ、カップ形状を有することができる。電荷貯蔵構造物４００は、半導体パターン３６０の縁部の上面にチャンネル４１０の外側壁をカバーするように前記第１方向に延在されることができ、底面の中央部が開いたカップ形状を有することができる。充填パターン４２０は、カップ形状のチャンネル４１０が形成する内部空間を充たすようにピラー（pillar）形状を有することができる。
電荷貯蔵構造物４００は、順次に積層された第１ブロッキングパターン３７０、電荷貯蔵パターン３８０、及びトンネル絶縁パターン３９０を含むことができる。
チャンネル４１０は不純物がドーピングされるか、またはドーピングされていない単結晶シリコンを含むことができる。第１ブロッキングパターン３７０は、例えば、シリコン酸化物のような酸化物を含むことができ、電荷貯蔵パターン３８０は、例えば、シリコン窒化物のような窒化物を含むことができ、トンネル絶縁パターン３９０は、例えば、シリコン酸化物のような酸化物を含むことができる。充填パターン４２０は、例えば、シリコン酸化物のような酸化物を含むことができる。
キャッピングパターン４３０は、不純物がドーピングされるか、またはドーピングされていない単結晶シリコンを含むことができる。キャッピングパターン４３０は最上層の第１絶縁パターン３１５の上部及び第５層間絶縁膜３４０を貫通することができる。
ＣＳＬ５２０は、前記第１方向に延在されてベースパターン２４０の上部に形成された第５不純物領域２５５の上面に接触することができる。ＣＳＬ５２０は、前記第２方向に延在されて前記ゲート電極を前記第３方向に互いに分離させることができる。但し、ＣＳＬ５２０の側壁は第１絶縁パターン３１５と接触するか、または各ゲート電極４８５と同一層に形成された第２絶縁パターン５０５によりカバーされることができ、これによって、前記ゲート電極とは電気的に絶縁できる。
例示的な実施形態において、ＣＳＬ５２０は前記ゲート電極のパッド４８５ｂと実質的に同一な物質を含むことができる。
第１上部コンタクトプラグ５１０は、基板１００の第２領域（II）上で前記第１方向に延在されて第８配線２２４に連結されることができ、第５及び第６層間絶縁膜３４０、４４０、第４層間絶縁パターン３３０、ゲート電極４８５のうちの一部、及び第２層間絶縁膜２３０を貫通することができる。
この際、第１上部コンタクトプラグ５１０は１つ層に形成されたゲート電極４８５に含まれたパッド４８５ｂを貫通して、これに接触することができ、他の層、即ち、これより低い層に形成されたゲート電極４８５に含まれた第１導電パターン４８５ａを貫通するが、これと同一な層に形成されて第１上部コンタクトプラグ５１０の側壁を囲む第２絶縁パターン５０５により、これらとは電気的に絶縁できる。
例示的な実施形態において、第１上部コンタクトプラグ５１０は前記ゲート電極のパッド４８５ｂと実質的に同一な物質を含むことができる。
一方、図３ｃを参照すると、第１上部コンタクトプラグ５１０は前記第１方向に延在されて第８下部配線２２４の上面に接触する第１延在部５１０ａ、及びその前記第２方向の両側に形成されて、これに直接接触し、隣り合うＣＳＬ５２０の間で前記第３方向に延在される第２延在部５１０ｂを含むものと見ることもできる。
即ち、以後に説明される前記垂直型メモリ装置の製造方法において、第１延在部５１０ａと第２延在部５１０ｂは同一工程で同一物質を含むように形成されることができ、これによって、これらが共に第１上部コンタクトプラグ５１０を構成するものと見ることもできる。この場合、ゲート電極４８５は第１導電パターン４８５ａのみを含むことができる。
この際、第２延在部５１０ｂは第１延在部５１０ａに隣接した部分の上面が第１導電パターン４８５ａ、即ちゲート電極４８５に隣接した部分の上面より高いことがあり、これによって、ゲート電極４８５の厚さより厚いことがある。例示的な実施形態において、第１上部コンタクトプラグ５１０の第２延在部５１０ｂは階段形状を有することができる。
一方、第２上部コンタクトプラグ５１５は基板１００の第３領域（III）上で第２、第５、及び第６層間絶縁膜２３０、３４０、４４０、及び第４層間絶縁パターン３３０を貫通して第９下部配線２２６の上面に連結できる。一実施形態において、第２上部コンタクトプラグ５１５は第１上部コンタクトプラグ５１０と実質的に同一な物質を含むことができる。
第６層間絶縁膜４４０、ＣＳＬ５２０、及び第１及び第２上部コンタクトプラグ５１０、５１５上には第７乃至第１０層間絶縁膜５３０、５５０、５７０、５９０が順次に積層されることができ、これら内には上部回路パターンが形成できる。図面上には例示的な上部回路パターンのレイアウトが図示されているが、本発明の概念はこれに限定されず、前記上部回路パターンは多様なレイアウトを有することができる。
例示的な実施形態において、第１、第２、第５乃至第１０層間絶縁膜１６０、２３０、３４０、４４０、５３０、５５０、５７０、５９０、及び第４層間絶縁パターン３３０は、例えば、シリコン酸化物のような酸化物を含むことができ、これらのうちの一部または全部は互いに併合できる。
第３上部コンタクトプラグ５４０は第６及び第７層間絶縁膜４４０、５３０を貫通してキャッピングパターン４３０の上面に接触することができ、第４上部コンタクトプラグ５４２は第７層間絶縁膜５３０を貫通してＣＳＬ５２０の上面に接触することができ、第５及び第６上部コンタクトプラグ５４４、５４６は第７層間絶縁膜５３０を貫通して、それぞれ、第１及び第２上部コンタクトプラグ５１０、５１５の上面に接触することができる。
第１乃至第４上部配線５６０、５６２、５６４、５６６は第８層間絶縁膜５５０を貫通して、それぞれ、第３乃至第６上部コンタクトプラグ５４０、５４２、５４４、５４６の上面に接触することができる。第１上部ビア５８０、第２上部ビア（図示せず）、第３上部ビア５８４、及び第４上部ビア５８６は、第９層間絶縁膜５７０を貫通して、それぞれ、第１乃至第４上部配線５６０、５６２、５６４、５６６の上面に接触することができる。
第５上部配線６００、第６上部配線（図示せず）、第７上部配線６０４、及び第８上部配線６０６は、第１０層間絶縁膜５９０を貫通して、それぞれ、第１上部ビア５８０、前記第２上部ビア、第３上部ビア５８４、及び第４上部ビア５８６の上面に接触することができる。例示的な実施形態において、第５上部配線６００は前記第３方向に延在されることができ、前記第２方向に沿って複数個に形成できる。第５上部配線６００は、前記垂直型メモリ装置のビットライン６００の役割を遂行することができる。
一方、前記垂直型メモリ装置は追加的な上部配線をさらに含むことができる。
前記垂直型メモリ装置はメモリセルと下部回路パターンが第１上部コンタクトプラグ５１０により電気的に連結されることができ、第１コンタクトプラグ５１０は複数の層に形成されたゲート電極４８５を貫通することができるが、前記貫通するゲート電極４８５のうち、最上層に形成されたゲート電極４８５のみに電気的に連結できる。即ち、第１上部コンタクトプラグ５１０は１つの層に形成されたゲート電極４８５のパッド４８５ｂを貫通して、これに直接接触することによって電気的に連結されることができ、これより低い層のゲート電極４８５を貫通するが、これらの間の第２絶縁パターン５０５により互いに離隔して電気的に連結されないようにしうる。
図４から図３３は、例示的な実施形態に従う垂直型メモリ装置の製造方法を説明するための平面図及び断面図である。具体的に、図４、１０、１４、２０、及び２９は平面図であり、図５−９、１１−１３、１５−１９、２１−２８、及び３０−３３は断面図である。
この際、図５、７、１５、１７−１８、２１、２３、及び３０は対応する各平面図のＡ−Ａ’線を切断した断面図であり、図６、８−９、１１−１３、１６、１９、２２、２４−２９、及び３１は対応する各平面図のＢ−Ｂ’線を切断した断面図である。一方、図１８は図１７のＸ領域の拡大断面図であり、図２５−２８は図２４のＹ領域の拡大断面図であり、図３２及び３３は図２９のＹ領域の拡大断面図である。
図４から図６を参照すると、基板１００上に回路パターンを形成し、これをカバーする第１及び第２層間絶縁膜１６０、２３０を基板１００上に順次に形成することができる。
基板１００は、上部に素子分離パターン１１０が形成されたフィールド領域と、そうでないアクティブ領域１０５とに分離できる。素子分離パターン１１０は、例えばＳＴＩ工程により形成できる。
例示的な実施形態において、前記垂直型メモリ装置はＣＯＰ構造を有することができる。即ち、基板１００上には前記回路パターンが形成される回路パターン領域と前記メモリセル領域が垂直方向に積層できる。
前記回路パターンは、トランジスタ、下部コンタクトプラグ、下部配線、下部ビアなどを含むことができる。一実施形態において、基板１００の第１領域（I）上に形成された第１下部ゲート構造物１５２、及びこれに隣接するアクティブ領域１０５の上部に形成された第１及び第２不純物領域１０２、１０４を含む第１トランジスタと、基板１００の第２領域（II）上に形成された第２下部ゲート構造物１５４、及びこれに隣接するアクティブ領域１０５の上部に形成された第３及び第４不純物領域１０６、１０８を含む第２トランジスタが形成できる。
第１下部ゲート構造物１５２は、基板１００上に順次に積層された第１下部ゲート絶縁パターン１２２、第１下部ゲート電極１３２、及び第１下部ゲートマスク１４２を含むことができ、第２下部ゲート構造物１５４は基板１００上に順次に積層された第２下部ゲート絶縁パターン１２４、第２下部ゲート電極１３４、及び第２下部ゲートマスク１４４を含むことができる。
第１層間絶縁膜１６０は基板１００上に形成されて前記第１及び第２トランジスタをカバーすることができ、第１乃至第４下部コンタクトプラグ１７２、１７４、１７６、１７８は第１層間絶縁膜１６０を貫通して、それぞれ、第１乃至第４不純物領域１０２、１０４、１０６、１０８に接触することができる。
第１乃至第４下部配線１８２、１８４、１８６、１８８は、第１層間絶縁膜１６０上に形成されて、それぞれ、第１乃至第４下部コンタクトプラグ１７２、１７４、１７６、１７８の上面に接触することができる。第２下部配線１８４上には第１下部ビア１９２、第５下部配線２０２、第３下部ビア２１２、及び第７下部配線２２２が順次に積層できる。第４下部配線１８８上には第２下部ビア１９４、第６下部配線２０４、第４下部ビア２１４、及び第９下部配線２２６が順次に積層できる。一方、第８下部配線２２４は第７及び第９下部配線２２２、２２６と同一層に複数個に形成されることができ、図示してはいないが、前記回路パターンの他のトランジスタと電気的に連結できる。
例示的な実施形態において、各第１乃至第９下部配線１８２、１８４、１８６、１８８、２０２、２０４、２２２、２２４、２２６、及び各第１乃至第４下部ビア１９２、１９４、２１２、２１４は、ダマシン（damascene）工程により形成できるが、これとは異なり、陽刻パターン方法により形成されることもできる。
第２層間絶縁膜２３０は、第１層間絶縁膜１６０上に形成されて第１乃至第９下部配線１８２、１８４、１８６、１８８、２０２、２０４、２２２、２２４、２２６、及び第１乃至第４下部ビア１９２、１９４、２１２、２１４をカバーすることができる。第２層間絶縁膜２３０は、下部の第１層間絶縁膜１６０に併合されることもできる。
図７及び図８を参照すると、第２層間絶縁膜２３０上にベースパターン２４０を形成し、ベースパターン２４０の側壁をカバーする第３層間絶縁パターン２５０を第２層間絶縁膜２３０上に形成することができる。
ベースパターン２４０は、化学気相成長（ＣＶＤ）工程、原子層成長（ＡＬＤ）工程などにより第２層間絶縁膜２３０上にベース層を形成した後、基板１００の第１領域（I）上のみに残留するように前記ベース層をパターニングすることによって形成できる。
第３層間絶縁パターン２５０は、ベースパターン２４０をカバーする第３層間絶縁膜を第２層間絶縁膜２３０上に形成した後、ベースパターン２４０の上面が露出するまで前記第３層間絶縁膜を平坦化することによって形成できる。
第３層間絶縁パターン２５０は下に位置する第２層間絶縁膜２３０に併合されることもでき、以下ではこれらを共に第２層間絶縁膜２３０と称することにする。例示的な実施形態において、前記平坦化工程は、化学機械的研磨（ＣＭＰ）工程及び／又はエッチバック（etch back）工程により遂行できる。
図９を参照すると、ベースパターン２４０及び第２層間絶縁膜２３０上に第１絶縁膜３１０及び犠牲膜３２０を交互に反復的に積層することができる。これによって、複数の第１絶縁膜３１０及び複数の犠牲膜３２０が前記第１方向に沿って交互に積層できる。
第１絶縁膜３１０及び犠牲膜３２０は、例えば、化学気相成長（ＣＶＤ）工程、プラズマ化学気相成長（ＰＥＣＶＤ）工程、原子層成長（ＡＬＤ）工程などにより形成することができる。
犠牲膜３２０は第１絶縁膜３１０に対してエッチング選択比を有する物質、例えば、シリコン窒化物のような窒化物を含むことができる。
図１０及び図１１を参照すると、最上層に形成された第１絶縁膜３１０を部分的にカバーするフォトレジストパターン（図示せず）を最上層第１絶縁膜３１０上に形成した後、これをエッチングマスクに使用して最上層第１絶縁膜３１０及びその下の最上層犠牲膜３２０をエッチングする。これによって、最上層犠牲膜３２０の下に形成された第１絶縁膜３１０の一部が露出できる。
前記フォトレジストパターンの面積を一定の割合で縮小させた後、これをエッチングマスクに使用して最上層第１絶縁膜３１０、最上層犠牲膜３２０、前記露出した第１絶縁膜３１０、及びその下の犠牲膜３２０をまたエッチングするトリミング（trimming）工程を遂行する。前記トリミング工程を反復的に遂行することによって、順次に積層された犠牲パターン３２５及び第１絶縁パターン３１５で各々構成される複数個の階段を含み、全体的に階段形状を有するモールド（mold）が形成できる。以下、前記各階段は外部に露出する部分だけでなく、上層階段によりカバーされて外部に露出しない部分まで含んで、同一層に形成された犠牲パターン３２５及び第１絶縁パターン３１５全てを称することとする。
前記モールドは、基板１００の第１及び第２領域（I、II）上に形成できる。この際、前記モールドに含まれた各階段の外部に露出した露出部は、基板１００の第２領域（II）上に形成できる。
例示的な実施形態において、前記モールドに含まれた階段は下層から上層に行くほど前記各第２及び第３方向に延長される長さが減少することができる。
図１２を参照すると、犠牲パターン３２５のうちの少なくとも一部の前記第２方向への各端部の厚さを増加させることができる。
一実施形態において、各階段の露出部に含まれた第１絶縁パターン３１５の端部を除去して犠牲パターン３２５の端部を露出させた後、前記露出した犠牲パターン３２５の端部上に犠牲パターン３２５と同一な物質を追加で蒸着することによって、各犠牲パターン３２５の端部の厚さを増加させることができる。これによって、各犠牲パターン３２５の前記第２方向への端部は他の部分に比べて上面の高さがより高くなりうる。
図１２では最下層及び最上層を除外した各犠牲パターン３２５の端部の厚さが増加したものが図示されているが、本発明の概念はこれに限定されず、例えば、全ての犠牲パターン３２５の端部の厚さが増加されてもよい。
図１３を参照すると、前記モールドをカバーする第４層間絶縁膜を第２層間絶縁膜２３０上に形成し、最上層の第１絶縁パターン３１５の上面が露出するまで前記第４層間絶縁膜を平坦化することによって、前記モールドの側壁をカバーする第４層間絶縁パターン３３０を形成することができる。第４層間絶縁パターン３３０は下に位置する第２層間絶縁膜２３０及び／又は第１絶縁パターン３１５と併合されることもできる。
その後、前記モールドの上面及び第４層間絶縁パターン３３０の上面に第５層間絶縁膜３４０を形成することができる。第５層間絶縁膜３４０は、下に位置する第４層間絶縁パターン３３０及び／又は最上層の第１絶縁パターン３１５に併合されることもできる。
図１４から図１６を参照すると、第５層間絶縁膜３４０上に第１マスク（図示せず）を形成した後、これをエッチングマスクに使用して下に位置する第５層間絶縁膜３４０、第１絶縁パターン３１５、及び犠牲パターン３２５をエッチングすることによって、これらを貫通してベースパターン２４０の上面を露出させるチャンネルホール（hole）３５０を形成することができる。
チャンネルホール３５０は前記第２及び第３方向の各々に沿って複数個に形成されることができ、これによって、チャンネルホールアレイ（array）が定義できる。一実施形態において、前記チャンネルホールアレイは前記第３方向に互いに離隔した複数のチャンネルホールブロックを含むことができ、前記チャンネルホールブロックは前記第３方向に沿って順に配置された第１、第２、第３、及び第４チャンネルホール列３５０ａ、３５０ｂ、３５０ｃ、３５０ｄを含むことができる。
図１７から図１９を参照すると、まず前記第１マスクを除去した後、チャンネルホール３５０を部分的に充たす半導体パターン３６０を形成することができる。
具体的に、チャンネルホール３５０により露出したベースパターン２４０の上面をシード（seed）に使用する選択的エピタキシャル成長（ＳＥＧ）工程を遂行してチャンネルホール３５０を部分的に充たす半導体パターン３６０を形成することができる。これによって、半導体パターン３６０はベースパターン２４０の材質によって単結晶シリコンまたは単結晶ゲルマニウムを含むように形成されることができ、場合によって不純物がドーピングされることもできる。
その後、チャンネルホール３５０の側壁、半導体パターン３６０の上面、及び第５層間絶縁膜３４０の上面に第１ブロッキング膜、電荷貯蔵膜、トンネル絶縁膜、及び第１スペーサー膜（図示せず）を順次に形成し、前記第１スペーサー膜を異方性エッチングしてチャンネルホール３５０の側壁上のみに残留する第１スペーサー（図示せず）を形成した後、前記第１スペーサーをエッチングマスクに使用して前記トンネル絶縁膜、前記電荷貯蔵膜、及び前記第１ブロッキング膜をエッチングすることによって、それぞれ、半導体パターン３６０及びチャンネルホール３５０の側壁上に底面の中央部が開いたカップ形状を有するトンネル絶縁パターン３９０、電荷貯蔵パターン３８０、及び第１ブロッキングパターン３７０を形成することができる。この際、半導体パターン３６０の上部も部分的に共に除去できる。一方、トンネル絶縁パターン３９０、電荷貯蔵パターン３８０、及び第１ブロッキングパターン３７０は、電荷貯蔵構造物４００を形成することができる。
前記第１スペーサーを除去した後、露出した半導体パターン３６０、トンネル絶縁パターン３９０、及び第５層間絶縁膜３４０上にチャンネル膜を形成し、チャンネルホール３５０の残り部分を十分に充たす充填膜を前記チャンネル膜上に形成する。
その後、第５層間絶縁膜３４０の上面が露出するまで前記充填膜及び前記チャンネル膜を平坦化することによって、各チャンネルホール３５０の残り部分を充たす充填パターン４２０を形成することができ、前記チャンネル膜はチャンネル４１０に変換できる。
これによって、各チャンネルホール３５０の内部の半導体パターン３６０上には電荷貯蔵構造物４００、チャンネル４１０、及び充填パターン４２０が順次に積層できる。
チャンネル４１０が形成されるチャンネルホール３５０が第１乃至第４チャンネルホール列３５０ａ、３５０ｂ、３５０ｃ、３５０ｄを含む前記チャンネルホールブロックを定義することができ、また、これらが前記チャンネルホールアレイを定義することによって、チャンネル４１０もやはりこれに対応してチャンネルブロック及びチャンネルアレイを定義することができる。
その後、充填パターン４２０、チャンネル４１０、及び電荷貯蔵構造物４００で構成される第１構造物の上部を除去してトレンチ（図示せず）を形成し、前記トレンチを充たすキャッピングパターン４３０を形成することができる。
具体的に、前記第１構造物の上部をエッチバック工程により除去して前記トレンチを形成した後、前記トレンチを充たすキャッピング膜を前記第１構造物及び第５層間絶縁膜３４０上に形成し、第５層間絶縁膜３４０の上面が露出するまで前記キャッピング膜の上部を平坦化してキャッピングパターン４３０を形成することができる。一方、各チャンネルホール３５０の内部に形成される前記第１構造物、半導体パターン３６０、及びキャッピングパターン４３０は、第２構造物を定義することができる。
図２０から図２２を参照すると、第５層間絶縁膜３４０及びキャッピングパターン４３０上に第６層間絶縁膜４４０を形成する。
第６層間絶縁膜４４０上に第２マスク（図示せず）を形成した後、これをエッチングマスクに使用して、下に位置する第５及び第６層間絶縁膜３４０、４４０、第１絶縁パターン３１５、及び犠牲パターン３２５を貫通してベースパターン２４０の上面を露出させる第１開口４５２と、第５及び第６層間絶縁膜３４０、４４０、第４層間絶縁パターン３３０、第１絶縁パターン３１５、犠牲パターン３２５、及び第２層間絶縁膜２３０を貫通して第８下部配線２２４の上面を露出させる第２開口４５４と、第２、第５、及び第６層間絶縁膜２３０、３４０、４４０、及び第４層間絶縁パターン３３０を貫通して第９下部配線２２６の上面を露出させる第３開口４５６とを形成することができる。第６層間絶縁膜４４０は、下に位置する第５層間絶縁膜３４０と併合されることもできる。
例示的な実施形態において、第１開口４５２は基板１００の第１及び第２領域（I、II）上の前記チャンネルブロック間で前記第２方向に沿って延在されるように形成されることができ、これによって、前記第３方向に沿って複数個に形成できる。即ち、隣接する２つの第１開口４５２の間には各々が４個のチャンネル列を含む１つのチャンネルブロックが形成できる。但し、本発明の概念は必ずこれに限定されるものではない。
例示的な実施形態において、第２開口４５４は基板１００の第２領域（II）上で各犠牲パターン３２５の端部を貫通して第８下部配線２２４の上面を露出させるように形成されることができ、これによって前記第３方向に沿って複数個に形成できる。図２０では第２開口４５４が、前記第３方向に沿って隣り合う第１開口４５２の間で前記第２方向に沿って一直線上に形成されるものが図示されているが、本発明の概念はこれに限定されず、例えば、前記第２方向に沿ってジグザグ形態に形成されることもできる。
例示的な実施形態において、各第２開口４５４は対応する犠牲パターン３２５の端部を貫通することができ、これより下層に形成された犠牲パターン３２５は端部でない他の部分を貫通することができる。
第３開口４５６は基板１００の第３領域（III）上で第９下部配線２２６の上面を露出させるように形成されることができ、図２２では１つの第３開口４５６のみ図示されているが、本発明の概念はこれに限定されるものではない。
前記第２マスクを除去した後、第１及び第２開口４５２、４５４により露出した犠牲パターン３２５を除去して、各層の第１絶縁パターン３１５の間に第１ギャップ４６２を形成することができ、第１ギャップ４６２により第１ブロッキングパターン３７０の外側壁の一部及び半導体パターン３６０の側壁の一部が露出できる。例示的な実施形態によれば、燐酸または硫酸を含むエッチング液を使用する湿式エッチング工程により第１及び第２開口４５２、４５４により露出した犠牲パターン３２５を除去することができる。
前記第３方向に互いに隣接する第１開口４５２の間には前記第２方向に沿って複数の第２開口４５４が形成されることができ、これによって、第１開口４５２の間に別途の追加的な開口を形成しなくても、前記湿式エッチング工程により犠牲パターン３２５が全てよく除去できる。
以下では、第１ギャップ４６２のうち、第２開口４５４に隣接した部分を第２ギャップ４６４と称し、特に増加した厚さを有する各犠牲パターン３２５の端部が除去されて形成された部分を第３ギャップ４６６と称し、第２及び第３ギャップ４６４、４６６の以外の部分のみを第１ギャップ４６２と称することにする。即ち、第３ギャップ４６６は同一層の第１及び第２ギャップ４６２、４６４と同一平面上に形成された底面、及びこれらより高い高さを有する上面を含むことができる。
一方、第１開口４５２により露出したベースパターン２４０の上部に不純物を注入して第５不純物領域２５５を形成することができる。
図２３から図２５を参照すると、第１乃至第３開口４５２、４５４、４５６の側壁、露出した第１ブロッキングパターン３７０の外側壁、露出した半導体パターン３６０の側壁、第１乃至第３ギャップ４６２、４６４、４６６の内壁、第１絶縁パターン３１５の表面、露出したベースパターン２４０の上面、露出した第８及び第９下部配線２２４、２２６の上面、及び第６層間絶縁膜４４０の上面に第２ブロッキング膜４７０を形成した後、第２ブロッキング膜４７０上に第１及び第２ギャップ４６２、４６４の残り部分を詰める第１導電膜４８０を形成する。図示してはいないが、第２ブロッキング膜４７０と第１導電膜４８０との間に第１バリア膜をさらに形成することができる。
一方、第１及び第２ギャップ４６２、４６４に比べて相対的に大きい厚さを有する第３ギャップ４６６は第１導電膜４８０により全て詰められないことがあり、これによって、第１リセス４９０が形成できる。
図２６を参照すると、第１乃至第３開口４５２、４５４、４５６の内部及びこれらに隣接した第１乃至第３ギャップ４６２、４６４、４６６の内部に形成された第１導電膜４８０を除去して、第１及び第２ギャップ４６２、４６４の内部に第１導電パターン４８５を形成することができる。前述したように、前記第１バリア膜がさらに形成された場合には、第１導電パターン４８５の上下面及び側壁の一部をカバーする第１バリアパターン（図示せず）がさらに形成できる。例示的な実施形態によれば、第１導電膜４８０は湿式エッチング工程により部分的に除去できる。
例示的な実施形態において、第１導電パターン４８５は基板１００の第１及び第２領域（I、II）上で前記第２方向に延在されることができ、前記第３方向に沿って複数個に形成できる。即ち、前記第２方向に延在される各第１導電パターン４８５は第１開口４５２により前記第３方向に互いに離隔できる。但し、前記第２方向に延在される各第１導電パターン４８５は第２開口４５４及びこれに隣接する第２及び第３ギャップ４６４、４６６の部分には形成されないようにしうる。
具体的に、第２開口４５４に隣接した第３ギャップ４６６の内部に形成された第１導電膜４８０部分は、第１リセス４９０の影響により全て除去されることができ、第２開口４５４に隣接した第２ギャップ４６４の内部に形成された第１導電膜４８０部分は全て除去されるものではなく、部分的に残留することができる。これによって、第３ギャップ４６６に連結された第２開口４５４の側壁から第２ギャップ４６４内に残留する第１導電パターン４８５部分に至る第１距離（Ｄ１）が第３ギャップ４６６に連結されていない第２開口４５４の側壁から第２ギャップ４６４内に残留する第１導電パターン４８５部分に至る第２距離（Ｄ２）より大きくなりうる。
図２７を参照すると、第１乃至第３開口４５２、４５４、４５６の側壁及び第１乃至第３ギャップ４６２、４６４、４６６の内部に第２絶縁膜５００を形成することができる。
例示的な実施形態において、第２絶縁膜５００は第１及び第２ギャップ４６２、４６４は全て詰めることができるが、相対的に大きい厚さを有する第３ギャップ４６６は全て詰められなくて内部に第２リセス４９５が形成できる。
第２絶縁膜５００は、第１絶縁パターン３１５に併合されることもできる。
図２８を参照すると、第１乃至第３開口４５２、４５４、４５６の内部及び第３ギャップ４６６の内部に形成された第２絶縁膜５００部分を除去することができ、これによって第１及び第２ギャップ４６２、４６４の内部に第２絶縁パターン５０５が形成できる。
例示的な実施形態において、第３ギャップ４６６に直接連結された第２ギャップ４６４の内部に形成された第２絶縁膜５００部分も除去されることができ、これによって、第１導電パターン４８５の側壁が露出できる。しかしながら、第３ギャップ４６６に直接連結されない第２ギャップ４６４の内部には第２絶縁パターン５０５が残留して第１導電パターン４８５の側壁をカバーすることができる。
例示的な実施形態において、第２絶縁膜５００は湿式エッチング工程により除去されることができ、前記湿式エッチング工程により第１乃至第３開口４５２、４５４、４５６の側壁に形成された第１ブロッキングパターン３７０及び第１絶縁パターン３１５の一部も除去されて、各第１乃至第３開口４５２、４５４、４５６の幅が拡張できる。
図２９から図３２を参照すると、第１開口４５２を詰める共通ソースライン（ＣＳＬ）５２０と、第２開口４５４、第３ギャップ４６６、及び第２ギャップ４６４の一部を詰める第１上部コンタクトプラグ５１０と、第３開口４５６を詰める第２上部コンタクトプラグ５１５を形成することができる。
具体的に、第１乃至第３開口４５２、４５４、４５６を詰める第２導電膜を第６層間絶縁膜４４０上に形成し、第６層間絶縁膜４４０の上面が露出するまで前記第２導電膜を平坦化することによって、ＣＳＬ５２０及び第１及び第２上部コンタクトプラグ５１０、５１５を形成することができる。図示してはいないが、第２導電膜を形成する以前に、第１乃至第３開口４５２、４５４、４５６の側壁に第２バリア膜をさらに形成することができ、この場合、各ＣＳＬ５２０及び第１及び第２上部コンタクトプラグ５１０、５１５は第２バリアパターン（図示せず）をさらに含むことができる。
例示的な実施形態において、ＣＳＬ５２０は前記第２方向に延在されて同一層に形成された第１導電パターン４８５を互いに分離させることができるが、その側壁が第１及び第２絶縁パターン３１５、５０５によりカバーされて第１導電パターン４８５とは電気的に絶縁できる。一方、ＣＳＬ５２０はベースパターン２４０の上部に形成された第５不純物領域２５５の上面に接触して、これに電気的に連結できる。
例示的な実施形態において、第１上部コンタクトプラグ５１０は第２開口４５４だけでなく、これに連結された第３ギャップ４６６及びこれに連結された第２ギャップ４６４の一部も詰めることができ、これによって第１導電パターン４８５の側壁に直接接触することができる。但し、第１上部コンタクトプラグ５１０は１つ層の第１導電パターン４８５と直接接触することができ、これより下層に形成された第１導電パターン４８５とは第２絶縁パターン５０５により分離されて直接接触しないようにすることができる。
例示的な実施形態において、第１上部コンタクトプラグ５１０は前記第１方向に延在されて第８下部配線２２４の上面に接触する第１延在部５１０ａ、及びその前記第２方向の両側に形成されて、これに直接接触し、隣り合うＣＳＬ５２０の間で前記第３方向に延在される第２延在部５１０ｂを含むことができる。この際、第２延在部５１０ｂは第１延在部５１０ａに隣接した部分の上面が第１導電パターン４８５に隣接した部分の上面より高く、第１導電パターン４８５の厚さより厚くなりうる。これによって、第２延在部５１０ｂは階段形状を有することができる。
一方、図３３を参照すると、第１上部コンタクトプラグ５１０の第２延在部５１０ｂは第１導電パターン４８５に併合されることもできる。
第１上部コンタクトプラグ５１０が第１導電パターン４８５と実質的に同一な物質を含む場合、第１上部コンタクトプラグ５１０の第２延在部５１０ｂは第１導電パターン４８５に併合されて、これらが共にゲート電極の役割を遂行することができる。
第１上部コンタクトプラグ５１０は、前記ゲート電極の前記第２方向への端部を貫通してこれに接触することができ、以下では、前記ゲート電極の前記端部をパッド４８５ｂと称することにする。また以下では、第１導電パターン４８５は第１導電パターン４８５ａと表示してパッド４８５ｂと共にゲート電極４８５を形成することとする。例示的な実施形態において、複数の層に各々形成されたゲート電極４８５のうち、少なくとも一部に含まれたパッド４８５ｂは第１導電パターン４８５ａに比べて上面が高さが高くて相対的に厚い厚さを有することができる。
仮に、図３２に図示したように、第１上部コンタクトプラグ５１０の第２延在部５１０ｂが第１導電パターン４８５と併合されず、別のものとされる場合、ゲート電極４８５は第１導電パターン４８５ａのみを含むことができる。
ゲート電極４８５は、前記第１方向に沿って順次に積層された第１乃至第３ゲート電極７００、７１０、７２０を含むことができる。
一方、第２上部コンタクトプラグ５１５は前記第１方向に延在されて第９下部配線２２６の上面に接触することができる。
また、図１から図３を参照すると、第６層間絶縁膜４４０、ＣＳＬ５２０、及び第１及び第２上部コンタクトプラグ５１０、５１５上に第７層間絶縁膜５３０を形成した後、第６及び第７層間絶縁膜４４０、５３０を貫通してキャッピングパターン４３０の上面に接触する第３上部コンタクトプラグ５４０、第７層間絶縁膜５３０を貫通してＣＳＬ５２０の上面に接触する第４上部コンタクトプラグ５４２、及び第７層間絶縁膜５３０を貫通してそれぞれ第１及び第２上部コンタクトプラグ５１０、５１５の上面に接触する第５及び第６上部コンタクトプラグ５４４、５４６を形成することができる。第７層間絶縁膜５３０は、下に位置する第６層間絶縁膜４４０に併合されることもできる。
その後、第７層間絶縁膜５３０、及び第３乃至第６上部コンタクトプラグ５４０、５４２、５４４、５４６上に第８層間絶縁膜５５０を形成し、これを貫通して第３乃至第６上部コンタクトプラグ５４０、５４２、５４４、５４６の上面にそれぞれ接触する第１乃至第４上部配線５６０、５６２、５６４、５６６を形成することができる。例示的な実施形態において、第１乃至第４上部配線５６０、５６２、５６４、５６６はダマシン工程により形成できる。
その後、第８層間絶縁膜５５０、及び第１乃至第４上部配線５６０、５６２、５６４、５６６上に第９層間絶縁膜５７０を形成し、これを貫通して第１乃至第４上部配線５６０、５６２、５６４、５６６の上面にそれぞれ接触する第１上部ビア５８０、第２上部ビア（図示せず）、第３上部ビア５８４、及び第４上部ビア５８６を形成することができる。
その後、第９層間絶縁膜５７０、及び第１、第３及び第４上部ビア５８０、５８４、５８６、及び前記第２上部ビア上に第１０層間絶縁膜５９０を形成し、これを貫通して第１、第３及び第４上部ビア５８０、５８４、５８６及び前記第２上部ビアの上面にそれぞれ接触する第５上部配線６００、第６上部配線（図示せず）、第７上部配線６０４、及び第８上部配線６０６を形成することができる。
その後、追加的な上部配線をさらに形成することによって、前記垂直型メモリ装置の製造を完成することができる。
前述したように、ＣＯＰ構造の垂直型メモリ装置において、ＣＳＬ５２０と第１及び第２上部コンタクトプラグ５１０、５１５が同時に形成されることができ、これによって工程数が減少できる。また、各々１つのゲート電極のみに電気的に連結されるために、第１上部コンタクトプラグ５１０が、前記１つのゲート電極のパッドのみに接触するように形成されるのでなく、複数のゲート電極を貫通するように形成されるので、前記ゲート電極が前記第１方向に多数の層に積層されても、精密に工程を制御する必要がなくなりうる。
一方、第１上部コンタクトプラグ５１０の形成のための第２開口４５４が前記ゲート電極形成のための第１開口４５２の間にこれと共に形成されるので、第１ギャップ４６２内に前記ゲート電極がよりよく形成されるために別途のダミー開口を形成する必要がなく、これによって、基板１００の第２領域（II）上で各種構造物のレイアウト設計の自由度が増加することができる。
図３４は、例示的な実施形態に従う垂直型メモリ装置を説明するための断面図である。この垂直型メモリ装置は、ＣＯＰ構造でないという点を除いて、図１から図３に図示された垂直型メモリ装置と実質的に同一または類似する。これによって、同一な構成要素には同一な参照符号を与えて、これに対する詳細な説明は省略する。
図３４を参照すると、この垂直型メモリ装置はＣＯＰ構造を有せず、これによって、基板１００の第１及び第２領域（I、II）を囲む第３領域（III）に周辺回路パターンが形成できる。
即ち、基板１００の第３領域（III）上には第３下部ゲート構造物１５７、及びこれに隣接するアクティブ領域１０５の上部に形成された第６不純物領域１０７を含む第３トランジスタが形成されることができ、第３下部ゲート構造物１５７は順次に積層された第３下部ゲート絶縁パターン１２７、第３下部ゲート電極１３７、及び第３下部ゲートマスク１４７を含むことができる。
一方、第７上部コンタクトプラグ５１７が第４層間絶縁パターン３３０、第５及び第６層間絶縁膜３４０、４４０を貫通して第６不純物領域１０７に接触することができ、第７上部コンタクトプラグ５１７上には第８上部コンタクトプラグ５４７、第９上部配線５６７、第５上部ビア５８７、及び第１０上部配線６０７が順次に積層できる。
例示的な実施形態において、基板１００上には絶縁物質を含むエッチング阻止パターン８００が形成されることができ、第１上部コンタクトプラグ５１０が埋め込む第２開口４５４を形成するためのエッチング工程時、エッチング阻止パターン８００がエッチング阻止膜の役割を遂行することができる。
即ち、１つのゲート電極４８５のパッド４８５ｂのみに形成されるように第１上部コンタクトプラグ５１０の形成工程を制御する必要がなく、複数の層に形成されたゲート電極４８５を貫通しても、図１から図３３を参照として説明したように、１つのゲート電極４８５のみに電気的に連結されるようにすることができる。
前述したように、本発明の好ましい実施形態を参照して説明したが、該当技術分野で通常の知識を有する者であれば、特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解することができる。
１００ 基板
２３０、３３０ 層間絶縁膜
２４０ ベースパターン
３１５ 絶縁パターン
３２５ 犠牲パターン
３５０ チャンネルホール
４１０ チャンネル
４５２、４５４、４５６ 開口
４６２、４６４、４６６ ギャップ
４８５、７００、７１０、７２０ ゲート電極
４８５ａ 導電パターン
４８５ｂ パッド
５１０、５１５ コンタクトプラグ
５１０ａ コンタクトプラグ５１０の第１延在部
５１０ｂ コンタクトプラグ５１０の第２延在部
５２０ 共通ソースライン（ＣＳＬ）
I セルアレイ領域
II パッド領域
III 周辺領域
２３０、３３０ 層間絶縁膜
２４０ ベースパターン
３１５ 絶縁パターン
３２５ 犠牲パターン
３５０ チャンネルホール
４１０ チャンネル
４５２、４５４、４５６ 開口
４６２、４６４、４６６ ギャップ
４８５、７００、７１０、７２０ ゲート電極
４８５ａ 導電パターン
４８５ｂ パッド
５１０、５１５ コンタクトプラグ
５１０ａ コンタクトプラグ５１０の第１延在部
５１０ｂ コンタクトプラグ５１０の第２延在部
５２０ 共通ソースライン（ＣＳＬ）
I セルアレイ領域
II パッド領域
III 周辺領域
Claims (20)
- 基板の上面に垂直な第１方向に沿って前記基板上に積層されて上層に行くほど前記基板の上面に平行な第２方向への延在長さが徐々に減る階段形状に配置され、各々の前記第２方向の端部に形成されたパッドが他の部分に比べて大きい厚さを有する複数のゲート電極と、
前記複数のゲート電極を貫通して前記第１方向に延在されたチャンネルと、
前記複数のゲート電極を貫通して前記第１方向に延在され、かつ前記複数のゲート電極のうち、第１ゲート電極のパッドと接触して、これに電気的に連結され、前記複数のゲート電極のうち、第２ゲート電極とは電気的に絶縁されたコンタクトプラグと、
を含む垂直型メモリ装置。 - 前記第２ゲート電極は前記第１ゲート電極より下に配置され、前記コンタクトプラグは前記第２ゲート電極の各々のパッドでない部分を貫通する、請求項１に記載の垂直型メモリ装置。
- 前記コンタクトプラグと前記第２ゲート電極の各々との間に形成されて前記コンタクトプラグの側壁を囲む第１絶縁パターンをさらに含む、請求項１に記載の垂直型メモリ装置。
- 前記基板上に形成されて前記複数のゲート電極を貫通し、前記第２方向に延在される共通ソースライン（ＣＳＬ）をさらに含む、請求項１に記載の垂直型メモリ装置。
- 前記コンタクトプラグ及び前記ＣＳＬは実質的に互いに同一な物質を含む、請求項４に記載の垂直型メモリ装置。
- 前記ゲート電極は前記コンタクトプラグ及び前記ＣＳＬと実質的に互いに同一な物質を含む、請求項５に記載の垂直型メモリ装置。
- 前記ＣＳＬと前記複数のゲート電極の各々との間に形成されて前記ＣＳＬの側壁を囲む第２絶縁パターンをさらに含む、請求項４に記載の垂直型メモリ装置。
- 前記基板上に形成された回路パターンと、
前記基板上に形成されて前記回路パターンをカバーする層間絶縁膜と、
前記層間絶縁膜上に形成されたベースパターンをさらに含み、
前記ゲート電極及び前記チャンネルは前記ベースパターン上に形成され、前記コンタクトプラグは前記層間絶縁膜を少なくとも部分的に貫通して前記回路パターンに電気的に連結される、請求項４に記載の垂直型メモリ装置。 - 前記ベースパターンはシリコンを含む、請求項８に記載の垂直型メモリ装置。
- 前記基板は、
前記第２方向への中央に形成されたセルアレイ領域と、
前記第２方向に両端に形成されたパッド領域を含み、
前記チャンネル及び前記ＣＳＬは前記基板のセルアレイ領域上に形成され、前記ゲート電極のパッド及び前記コンタクトプラグは前記基板のパッド領域上に形成される、請求項８に記載の垂直型メモリ装置。 - 前記ベースパターンは、前記基板のセルアレイ領域上のみに形成される、請求項１０に記載の垂直型メモリ装置。
- セルアレイ領域及びパッド領域を含む基板上に形成された回路パターンと、
前記回路パターンをカバーする層間絶縁膜と、
前記基板のセルアレイ領域上で前記層間絶縁膜上に形成されたベースパターンと、
前記ベースパターン及び前記層間絶縁膜上に前記基板の上面に垂直な第１方向に互いに離隔するように複数の層に各々配置された複数のゲート電極と、
前記基板のセルアレイ領域上で前記複数のゲート電極を貫通するチャンネルと、
前記基板のパッド領域上で前記複数のゲート電極及び前記層間絶縁膜を貫通して前記回路パターンに電気的に連結されたコンタクトプラグと、
を含み、
前記コンタクトプラグは前記複数のゲート電極のうちの１のみに電気的に連結される、
垂直型メモリ装置。 - 前記複数のゲート電極の各々は前記基板のパッド領域上に形成されたパッドを含み、
前記複数のゲート電極のうちの少なくとも一部は前記パッドの厚さが他の部分の厚さより厚い、請求項１２に記載の垂直型メモリ装置。 - 前記複数のゲート電極のうちの少なくとも一部の前記パッドは、他の部分より上面の高さが高い、請求項１３に記載の垂直型メモリ装置。
- 前記コンタクトプラグは、前記パッドを通じて前記複数のゲート電極のうちの１つに電気的に連結される、請求項１３に記載の垂直型メモリ装置。
- 前記コンタクトプラグは、
前記第１方向に延在される第１延在部と、
前記第１延在部に連結されて、前記第１延在部の一部の側壁を囲み、前記基板の上面に平行な第２方向に延在される第２延在部を含む、請求項１２に記載の垂直型メモリ装置。 - 前記コンタクトプラグは、電気的に連結されたゲート電極より下層に配置されたゲート電極とは、これらの間に形成された絶縁パターンにより電気的に絶縁される、請求項１２に記載の垂直型メモリ装置。
- 基板の上面に垂直な第１方向に沿って前記基板上に積層され、各々の第１部分が残りの部分に比べて大きい厚さを有する複数のゲート電極と、
前記複数のゲート電極を貫通して前記第１方向に各々延在された複数のチャンネルと、
各々が前記複数のゲート電極のうちの複数個の一部を貫通して前記第１方向に延在され、かつ各々が前記貫通するゲート電極のうちの１つの前記第１部分を貫通してこれに電気的に連結され、前記貫通するゲート電極のうちの残りのものとは電気的に絶縁された、複数のコンタクトプラグと、
を含む垂直型メモリ装置。 - 前記複数のゲート電極の各々の前記第１部分は該ゲート電極の縁部に形成され、前記第１部分の上面は残り部分の上面より高い、請求項１８に記載の垂直型メモリ装置。
- 前記複数のコンタクトプラグの各々が電気的に連結される前記複数のゲート電極のうちの１つは前記貫通するゲート電極のうちの最上層に配置される、請求項１９に記載の垂直型メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180046048A KR102624625B1 (ko) | 2018-04-20 | 2018-04-20 | 수직형 메모리 장치 및 그 제조 방법 |
| KR10-2018-0046048 | 2018-04-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2019192905A true JP2019192905A (ja) | 2019-10-31 |
| JP7478512B2 JP7478512B2 (ja) | 2024-05-07 |
Family
ID=64661079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019036065A Active JP7478512B2 (ja) | 2018-04-20 | 2019-02-28 | 垂直型メモリ装置及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (3) | US10748923B2 (ja) |
| EP (1) | EP3557622B1 (ja) |
| JP (1) | JP7478512B2 (ja) |
| KR (1) | KR102624625B1 (ja) |
| CN (1) | CN110391248A (ja) |
| SG (1) | SG10201900586VA (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102661853B1 (ko) * | 2018-12-14 | 2024-04-30 | 삼성전자주식회사 | 3차원 반도체 메모리 소자 |
| KR102649568B1 (ko) * | 2019-05-03 | 2024-03-21 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법과, 상기 반도체 장치를 포함하는 메모리 장치 및 시스템 |
| KR20210039183A (ko) * | 2019-10-01 | 2021-04-09 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이의 제조 방법 |
| KR20210047717A (ko) * | 2019-10-22 | 2021-04-30 | 삼성전자주식회사 | 수직형 메모리 장치 |
| KR102650433B1 (ko) * | 2019-12-06 | 2024-03-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
| JP2021150463A (ja) | 2020-03-18 | 2021-09-27 | キオクシア株式会社 | 半導体装置 |
| CN111370416B (zh) * | 2020-03-23 | 2022-09-23 | 长江存储科技有限责任公司 | 三维存储器及三维存储器制作方法 |
| KR20210150175A (ko) * | 2020-06-03 | 2021-12-10 | 삼성전자주식회사 | 수직형 메모리 장치 |
| KR20210152471A (ko) | 2020-06-05 | 2021-12-15 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 3차원 메모리 디바이스의 계단 구조와 그 형성 방법 |
| WO2021243703A1 (en) | 2020-06-05 | 2021-12-09 | Yangtze Memory Technologies Co., Ltd. | Staircase structure in three-dimensional memory device and method for forming the same |
| CN113097215B (zh) * | 2020-06-11 | 2021-12-07 | 长江存储科技有限责任公司 | 三维存储器结构及其制备方法 |
| KR20230064158A (ko) * | 2021-11-03 | 2023-05-10 | 삼성전자주식회사 | 반도체 장치 |
| KR20230137641A (ko) * | 2022-03-22 | 2023-10-05 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템 |
| KR20230168444A (ko) * | 2022-06-07 | 2023-12-14 | 삼성전자주식회사 | 반도체 장치 및 이를 포함하는 데이터 저장 시스템 |
| KR20230171802A (ko) * | 2022-06-14 | 2023-12-21 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 포함하는 전자 시스템 |
Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010093269A (ja) * | 2008-10-09 | 2010-04-22 | Samsung Electronics Co Ltd | 垂直型半導体装置及びその形成方法 |
| JP2013131580A (ja) * | 2011-12-20 | 2013-07-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2015526910A (ja) * | 2012-08-30 | 2015-09-10 | マイクロン テクノロジー， インク． | コントロールゲートに挿通する接続部を有するメモリアレイ |
| US20150287710A1 (en) * | 2014-04-08 | 2015-10-08 | Tae-Hwan YUN | Semiconductor devices having conductive pads and methods of fabricating the same |
| US20150372000A1 (en) * | 2014-06-24 | 2015-12-24 | Jung Geun Jee | Memory device |
| US20160064281A1 (en) * | 2014-08-26 | 2016-03-03 | Sandisk Technologies Inc. | Multiheight contact via structures for a multilevel interconnect structure |
| US20160172296A1 (en) * | 2014-12-10 | 2016-06-16 | Tae-Wan Lim | Semiconductor device and method for manufacturing the same |
| US20160268264A1 (en) * | 2015-03-10 | 2016-09-15 | Sung-Min Hwang | Vertical memory devices |
| US20160307632A1 (en) * | 2015-04-16 | 2016-10-20 | Samsung Electronics Co., Ltd. | Semiconductor device including cell region stacked on peripheral region and method of fabricating the same |
| US20170256588A1 (en) * | 2016-03-01 | 2017-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US20170287926A1 (en) * | 2016-04-01 | 2017-10-05 | Sandisk Technologies Llc | Multilevel memory stack structure employing stacks of a support pedestal structure and a support pillar structure |
| US20170323900A1 (en) * | 2016-05-09 | 2017-11-09 | Kohji Kanamori | Vertical memory devices |
| US9853038B1 (en) * | 2017-01-20 | 2017-12-26 | Sandisk Technologies Llc | Three-dimensional memory device having integrated support and contact structures and method of making thereof |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009016400A (ja) * | 2007-06-29 | 2009-01-22 | Toshiba Corp | 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法 |
| TWI447851B (zh) * | 2011-01-19 | 2014-08-01 | Macronix Int Co Ltd | 多層連線結構及製造方法 |
| US8765598B2 (en) * | 2011-06-02 | 2014-07-01 | Micron Technology, Inc. | Conductive structures, systems and devices including conductive structures and related methods |
| KR101933116B1 (ko) | 2012-09-13 | 2018-12-27 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| JP2015056452A (ja) | 2013-09-10 | 2015-03-23 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| KR20150089138A (ko) * | 2014-01-27 | 2015-08-05 | 삼성전자주식회사 | 수직형 불휘발성 메모리 장치 및 그 제조 방법 |
| KR20150104817A (ko) | 2014-03-06 | 2015-09-16 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| KR20150134934A (ko) * | 2014-05-23 | 2015-12-02 | 에스케이하이닉스 주식회사 | 3차원 불휘발성 메모리 장치와, 이를 포함하는 반도체 시스템과, 그 제조방법 |
| KR20160013756A (ko) | 2014-07-28 | 2016-02-05 | 에스케이하이닉스 주식회사 | 연결구조물, 반도체 장치 및 그 제조 방법 |
| US9478561B2 (en) * | 2015-01-30 | 2016-10-25 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of fabricating the same |
| KR102392685B1 (ko) | 2015-07-06 | 2022-04-29 | 삼성전자주식회사 | 배선 구조체를 갖는 반도체 소자 |
| KR102422087B1 (ko) | 2015-09-23 | 2022-07-18 | 삼성전자주식회사 | 수직형 메모리 장치 및 이의 제조 방법 |
| KR102581038B1 (ko) | 2016-03-15 | 2023-09-22 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| KR102613511B1 (ko) * | 2016-06-09 | 2023-12-13 | 삼성전자주식회사 | 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법 |
| KR102634947B1 (ko) * | 2016-08-18 | 2024-02-07 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| US9876031B1 (en) | 2016-11-30 | 2018-01-23 | Sandisk Technologies Llc | Three-dimensional memory device having passive devices at a buried source line level and method of making thereof |
| KR102399462B1 (ko) * | 2017-07-25 | 2022-05-18 | 삼성전자주식회사 | 수직형 메모리 장치 |
| KR20210047717A (ko) * | 2019-10-22 | 2021-04-30 | 삼성전자주식회사 | 수직형 메모리 장치 |
-
2018
- 2018-04-20 KR KR1020180046048A patent/KR102624625B1/ko active IP Right Grant
- 2018-12-04 US US16/209,323 patent/US10748923B2/en active Active
- 2018-12-06 EP EP18210705.2A patent/EP3557622B1/en active Active
-
2019
- 2019-01-23 SG SG10201900586V patent/SG10201900586VA/en unknown
- 2019-01-29 CN CN201910085568.0A patent/CN110391248A/zh active Pending
- 2019-02-28 JP JP2019036065A patent/JP7478512B2/ja active Active
-
2020
- 2020-08-12 US US16/991,640 patent/US11696442B2/en active Active
-
2023
- 2023-05-22 US US18/321,080 patent/US20230292515A1/en active Pending
Patent Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010093269A (ja) * | 2008-10-09 | 2010-04-22 | Samsung Electronics Co Ltd | 垂直型半導体装置及びその形成方法 |
| JP2013131580A (ja) * | 2011-12-20 | 2013-07-04 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2015526910A (ja) * | 2012-08-30 | 2015-09-10 | マイクロン テクノロジー， インク． | コントロールゲートに挿通する接続部を有するメモリアレイ |
| US20150287710A1 (en) * | 2014-04-08 | 2015-10-08 | Tae-Hwan YUN | Semiconductor devices having conductive pads and methods of fabricating the same |
| US20150372000A1 (en) * | 2014-06-24 | 2015-12-24 | Jung Geun Jee | Memory device |
| US20160064281A1 (en) * | 2014-08-26 | 2016-03-03 | Sandisk Technologies Inc. | Multiheight contact via structures for a multilevel interconnect structure |
| US20160172296A1 (en) * | 2014-12-10 | 2016-06-16 | Tae-Wan Lim | Semiconductor device and method for manufacturing the same |
| US20160268264A1 (en) * | 2015-03-10 | 2016-09-15 | Sung-Min Hwang | Vertical memory devices |
| US20160307632A1 (en) * | 2015-04-16 | 2016-10-20 | Samsung Electronics Co., Ltd. | Semiconductor device including cell region stacked on peripheral region and method of fabricating the same |
| US20170256588A1 (en) * | 2016-03-01 | 2017-09-07 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US20170287926A1 (en) * | 2016-04-01 | 2017-10-05 | Sandisk Technologies Llc | Multilevel memory stack structure employing stacks of a support pedestal structure and a support pillar structure |
| US20170323900A1 (en) * | 2016-05-09 | 2017-11-09 | Kohji Kanamori | Vertical memory devices |
| US9853038B1 (en) * | 2017-01-20 | 2017-12-26 | Sandisk Technologies Llc | Three-dimensional memory device having integrated support and contact structures and method of making thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20190122372A (ko) | 2019-10-30 |
| SG10201900586VA (en) | 2019-11-28 |
| JP7478512B2 (ja) | 2024-05-07 |
| EP3557622B1 (en) | 2020-05-13 |
| US10748923B2 (en) | 2020-08-18 |
| US20230292515A1 (en) | 2023-09-14 |
| US11696442B2 (en) | 2023-07-04 |
| US20200411546A1 (en) | 2020-12-31 |
| EP3557622A3 (en) | 2019-11-20 |
| US20190326316A1 (en) | 2019-10-24 |
| CN110391248A (zh) | 2019-10-29 |
| KR102624625B1 (ko) | 2024-01-12 |
| EP3557622A2 (en) | 2019-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7478512B2 (ja) | 垂直型メモリ装置及びその製造方法 | |
| CN107359165B (zh) | 垂直存储器件 | |
| US10854622B2 (en) | Vertical memory devices and methods of manufacturing the same | |
| US11424259B2 (en) | Three-dimensional semiconductor memory devices and methods of fabricating the same | |
| US10269620B2 (en) | Multi-tier memory device with through-stack peripheral contact via structures and method of making thereof | |
| US10068917B2 (en) | Vertical memory devices and methods of manufacturing the same | |
| KR102433893B1 (ko) | 수직형 메모리 장치 | |
| KR101986245B1 (ko) | 수직형 반도체 소자의 제조 방법 | |
| US10943922B2 (en) | Vertical memory devices | |
| KR20180073161A (ko) | 수직형 메모리 장치 | |
| US20240015968A1 (en) | Vertical memory devices | |
| KR102653939B1 (ko) | 수직형 메모리 장치의 제조 방법 | |
| US11063060B2 (en) | Methods of manufacturing a vertical memory device | |
| KR102624519B1 (ko) | 수직형 메모리 | |
| US11610908B2 (en) | Vertical memory devices | |
| KR20210002139A (ko) | 수직형 메모리 장치 | |
| US20190378850A1 (en) | Vertical memory devices | |
| KR20200041460A (ko) | 수직형 메모리 장치 | |
| CN113823634A (zh) | 垂直存储器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220111 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230404 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230619 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20231003 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20231228 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20240326 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20240422 |