KR102433893B1 - 수직형 메모리 장치 - Google Patents

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Abstract

수직형 메모리 장치는 셀 영역 및 주변 회로 영역을 포함하는 기판, 상기 기판 상면에 수직한 제1 방향을 따라 상기 기판의 셀 영역 상에 서로 이격되도록 적층된 제1 게이트 전극들, 상기 기판의 셀 영역 상에 상기 제1 방향을 따라 연장되어 상기 제1 게이트 전극들 중 적어도 일부를 관통하는 채널, 상기 제1 게이트 전극들보다 높은 제1 층들에 각각 배치되며, 상기 기판의 셀 영역 상에 형성된 제1 배선들, 및 상기 제1 층들, 및 상기 제1 게이트 전극들보다 높고 상기 제1 층들과는 다른 높이의 제2 층에 각각 배치되며, 상기 기판의 주변 회로 영역 상에 형성된 제2 배선들을 포함할 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다. 보다 상세하게, 본 발명은 상부 배선들을 갖는 수직형 메모리 장치에 관한 것이다.
VNAND 플래시 메모리 장치에서 단일 블록 내의 워드 라인들은 서로 전기적으로 연결되어야 하며, 이를 위해 각 워드 라인들 상에 형성되는 콘택 플러그 상에 연결 배선이 형성된다. 이에 따라 셀 영역에서 몰드 상부의 배선들이 복잡하게 배치될 수밖에 없다.
본 발명의 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치는 셀 영역 및 주변 회로 영역을 포함하는 기판, 상기 기판 상면에 수직한 제1 방향을 따라 상기 기판의 셀 영역 상에 서로 이격되도록 적층된 제1 게이트 전극들, 상기 기판의 셀 영역 상에 상기 제1 방향을 따라 연장되어 상기 제1 게이트 전극들 중 적어도 일부를 관통하는 채널, 상기 제1 게이트 전극들보다 높은 제1 층들에 각각 배치되며, 상기 기판의 셀 영역 상에 형성된 제1 배선들, 및 상기 제1 층들, 및 상기 제1 게이트 전극들보다 높고 상기 제1 층들과는 다른 높이의 제2 층에 각각 배치되며, 상기 기판의 주변 회로 영역 상에 형성된 제2 배선들을 포함할 수 있다.
본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 셀 영역 및 주변 회로 영역을 포함하는 기판, 상기 기판 상면에 수직한 제1 방향을 따라 상기 기판의 셀 영역 상에 서로 이격되도록 적층된 게이트 전극들, 상기 기판의 셀 영역 상에 상기 제1 방향을 따라 연장되어 상기 게이트 전극들 중 적어도 일부를 관통하는 채널, 상기 게이트 전극들 상면에 각각 접촉하며 상기 제1 방향으로 연장된 제1 콘택 플러그들, 상기 기판의 주변 회로 영역 상에 상기 제1 방향으로 각각 연장되어 상면의 높이가 상기 제1 콘택 플러그들의 상면과 동일한 제2 콘택 플러그들, 상기 제1 콘택 플러그들 상면에 각각 접촉하며 상기 제1 방향으로 연장된 제1 비아들, 및 상기 기판의 주변 회로 영역 상에서 상기 제2 콘택 플러그들 중 적어도 2개 이상의 상면에 공통적으로 접촉하는 제1 배선을 포함할 수 있다.
본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 셀 영역 및 주변 회로 영역을 포함하는 기판, 상기 기판 상면에 수직한 제1 방향을 따라 상기 기판의 셀 영역 상에 서로 이격되도록 적층된 게이트 전극들, 상기 기판의 셀 영역 상에 상기 제1 방향을 따라 연장되어 상기 게이트 전극들 중 적어도 일부를 관통하는 채널, 상기 게이트 전극들 상면에 각각 접촉하며 상기 제1 방향으로 연장된 제1 콘택 플러그들, 상기 기판의 주변 회로 영역 상에 상기 제1 방향으로 연장되어 상면의 높이가 상기 제1 콘택 플러그들의 상면과 동일한 제2 콘택 플러그, 상기 제1 콘택 플러그들 상면에 각각 접촉하며 상기 제1 방향으로 연장된 제1 비아들, 상기 기판의 주변 회로 영역 상에서 상기 기판의 상면에 평행한 제2 방향으로 연장되는 제1 부분, 및 상기 기판의 상면에 평행하고 상기 제2 방향에 수직한 제3 방향으로 연장되는 제2 부분을 포함하는 제1 배선, 상기 제1 배선의 상면에 접촉하여 상기 제1 방향으로 연장되는 제2 비아, 상기 제2 비아의 상부에 접촉하여, 상기 기판의 주변 회로 영역 상에서 상기 제2 및 제3 방향들 중에서 적어도 한 방향으로 연장되는 제2 배선, 및 상기 제1 비아들의 상부에 접촉하여, 상기 기판의 셀 영역 상에서 상기 제2 및 제3 방향들 중에서 적어도 한 방향으로 연장되는 제3 배선을 포함할 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치에서 동일한 워드 라인 블록 내의 워드 라인들을 서로 전기적으로 연결하기 위한 상부 배선을 별도로 형성할 필요가 없으며, 이에 따라 셀 영역 상에서 상부 배선 형성을 위한 보다 많은 공간을 확보할 수 있다.
도 1 내지 도 11은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들, 단면도들 및 사시도들이다.
도 12 내지 도 54는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도들, 단면도들 및 사시도들이다.
도 55 및 도 56은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다.
도 1 내지 도 11은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들, 단면도들 및 사시도들이다. 구체적으로, 도 1 및 도 2는 평면도들이고, 도 3 내지 도 9는 단면도들이며, 도 10 및 도 11은 사시도들이다.
상기 평면도들 및 단면도들은 모두 도 1의 X 영역에 대한 도면들이고, 상기 사시도들은 도 1의 Y 영역 혹은 Z 영역에 대한 도면들이다. 상기 사시도들은 도면의 복잡성을 피하기 위해서, 일부 구성 요소들은 도시되어 있지 않으며, 동일한 구성 요소라도 부분적으로 다르게 표현되어 있다(예를 들어, 제6 및 제7 비아들(542, 544) 중 일부는 원기둥이 아닌 선으로만 도시됨).
도 3 내지 도 9는 도 2의 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선, F-F'선, 및 G-G'선을 따라 각각 절단한 단면도들이다.
이하에서는, 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1을 참조하면, 기판(100)은 제1 및 제2 영역들(I, II)을 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 및 제2 영역들(I, II)은 각각 셀 영역 및 주변 회로 영역일 수 있다. 즉, 기판(100)의 제1 영역(I) 상에는 메모리 셀들이 형성될 수 있고, 기판(100)의 제2 영역(II)상에는 상기 메모리 셀들을 구동시키기 위한 주변 회로들이 형성될 수 있다.
이하에서는 설명의 편의 상, 기판(100)의 제1 및 제2 영역들(I, II)의 일부를 포함하는 X 영역에 대해서 기술하되, 필요에 따라 기판(100)의 제1 영역(I) 내에서 상기 X 영역보다 큰 면적을 갖는 Y 영역 혹은 Z 영역에 대해서도 설명하기로 한다.
도 2 내지 도 11을 참조하면, 상기 수직형 메모리 장치는 기판(100)의 제1 영역(I) 상에 형성된 제1 내지 제4 게이트 전극들(392, 394, 396, 398), 채널(270), 제2 내지 제4 배선들(512, 514, 518), 제6 내지 제9 배선들(552, 554, 602, 604), 및 제11 배선(620)과, 기판(100)의 제2 영역(II) 상에 형성된 게이트 구조물(140), 및 제1, 제5 및 제10 배선들(480, 530, 610)을 포함할 수 있다.
또한, 상기 수직형 메모리 장치는 기판(100)의 제1 영역(I) 상에 형성된 도전성 연결부(400), 제1 내지 제4 콘택 플러그들(452, 454, 456, 458), 제1 내지 제4 비아들(vias)(502, 504, 506, 508), 제6 및 제7 비아들(542, 544), 제6 및 제7 콘택 플러그들(572, 574), 및 제9 및 제10 콘택 플러그들(592, 594)과, 기판(100)의 제2 영역(II) 상에 형성된 제5 및 제8 콘택 플러그들(460, 580), 및 제5 비아(520)를 더 포함할 수 있다.
나아가, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 절연 패턴(165), 제1 및 제2 분리막들(180, 300), 반도체 패턴(220), 전하 저장 구조물(260), 충전 패턴(280), 캐핑 패턴(290), 제2 블로킹 막(340), 공통 소스 라인(CSL)(430), 제2 스페이서(420), 및 제1 내지 제9 층간 절연막들(150, 190, 200, 310, 440, 470, 490, 560, 600)을 더 포함할 수 있으며, 기판(100)의 제1 및 제2 영역들(I, II)에는 각각 제1 및 제2 불순물 영역들(105, 410)이 형성될 수 있다.
제1 내지 제4 게이트 전극들(392, 394, 396, 398)은 기판(100)의 제1 영역(I) 상에서 상기 제1 방향을 따라 서로 이격되도록 복수 개의 층들에 형성될 수 있다.
이때, 상기 제1 방향을 따라 적층된 제1 내지 제4 게이트 전극들(392, 394, 396, 398) 사이에는 절연 패턴(165)이 개재될 수 있다. 절연 패턴(165)은 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다.
각 층에 형성된 게이트 전극들(392, 394, 396, 398)은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 이때, 상기 제3 방향을 따라 복수 개로 형성된 각 게이트 전극들(392, 394, 396, 398)은 상기 제2 방향으로 연장되는 CSL(430) 및 이의 상기 제3 방향으로의 양 측벽에 형성된 제2 스페이서(420)에 의해 서로 분리될 수 있다.
CSL(430)은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있으며, 제2 스페이서(420)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 한편, CSL(430)에 접하는 기판(100) 상부에는 제2 불순물 영역(410)이 형성될 수 있다. 제2 불순물 영역(410)은 예를 들어, 인, 비소와 같은 n형 불순물을 포함할 수 있다.
각 층의 게이트 전극들(392, 394, 396, 398) 및 그 상부의 절연 패턴(165)은 하나의 계단을 구성할 수 있으며, 상기 제1 방향을 따라 상기 계단들이 복수 개로 적층되어 하나의 계단 구조물을 형성할 수 있다. 상기 계단 구조물은 하층으로부터 상층으로 갈수록 상기 제2 방향으로의 연장 길이가 점차 줄어드는 계단들을 포함할 수 있으며, 이에 따라 상기 각 계단들에 포함된 게이트 전극들(392, 394, 396, 398) 및 절연 패턴들(165) 역시 하층으로부터 상층으로 갈수록 상기 제2 방향의 길이가 점차 줄어들 수 있다. 각 계단들에서 상층에 형성된 계단들에 의해 커버되거나 오버랩되지 않고 노출되는 부분은 패드 영역이라 칭하며, 또한 상기 계단을 구성하는 각 게이트 전극들(392, 394, 396, 398)의 상기 패드 영역에 대응하는 부분, 즉 상기 제2 방향으로의 각 말단 부분은 패드로 칭하기로 한다.
예시적인 실시예들에 있어서, 제1 게이트 전극(392)은 최하층에 형성될 수 있고, 제4 게이트 전극(398)은 최상층 및 이보다 한 층 아래층에 형성될 수 있으며, 각 제2 및 제3 게이트 전극들(394, 396)은 제1 및 제4 게이트 전극들(392, 398) 사이의 복수의 층들에 형성될 수 있다. 이때, 제2 게이트 전극(394)은 제3 게이트 전극(396)보다 아래 층에 형성될 수 있다. 다만, 본 발명이 개념은 반드시 이에 한정되지는 않으며, 제1 및 제4 게이트 전극들(392, 398)이 형성되는 층수는 변동될 수도 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(392)은 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 각 제2 및 제3 게이트 전극들(394, 396)은 워드 라인 역할을 수행할 수 있으며, 제4 게이트 전극(398)은 스트링 선택 라인(SSL) 역할을 수행할 수 있다.
전술한 바와 같이, 동일한 층에 형성되는 각 제1 내지 제4 게이트 전극들(392, 394, 396, 398)은 상기 제2 방향으로 연장되는 CSL(430) 및 제2 스페이서(420)에 의해서 상기 제3 방향을 따라 서로 분리될 수 있다. 다만, 제3 개구(320)를 채우는 CSL(430) 및 제2 스페이서(420)와는 달리, 제4 개구(325)를 채우는 CSL(430) 및 제2 스페이서(420)는 상기 계단 구조물의 양단까지 연속적으로 연장되지는 않으며 부분적으로 끊어진 영역이 존재한다.
이에 따라, 제4 개구(325)의 양측에서 상기 제3 방향으로 서로 이웃하는 2개의 제2 게이트 전극들(394) 혹은 2개의 제3 게이트 전극들(396)은 서로 분리되지 않고 도전성 연결부(400)에 의해 서로 연결될 수 있다. 이때, 도전성 연결부(400)는 각 제2 및 제3 게이트 전극들(394, 396)과 실질적으로 동일한 물질을 포함할 수 있다.
즉, 상기 제3 방향을 따라 서로 이웃하는 2개의 워드 라인들은 도전성 연결부(400)에 의해 서로 전기적으로 연결되어 하나의 워드 라인 블록을 형성할 수 있으며, 상기 워드 라인 블록은 상기 제3 방향으로 따라 제3 개구(320)를 채우는 CSL(430) 및 제2 스페이서(420)에 의해 서로 이격되도록 복수 개로 형성될 수 있다. 다만 전술한 바와 같이, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 예를 들어 상기 제3 방향을 따라 서로 이웃하는 4개의 워드 라인들이 도전성 연결부(400)에 의해 서로 전기적으로 연결되어 하나의 워드 라인 블록을 형성할 수도 있다.
한편, 제4 개구(325)의 양측에서 상기 제3 방향으로 서로 이웃하는 제4 게이트 전극들(398)은 제4 개구(325) 내에 형성된 CSL(430) 및 제2 스페이서(420)에 의해서도 서로 분리될 수 있다. 또한, 제3 및 제4 개구들(320, 325) 사이에 형성된 제4 게이트 전극(398)은 제2 분리막(300)에 의해서 서로 분리될 수 있다.
제2 분리막(300)은 상기 제2 방향으로 연장될 수 있으며, 제3 층간 절연막(200), 제2 층간 절연막(190), 제1 게이트 전극들(392), 및 제1 게이트 전극들(392) 사이에 개재된 절연 패턴(165)을 관통할 수 있다. 제2 분리막(300)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
또한, 제4 개구(325)의 양측에서 상기 제3 방향으로 서로 이웃하는 제1 게이트 전극들(392)은 제4 개구(325) 내에 형성된 CSL(430) 및 제2 스페이서(420)와 함께, 도전성 연결부(400)와 상기 제1 방향으로 오버랩되는 위치에 형성된 제1 분리막(180)에 의해서 서로 분리될 수 있다.
제1 분리막(180)은 제1 게이트 전극(392)과 동일한 층에 형성될 수 있으며, 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다.
결국, 상기 제3 방향으로 서로 이웃하는 2개의 각 제3 개구들(320) 내에 형성된 CSL(430) 및 제2 스페이서(420) 사이에는 도전성 연결부(400)에 의해 서로 전기적으로 연결된 2개의 워드 라인들을 포함하는 하나의 워드 라인 블록이 형성될 수 있으며, 제4 개구(325) 내에 형성된 CSL(430) 및 제2 스페이서(420)와, 제1 분리막(180)에 의해서 서로 분리된 2개의 GSL들이 형성될 수 있고, 제4 개구(325) 내에 형성된 CSL(430) 및 제2 스페이서(420)와, 이들 양측에 형성된 2개의 제2 분리막들(300)에 의해서 서로 분리된 4개의 SSL들이 형성될 수 있다.
각 게이트 전극들은 게이트 도전 패턴 및 이의 상하면 및 측벽 일부를 커버하는 게이트 배리어 패턴을 포함할 수 있다. 즉, 제1 게이트 전극(392)은 제1 게이트 도전 패턴(382) 및 제1 게이트 배리어 패턴(372)을 포함할 수 있고, 제2 게이트 전극(394)은 제2 게이트 도전 패턴(384) 및 제2 게이트 배리어 패턴(374)을 포함할 수 있으며, 제3 게이트 전극(396)은 제3 게이트 도전 패턴(386) 및 제3 게이트 배리어 패턴(376)을 포함할 수 있고, 제4 게이트 전극(398)은 제4 게이트 도전 패턴(388) 및 제4 게이트 배리어 패턴(378)을 포함할 수 있다.
각 제1 내지 제4 게이트 도전 패턴들(382, 384, 386, 388)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 전기 저항이 낮은 금속을 포함할 수 있다. 각 제1 내지 제4 게이트 배리어 패턴들(372, 374, 376, 378)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
한편, 각 제1 내지 제4 게이트 전극들(392, 394, 396, 398)의 상면 및 저면과, 일부 측벽은 제2 블로킹 막(340)에 의해 감싸질 수 있다. 제2 블로킹 막(340)은 절연 패턴(165)의 측벽, 제2 내지 제4 층간 절연막들(190, 200, 310)의 측벽, 및 제2 불순물 영역(410)의 상면을 커버할 수도 있다. 제2 블로킹 막(340)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등의 금속 산화물을 포함할 수 있다.
전하 저장 구조물(260), 채널(270) 및 충전 패턴(280)은 제1 구조물을 형성할 수 있으며, 반도체 패턴(220), 상기 제1 구조물, 및 캐핑 패턴(290)은 제2 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 구조물은 필라(pillar) 형상 혹은 바(bar) 형상을 가질 수 있다. 충전 패턴(280) 역시 필라 형상 혹은 바 형상을 가질 수 있으며, 채널(270)은 충전 패턴(280)의 측벽 및 저면을 커버하는 컵 형상을 가질 수 있다. 또한, 전하 저장 구조물(260)은 채널(270)의 외측벽을 커버할 수 있으며, 저면 가운데가 뚫린 컵 형상을 가질 수 있다. 이때, 전하 저장 구조물(260)은 채널(270)의 외측벽으로부터 수평 방향으로 순차적으로 적층된 터널 절연 패턴(250), 전하 저장 패턴(240) 및 제1 블로킹 패턴(230)을 포함할 수 있다.
충전 패턴(280)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 채널(270)은 불순물이 도핑되거나 또는 도핑되지 않은 결정질 실리콘을 포함할 수 있다. 터널 절연 패턴(250) 및 제1 블로킹 패턴(230)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 전하 저장 패턴(240)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 제1 구조물은 제2 내지 제4 게이트 전극들(394, 396, 398), 및 이들 사이의 절연 패턴(165)을 관통할 수 있으며, 상기 제2 및 제3 방향을 따라 각각 복수 개로 형성되어 제1 구조물 어레이(array)를 형성할 수 있다. 이하에서는 상기 제1 구조물 어레이를 채널 어레이로 지칭하기로 한다.
예시적인 실시예들에 있어서, 상기 채널 어레이는 상기 제2 방향을 따라 복수 개로 형성된 제1 채널들을 포함하는 제1 채널 열(270a)과, 상기 제2 방향을 따라 복수 개로 형성된 제2 채널들을 포함하면서 상기 제3 방향으로 제1 채널 열과 일정한 간격으로 이격된 제2 채널 열(270b)을 포함할 수 있다. 상기 제1 채널들은 상기 제2 채널들로부터 상기 제2 방향과 예각을 이루는 방향에 각각 위치할 수 있으며, 상기 제1 및 제2 채널들은 전체적으로 상기 제2 방향을 기준으로 지그재그 형상으로 배열될 수 있다.
상기 제1 및 제2 채널 열들(270a, 270b)은 상기 제3 방향을 따라 교대로 반복적으로 배열될 수 있다. 예시적인 실시예들에 있어서, 상기 제3 방향을 따라 5개의 제1 채널 열들(270a) 및 4개의 제2 채널 열들(270b)이 교대로 배치될 수 있으며, 이들은 하나의 채널 그룹을 형성할 수 있다.
이하에서는, 상기 채널 그룹 내에 배열된 4개의 채널 열들을 상기 제3 방향을 따라 순서대로 제1, 제2, 제3 및 제4 채널 열들(270a, 270b, 270c, 270d)로 지칭하고, 가운데에 배치된 채널 열은 제5 채널 열(270e)로 지칭하며, 나머지 4개의 채널 열들을 다시 제1, 제2, 제3 및 제4 채널 열들(270a, 270b, 270c, 270d)로 지칭하기로 한다.
상기 제3 방향을 따라 순서대로 배치된 제1, 제2, 제3 및 제4 채널 열들(270a, 270b, 270c, 270d)은 하나의 채널 블록(block)을 정의할 수 있다. 즉, 도 2에는 상기 제3 방향을 따라 서로 이격된 2개의 채널 그룹들을 포함하는 채널 어레이가 도시되어 있으며, 상기 각 채널 그룹들은 상기 제3 방향을 따라 배치된 2개의 채널 블록들을 포함하며, 이들 사이에는 제5 채널 열(270e)이 형성되어 있다. 다만, 상기 각 채널 그룹들이 포함하는 상기 채널 열들의 개수 혹은 상기 각 채널 블록들이 포함하는 상기 채널 열들의 개수는 전술한 것에 한정되지 않을 수 있다. 한편, 제5 채널 열(270e)에 포함된 채널들(270)은 더미(dummy) 채널들로서, 제2 분리막(300)이 상기 더미 채널들 상부를 관통하여 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 구조물은 필라 형상 혹은 바 형상을 가질 수 있다. 이때, 반도체 패턴(220)은 기판(100) 상면과 상기 제1 구조물 저면에 접촉하도록 이들 사이에 형성될 수 있으며, 그 상면이 절연 패턴들(165) 중에서 기판(100) 상면으로부터 상기 제1 방향으로 2번째 층에 형성된 절연 패턴(165)의 상면과 저면 사이에 위치하도록 형성될 수 있다. 반도체 패턴(220)은 채널(270)과 유사하게 채널 역할을 수행할 수 있으며, 이에 따라 하부 채널로 지칭될 수도 있다. 반도체 패턴(220)은 단결정 실리콘 혹은 단결정 게르마늄을 포함할 수 있다.
한편, 캐핑 패턴(290)은 상기 제1 구조물 상면 접촉할 수 있으며, 불순물이 도핑되거나 또는 도핑되지 않은 결정질 실리콘을 포함할 수 있다.
제1 내지 제9 층간 절연막들(150, 190, 200, 310, 440, 470, 490, 560, 600)은 기판(100) 상에 순차적으로 적층된다. 이들은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 서로 병합될 수도 있다.
제1 층간 절연막(150)은 기판(100)의 제2 영역(II) 상에 형성되어, 게이트 구조물(140) 및 제1 불순물 영역(105)을 커버할 수 있다.
기판(100)의 제2 영역(II)은 소자 분리 패턴(110)이 형성된 필드 영역과 그렇지 않은 액티브 영역을 포함할 수 있으며, 게이트 구조물(140)은 상기 액티브 영역 상에 형성될 수 있다. 한편, 제1 불순물 영역(105)은 게이트 구조물(140)에 인접한 상기 액티브 영역 상부에 형성될 수 있다. 소자 분리 패턴(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제1 불순물 영역(105)은 n형이나 p형 불순물을 포함할 수 있다.
게이트 구조물(140)은 순차적으로 적층된 게이트 절연 패턴(120) 및 게이트 전극 패턴(130)을 포함할 수 있다. 게이트 절연 패턴(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 게이트 전극 패턴(130)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다.
제2 층간 절연막(190)은 기판(100)의 제1 영역(I) 상에서 상기 계단 구조물의 측벽을 커버하도록 기판(100) 상에 형성될 수 있으며, 기판(100)의 제2 영역(II) 상에서 제1 층간 절연막(150) 상에 형성될 수 있다.
도 38 내지 도 41을 함께 참조하면, 기판(100)의 제1 영역(I) 상에 형성되는 제1 내지 제4 콘택 플러그들(452, 454, 456, 458)은 제2 내지 제5 층간 절연막들(190, 200, 310, 440), 절연 패턴(165), 및 제2 블로킹 막(340)을 관통하여 제1 내지 제4 게이트 전극들(392, 394, 396, 398)에 각각 접촉할 수 있다. 예시적인 실시예들에 있어서, 제1 내지 제4 콘택 플러그들(452, 454, 456, 458)은 제1 내지 제4 게이트 배리어 패턴들(372, 374, 376, 378)을 각각 관통하여 제1 내지 제4 게이트 도전 패턴들(382, 384, 386, 388)의 상면에 각각 접촉할 수 있다. 이때, 각 제1 내지 제4 콘택 플러그들(452, 454, 456, 458)은 상기 계단 구조물의 각 패드들 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 콘택 플러그(452)는 각 제1 게이트 전극들(392) 상에 1개씩 형성될 수 있으며, 제2 콘택 플러그(454)는 도전성 연결부(400)에 의해 서로 연결된 1쌍의 제2 게이트 전극들(394) 상에 1개씩 형성될 수 있고, 제3 콘택 플러그(456) 역시 도전성 연결부(400)에 의해 서로 연결된 1쌍의 제3 게이트 전극들(396) 상에 1개씩 형성될 수 있으며, 제4 콘택 플러그(458)는 각 제4 게이트 전극들(398) 상에 1개씩 형성될 수 있다. 이에 따라, 각 층의 하나의 워드 라인 블록 상에 형성되는 1개의 제2 콘택 플러그(454) 혹은 1개의 제3 콘택 플러그(456)에 대응하여, 각 층의 GSL 상에는 2개의 제1 콘택 플러그들(452)이 형성될 수 있으며, 각 층의 SSL 상에는 4개의 제4 콘택 플러그들(458)이 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 및 제3 콘택 플러그들(454, 456)은 상부에서 보았을 때, 상기 제2 방향을 따라 지그재그 형상으로 형성될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
예시적인 실시예들에 있어서, 제2 및 제3 콘택 플러그들(454, 456)은 상기 제3 방향을 따라 복수 개로 배치되는 워드 라인 블록들의 상기 제2 방향으로의 양단들 상에 교대로 형성될 수 있다. 즉, 상기 복수의 워드 라인 블록들이 상기 제3 방향을 따라 순차적으로 배치된 제1 내지 제4 워드 라인 블록들을 포함한다고 가정하면, 예를 들어 제2 및 제3 콘택 플러그들(454, 456)은 상기 각 제1 및 제3 워드 라인 블록들의 우측 계단 상에 형성되고, 상기 각 제2 및 제4 워드 라인 블록들의 좌측 계단 상에 형성될 수 있다. 이때, 각 제1 및 제4 콘택 플러그들(452, 458) 역시 각 GSL 및 SSL 상에서 제2 및 제3 콘택 플러그들(454, 456)과 동일 측 계단들에 형성될 수 있다.
이와 같이, 제1 내지 제4 콘택 플러그들(452, 454, 456, 458)이 계단 구조물의 양측 계단들 상에 번갈아 형성됨에 따라서, 이들 상부에 배치되는 상부 배선들을 형성할 수 있는 보다 넓은 영역을 확보할 수 있다. 다만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 제1 내지 제4 콘택 플러그들(452, 454, 456, 458) 및 이들에 연결되는 상부 배선들이 계단 구조물의 일측에만 형성될 수도 있다.
한편, 기판(100)의 제2 영역(II) 상에 형성되는 제5 콘택 플러그(460)는 제1 내지 제5 층간 절연막들(150, 190, 200, 310, 440)을 관통하여 제1 불순물 영역(105)의 상면에 접촉할 수 있다. 도면 상에서는 제5 콘택 플러그(460)가 제1 불순물 영역(105) 상면에 형성되는 것만 도시되어 있으나, 예를 들어 게이트 전극 패턴(130) 상면에 형성될 수도 있다.
도 42 내지 도 44를 함께 참조하면, 기판(100)의 제2 영역(II) 상에 형성되는 제1 배선(480)은 제6 층간 절연막(470)을 관통하여 제5 콘택 플러그(460)의 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 배선(480)은 기판(100)의 제2 영역(II) 상에서 적어도 일 방향으로 연장될 수 있으며, 적어도 2개 이상의 제5 콘택 플러그들(460) 상면에 접촉하여 이들을 서로 연결할 수 있다. 이때, 제1 배선(480)은 상기 제2 방향 및 제3 방향을 따라 각각 복수 개로 형성될 수 있다. 도 42에 도시된 제1 배선들(480)의 레이아웃은 단지 예시적인 것일 뿐이며, 이와 다른 다양한 레이아웃으로 형성될 수 있다.
예시적인 실시예들에 있어서, 복수의 제1 배선들(480) 중에서 적어도 하나는 상기 제2 방향으로 연장되는 제1 부분, 및 상기 제3 방향으로 연장되는 제2 부분을 포함할 수 있다.
한편, 기판(100)의 제1 영역(I) 상에서는 제1 배선(480)이 형성되는 제6 층간 절연막(470) 내에 아무런 배선이 형성되지 않을 수 있다.
도 45 내지 도 49를 함께 참조하면, 기판(100)의 제1 영역(I) 상에 형성되는 제1 내지 제4 비아들(502, 504, 506, 508)은 제6 및 제7 층간 절연막들(470, 490)을 관통하여 각각 제1 내지 제4 콘택 플러그들(452, 454, 456, 458) 상면에 접촉할 수 있다. 또한, 제6 및 제7 비아들(542, 544)은 제4 내지 제7 층간 절연막들(310, 440, 470, 490)을 관통하여 각각 캐핑 패턴(290) 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제6 및 제7 비아들(542, 544)은 상기 제3 방향을 따라 각각 2개씩 1쌍을 이루도록 형성될 수 있으며, 상기 제3 방향을 따라 1쌍의 제6 비아들(542) 및 1쌍의 제7 비아들(544)이 교대로 형성될 수 있다.
제2, 제3 및 제4 배선들(512, 514, 518)은 제7 층간 절연막(490) 상부를 관통하여 각각 제1, 제2 및 제4 비아(502, 504, 508) 상부에 접촉할 수 있다. 또한, 제6 및 제7 배선들(552, 554)은 제7 층간 절연막(490) 상부를 관통하여 각각 제6 및 제7 비아들(542, 544) 상부에 접촉할 수 있다.
각 제2 및 제3 배선들(512, 514)은 상기 제2 방향으로 연장될 수 있으며, 일부가 상기 제3 방향으로 연장될 수도 있다. 예시적인 실시예들에 있어서, 제4 배선(518)은 상기 제2 방향으로 연장될 수 있으며, 상기 제2 방향으로 서로 이웃하는 2개의 제4 비아들(508)의 상부에 접촉할 수 있다.
제6 배선(552)은 상기 1쌍의 제6 비아들(542)을 서로 연결할 수 있으며, 제7 배선(554)은 상기 1쌍의 제7 비아들(544)을 서로 연결할 수 있다. 예시적인 실시예들에 있어서, 제6 및 제7 배선들(552, 554)은 상기 제3 방향을 따라 지그재그 형상으로 형성될 수 있다.
한편, 기판(100)의 제2 영역(II) 상에 형성되는 제5 비아(520)는 제7 층간 절연막(490)을 관통하여 제5 콘택 플러그(460) 상면에 접촉할 수 있으며, 제5 배선(530)은 제7 층간 절연막(490) 상부를 관통하여 제5 비아(520) 상부에 접촉할 수 있다.
도 50 내지 도 54를 함께 참조하면, 기판(100)의 제1 영역(I) 상에 형성되는 제6 및 제7 콘택 플러그들(572, 574)은 제8 층간 절연막(560)을 관통하여 각각 제3 비아(506) 상면 및 제4 배선(518) 상면에 접촉할 수 있다. 또한, 제9 및 제10 콘택 플러그들(592, 594)은 제8 층간 절연막(560)을 관통하여 각각 제6 및 제7 배선들(552, 554) 상면에 접촉할 수 있다. 한편, 기판(100)의 제2 영역(II) 상에 형성되는 제8 콘택 플러그(580)는 제8 층간 절연막(560)을 관통하여 제5 배선(530) 상면에 접촉할 수 있다.
도 2 내지 도 11을 함께 참조하면, 기판(100)의 제1 영역(I) 상에 형성되는 제8 및 제9 배선들(602, 604)은 제9 층간 절연막(600)을 관통하여 각각 제6 및 제7 콘택 플러그들(572, 574) 상면에 접촉할 수 있다. 또한, 제11 배선(620)은 제9 층간 절연막(600)을 관통하여 각 제9 및 제10 콘택 플러그들(592, 594) 상면에 접촉할 수 있다. 각 제8 및 제9 배선들(602, 604)은 상기 제2 방향으로 연장될 수 있으며, 일부는 상기 제3 방향으로 연장될 수도 있다.
예시적인 실시예들에 있어서, 제11 배선(620)은 상기 제3 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이때, 각 제11 배선들(620)은 상기 제3 방향을 따라 배치된 제9 콘택 플러그들(592) 상면에 접촉하거나, 혹은 상기 제3 방향을 따라 배치된 제10 콘택 플러그들(594) 상면에 접촉하도록 형성될 수 있다. 제11 배선(620)은 상기 수직형 메모리 장치의 비트 라인 역할을 수행할 수 있다.
기판(100)의 제2 영역(II) 상에 형성되는 제10 배선(610)은 제9 층간 절연막(600)을 관통하여 제8 콘택 플러그(580) 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제10 콘택 플러그들(452, 454, 456, 458, 460, 572, 574, 580, 592, 594), 제1 내지 제7 비아들(502, 504, 506, 508, 520, 542, 544), 및 제1 내지 제11 배선들(480, 512, 514, 518, 530, 552, 554, 602, 604, 610, 620)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 구리, 알루미늄 등의 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함할 수 있다.
한편, 지금까지는 상대적으로 계단 구조물의 하부에 형성되는 제1 및 제2 게이트 전극들(392, 394) 상에 각각 형성되는 제1 및 제2 콘택 플러그들(452, 454)은 각각 제1 및 제2 비아들(502, 504)을 통해 제7 층간 절연막(490)에 형성되는 제2 및 제3 배선들(512, 514)에 각각 전기적으로 연결되는 반면, 상대적으로 계단 구조물의 상부에 형성되는 제3 및 제4 게이트 전극들(396, 398)은 각각 제3 및 제4 비아들(506, 508), 및 제6 및 제7 콘택 플러그들(572, 574)을 통해 제9 층간 절연막(600)에 형성되는 제8 및 제9 배선들(602, 604)에 각각 전기적으로 연결되는 것으로 기술하였으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 제1 및 제2 게이트 전극들(392, 394)이 상대적으로 상부에 형성되는 배선들에 전기적으로 연결되고, 제3 및 제4 게이트 전극들(396, 398)이 상대적으로 하부에 형성되는 배선들에 전기적으로 연결될 수도 있다. 혹은, 제1 내지 제4 게이트 전극들(392, 394, 396, 398)이 모두 하나의 층간 절연막 내에 형성될 수도 있다.
또한, 상기 수직형 메모리 장치는 전술한 배선들보다 상층에 배치되는 다른 상부 배선들을 더 포함할 수도 있다.
전술한 바와 같이, 상기 수직형 메모리 장치는 워드 라인 역할을 수행하는 각 제2 및 제3 게이트 전극들(394, 396)이 도전성 연결부(400)에 의해 서로 연결될 수 있으므로, 동일한 워드 라인 블록내의 워드 라인들을 서로 전기적으로 연결하기 위한 상부 배선을 별도로 형성할 필요가 없다.
구체적으로, 제2 및 제3 게이트 전극들(394, 396) 상면에 형성되는 제2 및 제3 콘택 플러그들(454, 456)이 관통하는 제5 층간 절연막(440) 상에 형성되는 제6 층간 절연막(470) 내에는 제2 및 제3 콘택 플러그들(454, 456)에 접촉하도록 형성되는 배선이 형성되지 않을 수 있다. 나아가, 기판(100)의 제1 영역(I) 상에서는 제6 층간 절연막(470) 내에 어떠한 배선들도 형성되지 않을 수 있으며, 이는 기판(100)의 제2 영역(II) 상에서 제6 층간 절연막(470) 내에 제1 배선들(480)이 형성되는 것과 대비될 수 있다.
물론, 기판(100)의 제1 영역(I) 상에서도 제1 내지 제4 비아들(502, 504, 506, 508) 혹은 제6 및 제7 비아들(542, 544)은 제6 층간 절연막(470)을 통과할 수 있지만, 이들 비아는 하부의 하나의 콘택 플러그에만 접촉하는 것으로서 제6 층간 절연막(470) 내에서 특정 방향으로 연장되지 않는다. 즉, 상기 비아들은 기판(100)의 제2 영역(II) 상에 형성되는 제1 배선(480)이 2이상의 제5 콘택 플러그들(460)과 공통적으로 접촉하여 이들을 전기적으로 연결시키거나, 혹은 제2 및 제3 방향들로 연장되는 것과는 다르다.
이에 따라, 상기 수직형 메모리 장치에 포함되는 상부 배선들이 형성되는 층수가 기판(100)의 제1 및 제2 영역들(I, II) 상에서 서로 다를 수 있다. 즉, 기판(100)의 제1 영역(I)에 비해서 기판(100)의 제2 영역(II) 상에 형성되는 상부 배선의 층수가 하나 더 많은 특징을 가질 수 있다.
도 12 내지 도 54는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도들, 단면도들 및 사시도들이다. 구체적으로, 도 12-13, 22, 26, 28, 33, 38, 42, 45 및 50은 평면도들이고, 도 14, 16-17, 19, 21, 23-25, 27, 29-32, 34-37, 39, 43-44, 46-47 및 51-52는 단면도들이며, 도 15, 18, 20, 40-41, 48-49 및 53-54는 사시도들이다.
상기 평면도들 및 이에 관련된 단면도들은 모두 도 1의 X 영역에 대한 도면들이고, 상기 사시도들 및 이에 관련된 단면도들은 도 1의 Y 영역 혹은 Z 영역에 대한 도면들이다.
도 13, 14, 17, 19, 21, 23, 24 및 34는 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 27, 29, 31, 32, 35 및 46은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 30 및 36은 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이고, 도 37은 도 33의 D-D'선을 따라 절단한 단면도이며, 도 39, 43, 47 및 51은 대응하는 각 평면도들의 E-E'선을 따라 절단한 단면도들이고, 도 52는 도 50의 F-F'선을 따라 절단한 단면도이며, 도 44는 도 42의 G-G'선을 따라 절단한 단면도이고, 도 16은 도 15의 H-H'선을 따라 절단한 단면도이다. 한편, 도 25는 도 24의 W 영역에 대한 확대 단면도이다.
도 12 및 도 13을 참조하면, 기판(100)의 제2 영역(II) 상에 게이트 구조물(140) 및 제1 불순물 영역(105)을 형성할 수 있다.
기판(100)의 제2 영역(II)은 상부에 소자 분리 패턴(110)이 형성된 필드 영역과, 그렇지 않은 액티브 영역으로 분리될 수 있다.
게이트 구조물(140)은 소자 분리 패턴(110)이 형성된 기판(100) 상에 게이트 절연막 및 게이트 전극막을 순차적으로 적층하고 이들을 패터닝함으로써 형성될 수 있다. 이에 따라, 게이트 구조물(140)은 순차적으로 적층된 게이트 절연 패턴(120) 및 게이트 전극 패턴(130)을 포함할 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(140)은 기판(100)의 상기 액티브 영역 상에 형성될 수 있으며, 상기 필드 영역 상에도 일부 형성될 수 있다.
제1 불순물 영역(105)은 게이트 구조물(140)에 인접하는 상기 액티브 영역 상부에 형성될 수 있다. 제1 불순물 영역(105)은 상기 액티브 영역 상부에 n형 불순물 혹은 p형 불순물을 도핑함으로써 형성될 수 있다.
도면 상에서는 기판(100)의 제2 영역(II) 상에 상기 제3 방향으로 배치된 3개의 게이트 구조물들(140)만이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 상기 제2 방향 및 상기 제3 방향을 따라 각각 복수의 게이트 구조물들(140)이 다양한 레이아웃으로 형성될 수 있다.
도 14를 참조하면, 게이트 구조물(140)을 커버하는 제1 층간 절연막(150)을 기판(100)의 제2 영역(II) 상에 형성한다.
이후, 기판(100)의 제1 영역(I) 및 제1 층간 절연막(150) 상에 절연막(160) 및 희생막(170)을 순차적으로 형성할 수 있다.
절연막(160) 및 희생막(170)은, 예를 들어, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다.
희생막(170)은 절연막(160)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 포함하도록 형성될 수 있다.
도 15 및 도 16을 참조하면, 기판(100)의 제1 영역(I) 상에 형성된 희생막(170)의 일부를 관통하는 제1 분리막(180)을 형성할 수 있다.
제1 분리막(180)은 희생막(170)을 부분적으로 제거하여 이를 관통하는 제1 개구(도시되지 않음)를 형성한 후, 이를 채우도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 분리막(180)은 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 이후 형성되는 도전성 연결부(400, 도 33 및 도 36 참조)에 상기 제1 방향으로 오버랩되는 위치에 형성될 수 있다. 이에 따라, 제1 분리막(180)은 기판(100)의 제1 영역(I) 내에서 상기 제2 방향으로의 각 양단에 인접하도록 형성될 수 있다.
제1 분리막(180)은 희생막(170)에 대해 식각 선택비를 갖는 절연 물질을 포함하도록 형성될 수 있다.
도 17 및 도 18을 참조하면, 기판(100)의 제1 및 제2 영역들(I, II) 상에 절연막(160) 및 희생막(170)을 교대로 반복적으로 적층할 수 있다. 이에 따라, 복수의 절연막들(160) 및 복수의 희생막들(170)이 상기 제1 방향을 따라 교대로 적층될 수 있다. 도 17 및 도 18에는 예시적으로, 8개 층의 절연막들(160) 및 7개 층의 희생막들(170)이 교대로 형성된 것이 도시되어 있으나, 절연막(160) 및 희생막(170)의 개수는 이에 한정되지 않는다.
도 19 및 도 20을 참조하면, 최상층에 형성된 절연막(160)을 부분적으로 커버하는 포토레지스트 패턴(도시되지 않음)을 최상층 절연막(160) 상에 형성한 후, 이를 식각 마스크로 사용하여 최상층 절연막(160) 및 그 하부의 최상층 희생막(170)을 식각한다. 이에 따라, 최상층 희생막(170) 하부에 형성된 절연막(160)의 일부가 노출될 수 있다. 상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시킨 후, 이를 식각 마스크로 사용하여 최상층 절연막(160), 최상층 희생막(170), 상기 노출된 절연막(160), 및 그 하부의 희생막(170)을 다시 식각하는 트리밍(trimming) 공정을 수행한다. 상기 트리밍 공정을 반복적으로 수행함으로써, 순차적으로 적층된 희생막(170) 및 절연막(160)으로 각각 구성되는 복수 개의 계단들을 포함하는 계단 구조물이 기판(100)의 제1 영역(I) 상에 형성될 수 있다.
도 21을 참조하면, 상기 계단 구조물을 커버하는 제2 층간 절연막(190)을 기판(100) 상에 형성하고, 최상층의 절연막(160)의 상면이 노출될 때까지 제2 층간 절연막(190)을 평탄화할 수 있다. 이에 따라, 제2 층간 절연막(190)은 상기 계단 구조물의 측벽을 커버할 수 있다.
상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
이후, 상기 계단 구조물의 상면 및 제2 층간 절연막(190)의 상면에 제3 층간 절연막(200)을 형성할 수 있다.
도 22 및 도 23을 참조하면, 제3 층간 절연막(200) 상에 제1 마스크(도시되지 않음)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 제3 층간 절연막(200), 절연막들(160) 및 희생막들(170)을 식각함으로써, 이들을 관통하여 기판(100)의 제1 영역(I) 상면을 부분적으로 노출시키는 채널 홀(hole)(210)을 형성할 수 있다.
채널 홀(210)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 홀 어레이(array)가 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 채널 홀 어레이는 상기 제2 방향을 따라 복수 개로 형성된 제1 채널 홀들을 포함하는 제1 채널 홀 열(210a)과, 상기 제2 방향을 따라 복수 개로 형성된 제2 채널 홀들을 포함하면서 상기 제3 방향으로 제1 채널 홀 열(210a)과 일정한 간격으로 이격된 제2 채널 홀 열(210b)을 포함할 수 있다. 이때, 상기 제1 채널 홀들은 상기 제2 채널 홀들로부터 상기 제2 방향 혹은 상기 제3 방향과 예각을 이루는 방향에 각각 위치할 수 있다.
한편, 상기 제1 및 제2 채널 홀 열들(210a, 210b)은 상기 제3 방향을 따라 교대로 반복적으로 배열될 수 있다. 예시적인 실시예들에 있어서, 상기 제3 방향을 따라 5개의 제1 채널 홀 열들(210a) 및 4개의 제2 채널 홀 열들(210b)이 서로 교대로 배치될 수 있으며, 이들은 하나의 채널 홀 그룹을 형성할 수 있다.
이하에서는, 상기 채널 홀 그룹 내에 배열된 4개의 채널 홀 열들을 상기 제3 방향을 따라 순서대로 제1, 제2, 제3 및 제4 채널 홀 열들(210a, 210b, 210c, 210d)로 지칭하고, 가운데에 배치된 채널 홀 열은 제5 채널 홀 열(210e)로 지칭하며, 나머지 4개의 채널 홀 열들을 다시 제1, 제2, 제3 및 제4 채널 홀 열들(210a, 210b, 210c, 210d)로 지칭하기로 한다.
이때, 상기 제3 방향을 따라 순서대로 배치된 제1, 제2, 제3 및 제4 채널 홀 열들(210a, 210b, 210c, 210d)은 하나의 채널 홀 블록(block)을 정의할 수 있다. 즉, 도 22에는 상기 제3 방향을 따라 서로 이격된 2개의 채널 홀 그룹들을 포함하는 채널 홀 어레이가 도시되어 있으며, 상기 각 채널 홀 그룹들은 상기 제3 방향을 따라 배치된 2개의 채널 홀 블록들을 포함하며, 이들 사이에는 제5 채널 홀 열(210e)이 형성되어 있다.
도 24 및 도 25를 참조하면, 먼저 상기 제1 마스크를 제거한 후, 채널 홀(210)을 부분적으로 채우는 반도체 패턴(220)을 형성할 수 있다.
구체적으로, 채널 홀(210)에 의해 노출된 기판(100) 상면을 씨드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 채널 홀(210)을 부분적으로 채우는 반도체 패턴(220)을 형성할 수 있다. 예시적인 실시예들에 있어서, 반도체 패턴(220)은 그 상면이 절연막들(160) 중에서 기판(100) 상면으로부터 상기 제1 방향으로 2번째 층에 형성된 절연막(160)의 상면과 저면 사이에 위치할 수 있다.
이후, 채널 홀들(210)의 측벽, 반도체 패턴(220)의 상면, 및 제3 층간 절연막(200)의 상면에 제1 블로킹 막, 전하 저장막, 터널 절연막 및 제1 스페이서 막(도시되지 않음)을 순차적으로 형성하고, 상기 제1 스페이서 막을 이방성 식각하여 채널 홀들(210)의 측벽 상에만 잔류하는 제1 스페이서(도시되지 않음)를 형성한 후, 상기 제1 스페이서를 식각 마스크로 사용하여 상기 터널 절연막, 상기 전하 저장막 및 상기 제1 블로킹 막을 식각함으로써, 반도체 패턴(220) 및 채널 홀들(210)의 측벽 상에 저면 중앙부가 뚫린 컵 형상을 갖는 터널 절연 패턴(250), 전하 저장 패턴(240) 및 제1 블로킹 패턴(230)을 각각 형성할 수 있다. 이때, 반도체 패턴(220)의 상부도 부분적으로 함께 제거될 수 있다. 터널 절연 패턴(250), 전하 저장 패턴(240) 및 제1 블로킹 패턴(230)은 전하 저장 구조물(260)을 형성할 수 있다.
상기 제1 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
상기 제1 스페이서를 제거한 후, 노출된 반도체 패턴(220), 터널 절연 패턴(250), 및 제3 층간 절연막(200) 상에 채널막을 형성하고, 채널 홀들(210)의 나머지 부분을 채우는 충전막을 상기 채널막 상에 형성한다. 이후, 제3 층간 절연막(200)의 상면이 노출될 때까지 상기 충전막 및 상기 채널막을 평탄화함으로써, 각 채널 홀들(210)의 나머지 부분을 채우는 충전 패턴(280)을 형성할 수 있으며, 상기 채널막은 채널(270)로 변환된다.
채널(270)이 형성되는 채널 홀들(210)이 제1 내지 제5 채널 홀 열들(210a, 210b, 210c, 210d, 210e), 상기 채널 홀 블록, 상기 채널 홀 그룹, 및 상기 채널 홀 어레이를 정의함에 따라, 채널(270) 역시 이에 대응하여 제1 내지 제5 채널 열들(270a, 270b, 270c, 270d, 270e, 도 26 참조), 채널 블록, 채널 그룹, 및 채널 어레이를 정의할 수 있다.
이후, 충전 패턴(280), 채널(270), 및 전하 저장 구조물(260)로 구성되는 제1 구조물의 상부를 제거하여 트렌치(도시되지 않음)를 형성하고, 상기 트렌치를 채우는 캐핑 패턴(290)을 형성할 수 있다.
도 26 및 도 27을 참조하면, 희생막들(170) 및 절연막들(160)의 일부를 관통하는 제2 분리막(300)을 형성할 수 있다.
제2 분리막(300)은 제3 층간 절연막(200) 상에 제2 마스크(도시되지 않음)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 제3 층간 절연막(200), 절연막들(160)의 일부 및 희생막들(170)의 일부를 식각함으로써, 이들을 관통하는 제2 개구(도시하지 않음)를 형성한 후, 이를 채우도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 분리막(300)은 하나의 채널 그룹 내에 배치된 2개의 채널 블록들 사이에서 상기 제2 방향으로 연장되도록 형성될 수 있다. 이에 따라, 제2 분리막(300)은 제5 채널 열(270e)에 포함된 채널들(270)의 상부를 관통할 수 있다.
예시적인 실시예들에 있어서, 제2 분리막(300)은 채널들(270) 상부뿐만 아니라, 제3 층간 절연막(200), 상부 2개의 층들에 형성된 희생막들(170), 및 상부의 2개의 층들에 형성된 절연막들(160)을 관통할 수 있으며, 그 아래 1개의 층에 형성된 절연막(160)도 부분적으로 관통할 수 있다. 이때, 제2 분리막(300)은 상기 계단 구조물의 상층 2개의 계단들을 관통할 수 있도록 상기 제2 방향으로 연장될 수 있다. 이에 따라, 제2 분리막(300)에 의해서 상부 2개의 층들에 형성된 희생막들(170)이 상기 제3 방향을 따라 서로 분리될 수 있다.
도 28 내지 도 30을 참조하면, 제3 층간 절연막(200), 캐핑 패턴(290), 및 제2 분리막(300) 상에 제4 층간 절연막(310)을 형성한다. 제4 층간 절연막(310) 상에 제3 마스크(도시되지 않음)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 제3 및 제4 층간 절연막들(200, 310), 절연막들(160) 및 희생막들(170)을 관통하는 제3 및 제4 개구들(320, 325)를 형성하여 기판(100) 상면을 노출시킨다.
예시적인 실시예들에 있어서, 각 제3 및 제4 개구들(320, 325)는 기판(100)의 제1 영역(I) 상에서 상기 채널 그룹들 사이에 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 제3 및 제4 개구들(320, 325) 중 상기 제3 방향으로 인접하는 2개 사이에는 1개의 채널 그룹이 배치될 수 있으며, 상기 채널 그룹은 제5 채널 열(270e)의 상기 제3 방향으로의 양측에 각각 형성되어 4개의 채널 열들을 포함하는 2개의 채널 블록들을 포함할 수 있다.
제3 및 제4 개구들(320, 325)이 형성됨에 따라서, 절연막(160) 및 희생막(170)은 상기 제2 방향으로 연장되는 절연 패턴들(165) 및 희생 패턴들(도시되지 않음)로 각각 변환될 수 있다.
예시적인 실시예들에 있어서, 제3 및 제4 개구들(320, 325)은 상기 제3 방향을 따라 교대로 형성될 수 있다. 즉, 상기 제3 방향으로 서로 이웃하는 2개의 제3 개구들(320) 사이에는 1개의 제4 개구(325)가 형성될 수 있다. 하지만 본 발명의 개념은 반드시 이에 한정되지는 않는다.
제4 개구(325)는 제3 개구(320)와는 달리, 상기 제2 방향으로의 상기 계단 구조물의 양단까지 연속적으로 연장되지는 않으며, 일부 영역에서 끊어질 수 있다. 예시적인 실시예들에 있어서, 제4 개구(325)는 상기 계단 구조물의 상부로부터 3번째 층에 형성된 계단의 패드 영역에 상기 제1 방향으로 오버랩되는 영역에서 끊어질 수 있으며, 상기 영역은 제1 분리막(180)과 상기 제1 방향으로 오버랩될 수 있다.
상기 제3 마스크를 제거한 후, 제3 및 제4 개구들(320, 325)에 의해 노출된 상기 희생 패턴들을 제거하여, 각 층의 절연 패턴들(165) 사이에 갭(330)을 형성할 수 있으며, 갭(330)에 의해 제2 분리막(300)의 측벽 일부, 제1 블로킹 패턴(230)의 외측벽 일부, 및 반도체 패턴(220)의 측벽 일부가 노출될 수 있다.
도 31을 참조하면, 노출된 제2 분리막(300)의 측벽, 노출된 제1 블로킹 패턴(230)의 외측벽, 노출된 반도체 패턴(220)의 측벽, 갭(330)의 내벽, 절연 패턴들(165)의 표면, 노출된 기판(100) 상면, 및 제4 층간 절연막(310)의 상면에 제2 블로킹 막(340)을 형성하고, 제2 블로킹 막(340) 상에 게이트 배리어막(350)을 형성한 후, 갭(330)의 나머지 부분을 충분히 채우는 게이트 도전막(360)을 게이트 배리어막(350) 상에 형성한다.
도 32를 참조하면, 게이트 도전막(360) 및 게이트 배리어막(350)을 부분적으로 제거하여, 갭(330) 내부에 각각 게이트 도전 패턴 및 게이트 배리어 패턴을 형성할 수 있으며, 이들은 함께 게이트 전극을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 연장되는 상기 각 복수 개의 게이트 전극들은 제3 및 제4 개구들(320, 325)에 의해 상기 제3 방향으로 서로 이격될 수 있다. 다만, 상기 게이트 전극들은 제4 개구(325)에 의해서는 상기 제3 방향으로 완전히 분리되지 않을 수 있으며, 도전성 연결부(400, 도 33 및 36 참조)에 의해 서로 연결될 수 있다.
상기 게이트 전극은 상기 제1 방향을 따라 서로 이격되도록 복수 개의 층들에 적층될 수 있으며, 또한 각 게이트 전극들은 기판(100)의 제1 영역(I) 상에서 상기 제2 방향으로 연장될 수 있다.
상기 게이트 전극은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제4 게이트 전극들(392, 394, 396, 398)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(392)은 최하층에 형성되고, 제4 게이트 전극(398)은 최상층 및 그 하부의 1개의 층에 형성되며, 각 제2 및 제3 게이트 전극들(394, 396)은 제1 게이트 전극(392) 및 제4 게이트 전극(398) 사이에서 복수의 층들에 형성될 수 있다.
도 33 내지 도 37을 참조하면, 제3 및 제4 개구들(320, 325)에 의해 노출된 기판(100) 상부에 불순물을 주입하여 제2 불순물 영역(410)을 형성할 수 있다.
이후, 제3 및 제4 개구들(320, 325)에 의해 노출된 기판(100) 상면, 제3 및 제4 개구들(320, 325)의 측벽, 및 제4 층간 절연막(310) 상면에 제2 스페이서 막을 형성한 후, 상기 제2 스페이서 막을 이방성 식각함으로써, 제3 및 제4 개구들(320, 325)의 각 측벽 상에 제2 스페이서(420)를 형성할 수 있다.
이후, 제2 불순물 영역(410) 상에 각 제3 및 제4 개구들(320, 325)의 나머지 부분을 채우는 공통 소스 라인(CSL)(430)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제3 및 제4 개구들(320, 325)을 채우는 제1 도전막을 노출된 제2 불순물 영역(410) 상면, 제2 스페이서(420) 및 제4 층간 절연막(310) 상에 형성한 후, 제4 층간 절연막(310)의 상면이 노출될 때까지 상기 제1 도전막 상부를 평탄화함으로써, CSL(430)을 형성할 수 있다. 이때, 제4 층간 절연막(310) 상면에 형성된 제2 블로킹 막(340) 부분도 함께 제거될 수 있다. CSL(430)은 각 제3 및 제4 개구들(320, 325) 내에 형성되어 하부의 제2 불순물 영역(410) 상면에 접촉할 수 있다.
상기 제2 방향으로 각각 연장되는 제3 및 제4 개구들(320, 325)을 채우는 CSL(430) 및 제2 스페이서(420)에 의해서, 동일한 층에 형성되는 각 제1 내지 제4 게이트 전극들(392, 394, 396, 398)은 상기 제3 방향을 따라 서로 분리될 수 있다. 다만, 제3 개구(320)와는 달리 제4 개구(325)는 상기 계단 구조물의 양단까지 연속적으로 연장되지는 않으며 부분적으로 끊어진 영역이 존재한다.
이에 따라, 제4 개구(325)의 양측에서 상기 제3 방향으로 서로 이웃하는 2개의 제2 게이트 전극들(394)은 서로 분리되지 않고 도전성 연결부(400)에 의해 서로 연결될 수 있다. 마찬가지로, 제4 개구(325)의 양측에서 상기 제3 방향으로 서로 이웃하는 2개의 제3 게이트 전극들(396) 역시 서로 분리되지 않고 도전성 연결부(400)에 의해 서로 연결될 수 있다. 이때, 도전성 연결부(400)는 각 제2 및 제3 게이트 전극들(394, 396)과 실질적으로 동일한 물질을 포함할 수 있다.
도 38 내지 도 41을 참조하면, 제4 층간 절연막(310), CSL(430), 제2 스페이서(420) 및 제2 블로킹 막(340) 상에 제5 층간 절연막(440)을 형성한 후, 제2 내지 제5 층간 절연막들(190, 200, 310, 440), 절연 패턴(165), 제2 블로킹 막(340), 및 제1 내지 제4 게이트 배리어 패턴들(372, 374, 376, 378) 중의 하나를 각각 관통하여 제1 내지 제4 게이트 도전 패턴들(382, 384, 386, 388)의 상면에 각각 접촉하는 제1 내지 제4 콘택 플러그들(452, 454, 456, 458)을 형성하고, 제1 내지 제5 층간 절연막들(150, 190, 200, 310, 440)을 관통하여 제1 불순물 영역(105)의 상면에 접촉하는 제5 콘택 플러그(460)을 형성할 수 있다.
제1 내지 제5 콘택 플러그들(452, 454, 456, 458, 460)은 제2 내지 제5 층간 절연막들(190, 200, 310, 440), 절연 패턴(165), 제2 블로킹 막(340), 및 제1 내지 제4 게이트 배리어 패턴들(372, 374, 376, 378) 중의 하나를 관통하여 제1 내지 제4 게이트 도전 패턴들(382, 384, 386, 388)의 상면을 각각 노출시키는 제1 내지 제4 콘택 홀들(도시하지 않음)과, 제1 내지 제5 층간 절연막들(150, 190, 200, 310, 440)을 관통하여 제1 불순물 영역(105)의 상면을 노출시키는 제5 콘택 홀(도시하지 않음)을 형성하고, 이들을 채우는 제2 도전막을 형성한 후, 상기 제5 층간 절연막(440) 상면이 노출될 때까지 평탄화 공정을 수행함으로써 형성될 수 있다. 즉, 제1 내지 제5 콘택 플러그들(452, 454, 456, 458, 460)은 싱글 다마신 공정에 의해 형성될 수 있다.
이때, 기판(100)의 제1 영역(I) 상에 형성되는 각 제1 내지 제4 콘택 플러그들(452, 454, 456, 458)은 각 패드들 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 및 제3 콘택 플러그들(454, 456)은 상기 제3 방향을 따라 복수 개로 배치되는 워드 라인 블록들의 상기 제2 방향으로의 양단들 상에 교대로 형성될 수 있다.
도 42 내지 도 44를 참조하면, 제5 층간 절연막(440), 및 제1 내지 제5 콘택 플러그들(452, 454, 456, 458, 460) 상에 제6 층간 절연막(470)을 형성한 후, 이를 관통하여 제5 콘택 플러그(460)의 상면에 접촉하는 제1 배선(480)을, 예를 들어 싱글 다마신 공정을 통해 기판(100)의 제2 영역(II) 상에 형성할 수 있다.
제1 배선(480)은 기판(100)의 제2 영역(II) 상에서 적어도 일 방향으로 연장될 수 있으며, 적어도 2개 이상의 제5 콘택 플러그들(460) 상면에 접촉하여 이들을 서로 연결할 수 있다. 예시적인 실시예들에 있어서, 제1 배선(480)은 상기 제2 방향 및 제3 방향을 따라 각각 복수 개로 형성될 수 있다. 한편, 도 42에 도시된 제1 배선들(480)의 레이아웃은 단지 예시적인 것일 뿐이며, 이와 다른 다양한 레이아웃으로 형성될 수 있다.
하지만, 기판(100)의 제1 영역(I) 상에서는 제1 배선(480)이 형성되는 제6 층간 절연막(470) 내에 아무런 배선이 형성되지 않을 수 있다.
도 45 내지 도 49를 참조하면, 제6 층간 절연막(470) 및 제1 배선(480) 상에 제7 층간 절연막(490)을 형성한 후, 제6 및 제7 층간 절연막들(470, 490)을 관통하여 제1 콘택 플러그(452) 상면에 접촉하는 제1 비아(502), 및 제7 층간 절연막(490) 상부를 관통하여 제1 비아(502) 상부에 접촉하는 제2 배선(512)을 형성할 수 있고, 제6 및 제7 층간 절연막들(470, 490)을 관통하여 제2 콘택 플러그(454) 상면에 접촉하는 제2 비아(504), 및 제7 층간 절연막(490) 상부를 관통하여 제2 비아(504) 상부에 접촉하는 제3 배선(514)을 형성할 수 있으며, 제6 및 제7 층간 절연막들(470, 490)을 관통하여 제3 콘택 플러그(456) 상면에 접촉하는 제3 비아(506)를 형성할 수 있고, 제6 및 제7 층간 절연막들(470, 490)을 관통하여 제4 콘택 플러그(458) 상면에 접촉하는 제4 비아(508), 및 제7 층간 절연막(490) 상부를 관통하여 제4 비아(508) 상부에 접촉하는 제4 배선(518)을 형성할 수 있다.
또한, 제7 층간 절연막(490)을 관통하여 제5 콘택 플러그(460) 상면에 접촉하는 제5 비아(520), 및 제7 층간 절연막(490) 상부를 관통하여 제5 비아(520) 상부에 접촉하는 제5 배선(530)을 형성할 수 있으며, 제4 내지 제7 층간 절연막들(310, 440, 470, 490)을 관통하여 캐핑 패턴(290) 상면에 각각 접촉하는 제6 및 제7 비아들(542, 544), 및 제7 층간 절연막(490) 상부를 관통하여 제6 및 제7 비아들(542, 544) 상부에 각각 접촉하는 제6 및 제7 배선들(552, 554)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제7 비아들(502, 504, 506, 508, 520, 542, 544) 및 제2 내지 제7 배선들(512, 514, 518, 530, 552, 554)은 듀얼 다마신 공정에 의해 형성될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다.
도 50 내지 도 54를 참조하면, 제7 층간 절연막(490) 및 제2 내지 제7 배선들(512, 514, 518, 530, 552, 554) 상에 제8 층간 절연막(560)을 형성한 후, 제8 층간 절연막(560)을 관통하여 제3 비아(506) 상면에 접촉하는 제6 콘택 플러그(572), 및 제8 층간 절연막(560)을 관통하여 제4 배선(518) 상면에 접촉하는 제7 콘택 플러그(574)를 형성할 수 있다.
또한, 제8 층간 절연막(560)을 관통하여 제5 배선(530) 상면에 접촉하는 제8 콘택 플러그(580)를 형성할 수 있으며, 제8 층간 절연막(560)을 관통하여 제6 및 제7 배선들(552, 554) 상면에 각각 접촉하는 제9 및 제10 콘택 플러그들(592, 594)를 형성할 수 있다.
다시 도 2 내지 도 11을 참조하면, 제8 층간 절연막(560) 및 제6 내지 제10 콘택 플러그들(572, 574, 580, 592, 594) 상에 제9 층간 절연막(600)을 형성한 후, 제9 층간 절연막(600)을 관통하여 제6 콘택 플러그(572) 상면에 접촉하는 제8 배선(602), 및 제9 층간 절연막(600)을 관통하여 제7 콘택 플러그(574) 상면에 접촉하는 제9 배선(604)를 형성할 수 있다.
또한, 제9 층간 절연막(600)을 관통하여 제8 콘택 플러그(580) 상면에 접촉하는 제10 배선(610)을 형성할 수 있으며, 제9 층간 절연막(600)을 관통하여 제9 및 제10 콘택 플러그들(592, 594) 상면에 각각 접촉하는 제11 배선들(620)을 형성할 수 있다.
전술한 공정들을 수행함으로써 상기 수직형 메모리 장치가 완성될 수 있다.
도 55 및 도 56은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다. 상기 수직형 메모리 장치들은 반도체 패턴, 채널 및 전하 저장 구조물을 제외하고는 도 1 내지 도 11에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 55를 참조하면, 상기 수직형 메모리 장치는 반도체 패턴(220)이 형성되지 않으며, 채널(270)은 기판(100) 상면에 접촉하는 컵 형상으로 형성될 수 있고, 전하 저장 구조물(260)은 기판(100) 상면에 접촉할 수 있다.
도 56을 참조하면, 상기 수직형 메모리 장치는 반도체 패턴(220)을 포함하지 않으며, 서로 이웃하는 두 개의 채널들(270)이 기판(100) 상부에 형성된 트렌치를 통해 서로 연결될 수 있다. 또한, 이웃하는 채널들(270)의 외측벽을 감싸는 전하 저장 구조물들(260)도 서로 연결될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105, 410: 제1, 제2 불순물 영역
110: 소자 분리 패턴 120: 게이트 절연 패턴
130: 게이트 전극 패턴 140: 게이트 구조물
150, 190, 200, 310, 440, 470, 490, 560, 600: 제1 내지 제9 층간 절연막
160: 절연막 165: 절연 패턴
170: 희생막 180, 300: 제1, 제2 분리막
210: 채널 홀 220: 반도체 패턴
230: 제1 블로킹 패턴 240: 전하 저장 패턴
250: 터널 절연 패턴 260: 전하 저장 구조물
270: 채널 280: 충전 패턴
290: 캐핑 패턴 320, 325: 제3, 제4 개구
330: 갭 340: 제2 블로킹 막
350: 게이트 배리어 막 360: 게이트 도전막
372, 374, 376, 378: 제1 내지 제4 게이트 배리어 패턴
382, 384, 386, 388: 제1 내지 제4 게이트 도전 패턴
392, 394, 296, 398: 제1 내지 제4 게이트 전극들
400: 도전성 연결부 420: 제2 스페이서
430: CSL
452, 454, 456, 458, 460, 572, 574, 580, 592, 594: 제1 내지 제10 콘택 플러그
480, 512, 514, 518, 530, 552, 554, 602, 604, 610, 620: 제1 내지 제11 배선
502, 504, 506, 508, 520, 542, 544: 제1 내지 제7 비아

Claims (20)

  1. 셀 영역 및 주변 회로 영역을 포함하는 기판;
    상기 기판 상면에 수직한 제1 방향을 따라 상기 기판의 셀 영역 상에 서로 이격되도록 적층된 제1 게이트 전극들;
    상기 기판의 셀 영역 상에 상기 제1 방향을 따라 연장되어 상기 제1 게이트 전극들 중 적어도 일부를 관통하는 채널;
    상기 제1 게이트 전극들보다 높은 제1 층들에 각각 배치되며, 상기 기판의 셀 영역 상에 형성된 제1 배선들; 및
    상기 제1 층들 및 제2 층에 각각 배치되며, 상기 기판의 주변 회로 영역 상에 형성된 제2 배선들을 포함하며,
    상기 제2 층은 상기 제1 게이트 전극들보다 높고 상기 제1 층들과는 다른 높이에 위치하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 제2 층은 상기 제1 게이트 전극들 중에서 최상층의 것과 상기 제1 층들 중 최하층 사이의 높이에 위치하는 수직형 메모리 장치.
  3. 제1항에 있어서,
    상기 기판의 주변 회로 영역에 형성된 액티브 영역;
    상기 액티브 영역 상에 형성된 제2 게이트 전극; 및
    상기 액티브 영역 혹은 상기 제2 게이트 전극에 접촉하여 상기 제1 방향으로 연장된 제2 콘택 플러그를 더 포함하며,
    상기 제2 배선들 중의 제3 배선은 상기 제2 층에 형성되어 상기 제2 콘택 플러그의 상면에 접촉하는 수직형 메모리 장치.
  4. 제3항에 있어서, 상기 제2 콘택 플러그는 복수 개로 형성되며,
    상기 제3 배선은 상기 복수의 제2 콘택 플러그들 중 적어도 2개의 상면에 공통적으로 접촉하는 수직형 메모리 장치.
  5. 제3항에 있어서, 상기 제3 배선은 상기 기판 상면에 평행한 제2 방향으로 연장되는 제1 부분, 및 상기 기판 상면에 평행하고 상기 제2 방향에 수직한 제3 방향으로 연장되는 제2 부분을 포함하는 수직형 메모리 장치.
  6. 제3항에 있어서, 상기 제1 게이트 전극들에 각각 접촉하여 상기 제1 방향으로 연장되며, 각 상면이 상기 제2 콘택 플러그의 상면과 동일한 높이에 형성되는 제1 콘택 플러그들을 더 포함하는 수직형 메모리 장치.
  7. 제6항에 있어서, 상기 제3 배선의 상면에 접촉하여 상기 제1 방향으로 연장되는 제1 비아(via)를 더 포함하며,
    상기 제2 배선들 중의 제4 배선은 상기 제1 비아의 상부에 접촉하는 수직형 메모리 장치.
  8. 제1항에 있어서, 상기 제1 게이트 전극들은 상기 기판 상면에 평행한 제2 방향으로 연장되는 길이가 상기 제1 방향을 따라 하층에서부터 상층으로 갈수로 점차 줄어듦에 따라 계단 형상을 가지며, 하층에서부터 상층으로 순차적으로 배치된 그라운드 선택 라인(GSL), 워드 라인들, 및 스트링 선택 라인(SSL)을 포함하는 수직형 메모리 장치.
  9. 삭제
  10. 제8항에 있어서, 각 층의 상기 워드 라인은 상기 기판 상면에 평행하고 상기 제2 방향에 수직한 제3 방향을 따라 서로 이격되도록 복수 개로 배치되며,
    상기 각 층의 상기 워드 라인들 중에서 상기 제3 방향으로 서로 이웃하는 2개의 워드 라인들은 도전성 연결부를 통해 서로 연결되어 워드 라인 블록을 형성하는 수직형 메모리 장치.
  11. 제10항에 있어서, 상기 워드 라인 블록에 전기적으로 연결되며 상기 제1 방향으로 연장되는 제1 콘택 플러그를 더 포함하는 수직형 메모리 장치.
  12. 제11항에 있어서, 상기 워드 라인 블록은 상기 제3 방향을 따라 서로 이격되도록 복수 개로 배치되며,
    상기 제1 콘택 플러그는 상기 제3 방향을 따라 상기 워드 라인 블록들의 상기 제2 방향으로의 양측에 번갈아 배치되는 수직형 메모리 장치.
  13. 셀 영역 및 주변 회로 영역을 포함하는 기판;
    상기 기판 상면에 수직한 제1 방향을 따라 상기 기판의 셀 영역 상에 서로 이격되도록 적층된 게이트 전극들;
    상기 기판의 셀 영역 상에 상기 제1 방향을 따라 연장되어 상기 게이트 전극들 중 적어도 일부를 관통하는 채널;
    상기 게이트 전극들 상면에 각각 접촉하며 상기 제1 방향으로 연장된 제1 콘택 플러그들;
    상기 기판의 주변 회로 영역 상에 상기 제1 방향으로 각각 연장되어 상면의 높이가 상기 제1 콘택 플러그들의 상면과 동일한 제2 콘택 플러그들;
    상기 제1 콘택 플러그들 상면에 각각 접촉하며 상기 제1 방향으로 연장된 제1 비아들; 및
    상기 기판의 주변 회로 영역 상에서 상기 제2 콘택 플러그들 중 적어도 2개 이상의 상면에 공통적으로 접촉하는 제1 배선을 포함하며,
    상기 제1 배선은 상기 기판의 주변 회로 영역 상에서, 상기 기판 상면에 평행한 제2 방향으로 연장되는 제1 부분, 및 상기 기판 상면에 평행하고 상기 제2 방향에 수직한 제3 방향으로 연장되는 제2 부분을 포함하고,
    상기 제1 비아와 상기 제1 배선의 저면의 높이는 동일하되, 상기 제1 비아의 상면은 상기 제1 배선의 상면보다 높은 수직형 메모리 장치.
  14. 삭제
  15. 삭제
  16. 제13항에 있어서,
    상기 제1 배선 상면에 접촉하며 상기 제1 방향으로 연장되어 상면의 높이가 상기 제1 비아의 상면의 높이와 동일한 제2 비아;
    상기 기판의 주변 회로 영역 상에서 상기 제2 비아의 상부에 접촉하는 제2 배선; 및
    상기 기판의 셀 영역 상에서 상기 제1 비아의 상부에 접촉하는 제3 배선을 더 포함하는 수직형 메모리 장치.
  17. 제13항에 있어서, 상기 게이트 전극들은 상기 기판 상면에 평행한 제2 방향으로 연장되는 길이가 상기 제1 방향을 따라 하층에서부터 상층으로 갈수로 점차 줄어듦에 따라 계단 형상을 가지며, 하층에서부터 상층으로 순차적으로 배치된 그라운드 선택 라인(GSL), 워드 라인들, 및 스트링 선택 라인(SSL)을 포함하는 수직형 메모리 장치.
  18. 제17항에 있어서, 각 층의 상기 워드 라인은 상기 기판 상면에 평행하고 상기 제2 방향에 수직한 제3 방향을 따라 서로 이격되도록 복수 개로 배치되며,
    상기 각 층의 상기 워드 라인들 중에서 상기 제3 방향으로 서로 이웃하는 2개의 워드 라인들은 도전성 연결부를 통해 서로 연결되어 워드 라인 블록을 형성하는 수직형 메모리 장치.
  19. 제18항에 있어서, 상기 워드 라인 블록은 상기 제3 방향을 따라 서로 이격되도록 복수 개로 배치되며,
    상기 제1 콘택 플러그들은 상기 제3 방향을 따라 상기 워드 라인 블록들의 상기 제2 방향으로의 양측에 번갈아 배치되는 수직형 메모리 장치.
  20. 셀 영역 및 주변 회로 영역을 포함하는 기판;
    상기 기판 상면에 수직한 제1 방향을 따라 상기 기판의 셀 영역 상에 서로 이격되도록 적층된 게이트 전극들;
    상기 기판의 셀 영역 상에 상기 제1 방향을 따라 연장되어 상기 게이트 전극들 중 적어도 일부를 관통하는 채널;
    상기 게이트 전극들 상면에 각각 접촉하며 상기 제1 방향으로 연장된 제1 콘택 플러그들;
    상기 기판의 주변 회로 영역 상에 상기 제1 방향으로 연장되어 상면의 높이가 상기 제1 콘택 플러그들의 상면과 동일한 제2 콘택 플러그;
    상기 제1 콘택 플러그들 상면에 각각 접촉하며 상기 제1 방향으로 연장된 제1 비아들;
    상기 기판의 주변 회로 영역 상에서 상기 기판의 상면에 평행한 제2 방향으로 연장되는 제1 부분, 및 상기 기판의 상면에 평행하고 상기 제2 방향에 수직한 제3 방향으로 연장되는 제2 부분을 포함하는 제1 배선;
    상기 제1 배선의 상면에 접촉하여 상기 제1 방향으로 연장되는 제2 비아;
    상기 제2 비아의 상부에 접촉하여, 상기 기판의 주변 회로 영역 상에서 상기 제2 및 제3 방향들 중에서 적어도 한 방향으로 연장되는 제2 배선; 및
    상기 제1 비아들의 상부에 접촉하여, 상기 기판의 셀 영역 상에서 상기 제2 및 제3 방향들 중에서 적어도 한 방향으로 연장되는 제3 배선을 포함하며,
    상기 제1 비아들과 상기 제1 배선의 저면의 높이는 동일하되, 상기 제1 비아들의 상면은 상기 제1 배선의 상면보다 높은 수직형 메모리 장치.
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