KR20210017143A - 수직형 메모리 장치 및 이의 제조 방법 - Google Patents

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Abstract

수직형 메모리 장치는 셀 영역, 상기 셀 영역의 각 양 측들에 형성된 관통 비아 영역, 및 상기 셀 영역 및 상기 관통 비아 영역을 둘러싸는 몰드 영역을 포함하는 기판, 상기 기판의 셀 영역 상에서 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되도록 적층되고 각각이 상기 기판 상면에 평행한 제2 방향으로 연장된 게이트 전극들을 포함하는 게이트 전극 구조물, 상기 기판의 셀 영역 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극 구조물의 적어도 일부를 관통하는 채널, 및 상기 기판의 몰드 영역 상에서 상기 제1 방향을 따라 교대로 반복적으로 적층되며 각각 서로 다른 절연 물질을 포함하는 제1 및 제2 막들을 포함하는 제1 몰드를 구비할 수 있다. 상기 제1 몰드에 포함된 상기 제2 막들은 각각 상기 게이트 전극 구조물에 포함된 상기 게이트 전극들과 동일한 높이에 형성되어 이들에 접촉할 수 있다.

Description

수직형 메모리 장치 및 이의 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다.
VNAND 플래시 메모리 장치의 제조 방법에서, 칩 영역 및 스크라이브 레인(S/L) 영역을 포함하는 기판 상에 절연막 및 희생막을 교대로 반복적으로 적층하여 몰드막을 형성한 후, 상기 몰드막을 계단 형상으로 패터닝하기 위한 식각 공정을 수행할 수 있다.
상기 식각 공정을 수행함에 따라서, 상기 S/L 영역 상에 형성되는 몰드막 부분이 제거되고 이를 채우는 층간 절연막이 형성되는데, 상기 몰드막의 층수가 증가함에 따라 상기 층간 절연막의 두께가 증가하게 된다. 상기 층간 절연막은 압축력을 갖는 산화물 또는 인장력을 갖는 질화물의 단일 재질로 구성되므로, 상기 S/L 영역에 발생하는 스트레스가 증가하게 된다. 이에 따라, 상기 S/L 영역과 상기 칩 영역 사이에 스트레스 차이가 발생하며, 상기 S/L 영역 상에 형성되는 TEG(Test Element Group)를 통한 테스트는 그 정확성에 한계를 가지게 된다.
본 발명의 일 과제는 개선된 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 다른 과제는 개선된 특성을 갖는 수직형 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치는 셀 영역, 상기 셀 영역의 각 양 측들에 형성된 관통 비아 영역, 및 상기 셀 영역 및 상기 관통 비아 영역을 둘러싸는 몰드 영역을 포함하는 기판; 상기 기판의 셀 영역 상에서 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되도록 적층되고 각각이 상기 기판 상면에 평행한 제2 방향으로 연장된 게이트 전극들을 포함하는 게이트 전극 구조물; 상기 기판의 셀 영역 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극 구조물의 적어도 일부를 관통하는 채널; 및 상기 기판의 몰드 영역 상에서 상기 제1 방향을 따라 교대로 반복적으로 적층되며 각각 서로 다른 절연 물질을 포함하는 제1 및 제2 막들을 포함하는 제1 몰드를 구비할 수 있다. 상기 제1 몰드에 포함된 상기 제2 막들은 각각 상기 게이트 전극 구조물에 포함된 포함된 상기 게이트 전극들과 동일한 높이에 형성되어 이에 접촉할 수 있다.
상술한 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되도록 적층되고 각각이 상기 기판 상면에 평행한 제2 방향으로 연장된 게이트 전극들을 각각 포함하며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 서로 이격된 게이트 전극 구조물들; 상기 기판 상에서 상기 제1 방향으로 연장되어 상기 각 게이트 전극 구조물들의 적어도 일부를 관통하는 채널; 및 상기 기판 상에서 상기 제1 방향을 따라 교대로 반복적으로 적층되고 각각 서로 다른 절연 물질을 포함하는 제1 및 제2 막들을 포함하며, 상기 제3 방향으로의 양 가장자리들에 형성된 상기 게이트 전극 구조물들 중 적어도 하나와 접촉하는 제1 몰드를 구비할 수 있다. 상기 각 게이트 전극 구조물들은 상기 각 게이트 전극들을 각 계단층으로 하는 계단 형상을 갖고, 상기 게이트 전극 구조물들에 대향하는 상기 제1 몰드 부분은 순차적으로 적층된 상기 하나의 제1 막 및 상기 하나의 제2 막을 함께 각 계단층으로 하는 계단 형상을 가지며, 상기 제1 몰드의 각 계단층들에 포함된 상기 제1 막과 이에 대응하는 상기 게이트 전극 구조물들의 각 계단층들은 서로 동일한 높이에 형성될 수 있다.
상술한 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상에 형성된 회로 패턴; 상기 회로 패턴 상에 형성된 베이스 패턴; 상기 기판의 상면에 수직한 제1 방향을 따라 상기 베이스 패턴 상에 서로 이격되도록 적층되고 각각이 상기 기판 상면에 평행한 제2 방향으로 연장된 게이트 전극들을 각각 포함하며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 서로 이격된 게이트 전극 구조물들; 상기 베이스 패턴 상에서 상기 제1 방향으로 연장되어 상기 각 게이트 전극 구조물들의 적어도 일부를 각각 관통하는 채널들; 상기 각 채널들의 외측벽에 형성된 전하 저장 구조물; 상기 제3 방향으로 서로 이웃하는 상기 게이트 전극 구조물들 사이에 각각 형성되어 상기 제2 방향으로 각각 연장되는 공통 소스 패턴들(CSPs); 상기 베이스 패턴 상에서 상기 제1 방향을 따라 교대로 반복적으로 적층되고 각각 서로 다른 절연 물질을 포함하는 제1 및 제2 막들을 포함하며, 상기 제3 방향으로의 양 가장자리들에 형성된 상기 게이트 전극 구조물들 중 적어도 하나의 측벽과 접촉하는 제1 몰드; 상기 게이트 전극 구조물들 중에서 상기 제3 방향으로의 가운데 부분에 형성된 서로 이웃하는 2개의 게이트 전극 구조물들 사이에 형성되어 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 교대로 반복적으로 적층되고 상기 제1 및 제2 막들과 각각 실질적으로 동일한 물질을 포함하는 제1 및 제2 패턴들을 포함하는 제2 몰드; 및 상기 게이트 전극 구조물들과 상기 제1 몰드 사이에 형성되어 상기 제1 방향으로 연장되며, 상기 회로 패턴과 전기적으로 연결된 관통 비아를 포함할 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법은 셀 영역, 상기 셀 영역의 각 양 측들에 형성된 관통 비아 영역, 상기 셀 영역 및 상기 관통 비아 영역을 둘러싸는 몰드 영역, 및 상기 몰드 영역을 둘러싸는 스크라이브 레인(S/L) 영역을 포함하는 기판 상에, 상기 기판 상면에 수직한 제1 방향을 따라 절연막 및 희생막을 교대로 반복적으로 적층하여 몰드막을 형성하고; 상기 관통 비아 영역, 및 이에 인접한 상기 셀 영역 및 상기 몰드 영역 부분 상에 형성된 상기 몰드막 부분을 제거하여, 상기 몰드 영역 및 상기 S/L 영역 상에는 제1 몰드를 형성하고 상기 셀 영역 상에는 제2 몰드를 형성하며; 상기 제2 몰드를 관통하는 채널을 형성하고;
상기 제2 몰드를 관통하는 개구를 형성하고; 그리고 상기 개구를 통해 상기 제2 몰드에 포함된 상기 희생막들을 게이트 전극들로 각각 치환하는 것을 포함할 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법은 기판 상에 상기 기판 상면에 수직한 제1 방향을 따라 절연막 및 희생막을 교대로 반복적으로 적층하여 몰드막을 형성하고; 상기 몰드막을 관통하는 제1 개구를 형성하여 상기 몰드막을 부분적으로 제거하며, 상기 제1 개구를 둘러싸는 상기 몰드막 부분은 계단 형상을 갖고; 상기 몰드막을 관통하는 채널을 형성하고; 상기 몰드막를 관통하는 제2 개구를 형성하고; 그리고 상기 제2 개구를 통해 상기 몰드막에 포함된 상기 희생막들을 게이트 전극들로 각각 치환하는 것을 포함할 수 있다. 상기 희생막들을 상기 게이트 전극들로 치환할 때, 상기 몰드막의 가장자리 부분에 포함된 상기 희생막들은 치환되지 않을 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법은 기판 상에 상기 기판 상면에 수직한 제1 방향을 따라 절연막 및 희생막을 교대로 반복적으로 적층하여 몰드막을 형성하고; 상기 몰드막을 부분적으로 제거하여, 상기 몰드막을 관통하여 상기 기판 상면에 평행한 제3 방향을 따라 각각 연장되는 제1 개구를 상기 기판 상면에 평행하고 상기 제3 방향과 교차하는 제2 방향을 따라 복수 개로 형성하며, 상기 각 제1 개구들을 둘러싸는 상기 몰드막 부분은 계단 형상을 갖고; 상기 제1 개구들 사이에 형성된 상기 몰드막 부분을 관통하여 상기 제1 방향으로 연장되는 채널을 형성하고; 상기 제1 개구들 사이에 형성된 상기 몰드막 부분을 관통하여 상기 제2 방향으로 각각 연장되는 복수의 제2 개구들을 형성함으로써, 상기 제3 방향을 따라 서로 이격되는 복수 개의 몰드들을 형성하고; 그리고 상기 제2 개구들을 통해 상기 각 복수 개의 몰드들에 포함된 상기 희생막들을 게이트 전극들로 각각 치환하는 것을 포함할 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 칩 영역 및 S/L 영역을 포함하는 기판 상에 교대로 반복적으로 적층된 절연막 및 희생막을 포함하는 몰드막이 계단 형상을 갖도록 패터닝하는 공정 시, 상기 S/L 영역 상에 형성되는 몰드막 부분을 제거하지 않고 잔류시킬 수 있다. 이에 따라, 상기 칩 영역에서와 동일하게 상기 S/L 영역에서도 각각 압축력 및 인장력을 갖는 절연막 및 희생막을 포함하는 몰드막이 잔류하므로, 상기 S/L 영역에 발생하는 스트레스가 감소할 수 있으며, 상기 S/L 영역이 상기 칩 영역과 유사한 스트레스를 가짐으로써 상기 S/L 영역 상에 형성되는 TEG를 통해 상기 칩 영역에 대한 테스트를 정확하게 할 수 있다.
도 1 내지 5는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들 및 사시도들이다.
도 6 내지 25는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다.
도 26, 27a 및 27b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 사시도이다.
도 28 및 29는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 사시도이다.
도 30 및 31은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 사시도이다.
도 32 및 33은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 사시도이다.
도 34 및 35는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하고자 한다. 이하에서는, 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1 내지 5는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들 및 사시도들이다. 구체적으로, 도 1, 2 및 4는 평면도들이고, 도 3 및 5는 사시도들이다.
이때, 도 2 및 도 4는 각각 도 1의 X 영역 및 Y 영역에 대한 평면도들이고, 도 3 및 5는 각각 도 1의 X 영역 및 Y 영역에 대한 사시도들이다. 한편, 도 3 및 도 5를 포함한 모든 사시도들에서는 도면의 복잡성을 회피하기 위해서 층간 절연막들, 캐핑 패턴, CSP 등의 구성 요소들이 생략되어 도시되지 않고 있다.
도 1을 참조하면, 기판(100)은 제1 영역(I) 및 이를 둘러싸는 제2 영역(II)을 포함할 수 있다. 이때, 기판(100)의 제1 영역(I)은 상기 각 제2 및 제3 방향들을 따라 복수 개로 형성될 수 있으며, 기판(100)의 제2 영역(II)은 각 제1 영역들(I)을 둘러싸도록 형성될 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(600)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
기판(100)의 제1 영역(I)은 반도체 칩이 형성되는 칩 영역일 수 있고, 기판(100)의 제2 영역(II)은 상기 칩 영역을 둘러싸는 스크라이브 레인(Scribe lane; S/L) 영역일 수 있다. 예시적인 실시예들에 있어서, 기판(100)의 제2 영역(II)에는 포토리소그래피(Photolithography) 공정에 사용되는 노광 마스크를 정확한 위치에 정렬시키기 위한 얼라인 키(Alignment Key), 상기 수직형 메모리 장치의 누설전류 등을 검출하는 TEG(Test Element Group) 등이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 씨오피(Cell Over Peri: COP) 구조를 가질 수 있다. 즉, 기판(100)의 제1 영역(I) 내에 포함되는 셀 영역에 형성되는 메모리 셀을 구동시키는 회로 패턴이 상기 메모리 셀의 주변에 형성되는 것이 아니라, 상기 메모리 셀의 하부에 형성될 수 있다. 이에 따라, 기판(100) 상에는 상기 회로 패턴이 형성되는 회로 패턴 영역과 상기 셀 영역이 수직으로 적층될 수 있으며, 상기 회로 패턴은 하부 회로 패턴으로 지칭될 수도 있다. 다만 본 발명의 개념은 반드시 이에 한정되지는 않으며, 상기 수직형 메모리 장치가 COP 구조를 갖더라도, 상기 셀 영역 주변에 상기 회로 패턴의 일부가 형성되는 주변 회로 영역이 더 형성될 수도 있다.
도 2 및 4를 참조하면, 기판(100)의 제1 영역(I)은 제3 내지 제5 영역들(III, IV, V)을 포함할 수 있다.
기판(100)의 제3 영역(III)은 메모리 셀들이 형성되는 셀 영역일 수 있다. 예시적인 실시예들에 있어서, 기판(100)의 제3 영역(III)은 상기 각 제2 및 제3 방향들을 따라 복수 개로 형성될 수 있다.
이하에서는, 도 1의 X 영역을 도시하는 평면도들에서 왼쪽에 형성된 제3 영역(III)은 제1 셀 영역으로 지칭될 수 있고, 오른쪽에 형성된 제3 영역(III)은 제2 셀 영역으로 지칭될 수 있다. 또한, 도 1의 Y 영역을 도시하는 평면도들에서 왼쪽에 형성된 제3 영역(III)은 제2 셀 영역으로 지칭될 수 있고, 오른쪽에 형성된 제3 영역은 제3 셀 영역으로 지칭될 수 있다.
기판(100)의 제4 영역(IV)은 하부 회로 패턴에 연결되는 관통 비아들이 형성되는 관통 비아 영역일 수 있으며, 제3 영역(III)의 상기 제2 방향으로의 각 양 측들에 형성될 수 있다. 예시적인 실시예들에 있어서, 기판(100)의 제4 영역(IV)은 상기 제2 방향을 따라 복수 개로 형성될 수 있으며, 상기 제3 방향을 따라 각각 연장될 수 있다.
기판(100)의 제5 영역(V)은 제3 및 제4 영역들(III, IV)을 둘러싸면서 제2 영역(II)에 의해 둘러싸이는 영역일 수 있다. 기판(100)의 제5 영역(V)에는 몰드막이 패터닝된 후 몰드가 잔류하므로, 몰드 영역으로 지칭될 수도 있다. 기판(100)의 제5 영역(V)은 위에서 보았을 때 사각 링과 유사한 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제5 영역(V)은 제3 영역(III)의 상기 제3 방향으로의 양 측들, 및 제4 영역(IV)의 상기 제2 방향으로의 일측 및 상기 제3 방향으로의 양측들을 둘러쌀 수 있다.
한편, 기판(100)의 제3 영역(III)의 상기 제3 방향으로의 가운데 부분에는 상기 제1 방향을 따라 교대로 반복적으로 적층된 절연 패턴들(205) 및 희생 패턴들(215)을 포함하는 제2 몰드(209)가 형성될 수 있다. 일부 관통 비아들은 제2 몰드(209)를 관통하여 하부 회로 패턴에 연결될 수 있다. 예시적인 실시예들에 있어서, 제2 몰드(209)는 상기 제2 방향을 따라 연장될 수 있다.
도 3 및 5를 참조하면, 게이트 전극 구조물(360)은 기판(100)의 제3 영역(III) 상에 형성될 수 있고, 제1 몰드(207)는 기판(100)의 제2 영역(II) 및 제5 영역(III) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 제4 영역(IV)을 둘러싸는 게이트 전극 구조물(260) 부분 및 제1 몰드(207) 부분은 함께 계단 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 몰드(207)는 기판(100)의 제4 영역(IV)을 향해서, 순차적으로 적층된 하나의 절연막(200) 및 하나의 희생막(210)을 함께 각 계단층으로 하는 계단 형상을 갖는 계단 구조물일 수 있으며, 게이트 전극 구조물(360)은 상기 각 게이트 전극들을 각 계단층으로 하는 계단 형상을 갖는 계단 구조물일 수 있다.
본 명세서에서는, 계단 구조물의 각 층들을 "계단층"으로 정의하고, 상기 각 계단층들의 각 양 단부들에 형성되어 상부 계단층들에 의해 상기 제1 방향으로 오버랩되지 않아 외부로 노출되는 부분을 "계단"으로 정의하기로 한다.
예시적인 실시예들에 있어서, 제1 몰드(207)의 상기 계단층들에 포함된 희생막들(210)은 이에 대응하는 게이트 전극 구조물(360)의 상기 각 계단층들과 서로 동일한 층에 형성될 수 있으며, 제1 몰드(207)의 상기 계단층들에 포함된 희생막들(210)이 갖는 경사는 게이트 전극 구조물(360)에 포함된 상기 계단층들이 갖는 경사와 서로 동일할 수 있다.
예시적인 실시예들에 있어서, 제1 몰드(207)의 상기 계단층들에 포함된 희생막들(210)과 이에 대응하는 게이트 전극 구조물들(360)의 각 계단층들은 서로 연결될 수 있다.
예시적인 실시예들에 있어서, 제2 몰드(209)는 기판(100)의 제3 영역(III)의 상기 제3 방향으로의 가운데 부분에 형성되어 서로 이웃하는 게이트 전극 구조물들(360) 사이에서 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 교대로 반복적으로 적층된 절연 패턴(205) 및 희생 패턴(215)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 몰드(207)와 유사하게, 제2 몰드(209)도 순차적으로 적층된 하나의 절연 패턴(205) 및 하나의 희생 패턴(215)을 함께 각 계단층으로 하는 계단 형상을 갖는 계단 구조물일 수 있다.
예시적인 실시예들에 있어서, 제2 몰드(209)의 상기 각 계단층들에 포함된 희생 패턴들(215)과 이에 대응하는 게이트 전극 구조물들(360)의 각 계단층들은 서로 연결될 수 있다.
상기 수직형 메모리 장치는 기판(100)의 제1 영역(I)의 가장자리에 형성되는 제5 영역(V), 및 기판(100)의 제1 영역(I)을 둘러싸는 제2 영역(II) 내에 제1 몰드(207)가 존재할 수 있으며, 이에 따라 후술하는 상기 수직형 메모리 장치의 제조 방법에서, 기판(100)의 제1 영역(I)의 가운데 형성되는 제3 영역(III)에서와 동일하게 각각 압축력과 인장력을 갖는 절연막(200) 및 희생막(210)이 교대로 적층됨으로써, 기판(100)에 일방적인 스트레스가 인가되지 않을 수 있다.
도 6 내지 25는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 7-8, 12 및 17은 평면도들이고, 도 6, 9-11, 13-16, 및 18-25는 단면도들이다.
이때, 도 7 및 12는 도 1의 X 영역에 대한 평면도들이고, 도 8 및 17은 도 1의 Y 영역에 대한 평면도들이다. 한편, 도 6, 9-10, 13, 15, 18 및 22는 대응하는 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 11, 19 및 23은 대응하는 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 14, 16, 20 및 24는 대응하는 평면도들의 C-C'선을 따라 절단한 단면도들이고, 도 21 및 25는 대응하는 평면도들의 D-D'선을 따라 절단한 단면도들이다.
도 6을 참조하면, 기판(100) 상에 회로 패턴을 형성하고, 이를 커버하는 제1 및 제2 하부 층간 절연막들(130, 180)을 기판(100) 상에 순차적으로 형성할 수 있다.
기판(100)은 상부에 소자 분리 패턴(110)이 형성된 필드 영역 및 그 이외의 액티브 영역을 포함할 수 있다. 소자 분리 패턴(110)은 에스티아이(STI) 공정을 통해 형성될 수 있으며, 예를 들어 산화물을 포함할 수 있다.
상기 회로 패턴은 트랜지스터, 하부 콘택 플러그(140), 하부 배선들(150, 170), 하부 비아(160) 등을 포함할 수 있다.
예를 들어, 기판(100) 상에 형성된 하부 게이트 구조물(120), 및 이에 인접하는 상기 액티브 영역 상부에 형성된 제1 불순물 영역(105)을 포함하는 트랜지스터가 형성될 수 있다. 예시적인 실시예들에 있어서, 하부 게이트 구조물(120)은 기판(100) 상에 순차적으로 적층된 하부 게이트 절연 패턴, 하부 게이트 전극 및 하부 게이트 마스크를 포함할 수 있다.
제1 하부 층간 절연막(130)은 기판(100) 상에 형성되어 상기 트랜지스터를 커버할 수 있으며, 하부 콘택 플러그(140)는 제1 하부 층간 절연막(130)을 관통하여 제1 불순물 영역(105) 또는 하부 게이트 전극(120)에 접촉할 수 있다. 제1 하부 배선(150)은 제1 하부 층간 절연막(130) 상에 형성되어 하부 콘택 플러그(140) 상면에 접촉할 수 있다. 제1 하부 배선(150) 상에는 제1 하부 비아(160) 및 제2 하부 배선(170)이 순차적으로 적층될 수 있다. 제2 하부 층간 절연막(180)은 제1 하부 층간 절연막(130) 상에 형성되어 제1 및 제2 하부 배선들(150, 170) 및 제1 하부 비아(160)를 커버할 수 있다.
도 6은 상기 회로 패턴이 기판(100)의 제4 영역(IV) 상에만 형성된 것을 도시하고 있으나, 본 발명의 개념은 반드시 이에 한정되지 않는다. 즉, 상기 회로 패턴은 기판(100)의 제1 내지 제5 영역들(I, II, III, IV, V) 상에 상기 각 제2 및 제3 방향들을 따라 복수 개로 형성될 수 있다.
이후, 제2 하부 층간 절연막(180) 상에 베이스 패턴(190)을 형성하고, 베이스 패턴(190) 상에 절연막(200) 및 희생막(210)을 교대로 반복적으로 적층함으로써 몰드막을 형성할 수 있다.
베이스 패턴(190)은 예를 들어, 실리콘과 같은 반도체 물질을 포함할 수 있고, 절연막(200)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 희생막(210)은 절연막(200)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 7 내지 9를 참조하면, 기판(100)의 제1 및 제2 영역들(I, II)을 커버하되 기판(100)의 제4 영역(IV)은 커버하지 않는 제1 포토레지스트 패턴(도시되지 않음)을 최상층 절연막(200) 상에 형성하고, 이를 식각 마스크로 사용하는 식각 공정 및 상기 제1 포토레지스트 패턴의 면적을 축소시키는 트림 공정을 교대로 반복적으로 수행함으로써 상기 몰드막을 식각할 수 있다.
이때, 상기 제1 포토레지스트 패턴은 기판(100)의 제4 영역(IV)만을 노출시키는 제1 개구를 포함할 수 있으며, 상기 제1 개구는 상기 트림 공정이 반복적으로 수행됨에 따라 그 크기가 확장될 수 있다. 이에 따라, 상기 제1 포토레지스트 패턴의 상기 제1 개구는 상기 트림 공정이 반복적으로 수행될 때마다 제4 영역(IV)을 둘러싸며 이에 인접한 제3 및 제5 영역들(III, V) 부분을 점차 더 많이 노출시키도록 확장될 수 있다. 상기 식각 및 상기 트림 공정을 수행한 후, 상기 제1 포토레지스트 패턴은 예를 들어, 애싱(ashing) 및/또는 스트립(stripping) 공정을 통해 제거될 수 있다.
상기 몰드막에 대한 식각 공정 후, 기판(100)의 제2 영역(II) 및 제5 영역(V) 상에는 제1 몰드(207)가 잔류할 수 있고, 기판(100)의 제3 영역(III) 상에는 제2 몰드(208)가 잔류할 수 있다. 이때, 제1 및 제2 몰드들(207, 208)은 기판(100)의 제3 영역(III)과 제5 영역(V)의 경계에서 서로 접촉하여 연결될 수 있다. 한편, 기판(100)의 제4 영역(IV) 상에는 상기 제1 개구에 의해 베이스 패턴(190)이 노출될 수 있다.
예시적인 실시예들에 있어서, 제2 몰드(208)는 하나의 절연막(200) 및 하나의 희생막(210)을 각 계단층으로 하며 상기 제2 방향을 향하는 계단 형상을 갖는 계단 구조물일 수 있으며, 이에 대향하는 제1 몰드(207)의 부분도 역시 하나의 절연막(200) 및 하나의 희생막(210)을 각 계단층으로 하는 계단 형상을 갖는 계단 구조물일 수 있다. 또한, 기판(100)의 제4 영역(IV)에 인접한 제3 영역(III) 및 제5 영역(V) 부분들 상에 각각 형성된 제1 및 제2 몰드(207, 208)의 부분들은 함께 제4 영역(IV)을 둘러싸는 계단 형상을 갖는 계단 구조물일 수 있다.
예시적인 실시예들에 있어서, 제4 영역(IV)을 둘러싸는 제1 및 제2 몰드(207, 208)의 부분들이 함께 형성하는 계단 구조물은 상부에서 보았을 때, 제4 영역(IV)의 중심에 가까워질수록 크기가 점차 작아지는 사각 링 형상을 가질 수 있다.
도 10 및 11을 참조하면, 제1 및 제2 몰드들(207, 208)의 측벽을 커버하는 제1 층간 절연막(220)을 베이스 패턴(190) 상에 형성한 후, 최상층 절연막(200)의 상면 및 제1 층간 절연막(220)의 상면에 제2 층간 절연막(230)을 형성할 수 있다.
제1 및 제2 층간 절연막들(220, 230)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 절연막(200)과 혹은 서로 간에 병합될 수도 있다.
도 12 내지 14를 참조하면, 제2 층간 절연막(230) 상에 제1 마스크(도시되지 않음)를 형성한 후, 이를 식각 마스크로 사용하여 기판(100)의 제3 영역(III) 상에 형성된 제2 층간 절연막(230), 절연막들(200) 및 희생막들(210)을 식각함으로써, 이들을 관통하여 베이스 패턴(190)의 상면을 부분적으로 노출시키는 채널 홀을 형성하고, 이를 채우는 기둥 구조물을 다음과 같이 형성할 수 있다.
즉, 상기 제1 마스크를 제거한 후, 상기 채널 홀에 의해 노출된 베이스 패턴(190) 상면을 씨드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 상기 채널 홀을 부분적으로 채우는 반도체 패턴(240)을 형성할 수 있다. 예시적인 실시예들에 있어서, 반도체 패턴(240)은 그 상면이 절연막들(200) 중에서 베이스 패턴(190) 상면으로부터 상기 제1 방향으로 2번째 층에 형성된 절연막(200)의 상면과 저면 사이에 위치할 수 있다. 경우에 따라, 반도체 패턴(240) 형성 공정은 생략될 수도 있다.
이후, 상기 채널 홀의 측벽, 반도체 패턴(240)의 상면, 및 제2 층간 절연막(230)의 상면에 제1 블로킹 막, 전하 저장막, 터널 절연막 및 제1 스페이서 막(도시되지 않음)을 순차적으로 형성하고, 상기 제1 스페이서 막을 이방성 식각하여 상기 채널 홀의 측벽 상에만 잔류하는 제1 스페이서(도시되지 않음)를 형성한 후, 상기 제1 스페이서를 식각 마스크로 사용하여 상기 제1 블로킹 막, 상기 전하 저장막 및 상기 터널 절연막을 식각함으로써, 반도체 패턴(240) 및 상기 채널 홀의 측벽 상에 저면 중앙부가 뚫린 컵 형상을 갖는 제1 블로킹 패턴(250), 전하 저장 패턴(260) 및 터널 절연 패턴(270)을 각각 형성할 수 있다. 이때, 반도체 패턴(240)의 상부도 부분적으로 함께 제거될 수 있다. 터널 절연 패턴(270), 전하 저장 패턴(260) 및 제1 블로킹 패턴(250)은 함께 전하 저장 구조물(280)을 형성할 수 있다.
상기 제1 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있고, 터널 절연 패턴(270) 및 제1 블로킹 패턴(250)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 전하 저장 패턴(260)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 제1 스페이서를 제거한 후, 노출된 반도체 패턴(240), 터널 절연 패턴(270), 및 제2 층간 절연막(230) 상에 채널막을 형성하고, 상기 채널 홀의 나머지 부분을 채우는 충전막을 상기 채널막 상에 형성한다. 제2 층간 절연막(230)의 상면이 노출될 때까지 상기 충전막 및 상기 채널막을 평탄화함으로써, 상기 채널 홀의 나머지 부분을 채우는 충전 패턴(300)을 형성할 수 있으며, 상기 채널막은 채널(290)로 변환될 수 있다.
예시적인 실시예들에 있어서, 채널(290)은 기판(100)의 제3 영역(III) 상에서 상기 각 제2 및 제3 방향들을 따라 복수 개로 형성될 수 있으며, 이들은 채널 블록 및 채널 어레이를 형성할 수 있다.
이후, 충전 패턴(300), 채널(290), 및 전하 저장 구조물(280)의 상부를 제거하여 트렌치(도시되지 않음)를 형성하고, 상기 트렌치를 채우는 캐핑 패턴(310)을 형성할 수 있다. 이에 따라, 상기 채널 홀 내에는 반도체 패턴(240), 채널(290), 전하 저장 구조물(280), 충전 패턴(300) 및 캐핑 패턴(310)을 포함하는 상기 기둥 구조물이 형성될 수 있다.
채널(290) 및 캐핑 패턴(310)은 각각 불순물이 도핑되거나 도핑되지 않은 단결정 실리콘 혹은 폴리실리콘을 포함할 수 있다.
이후, 제2 층간 절연막(230) 및 캐핑 패턴(310) 상에 제3 층간 절연막(320)을 형성하고, 제3 층간 절연막(320) 상에 제2 마스크(도시되지 않음)를 형성한 후, 이를 식각 마스크로 사용하여 기판(100)의 제3 영역(III) 상에서 제2 및 제3 층간 절연막들(230, 320), 절연막들(200) 및 희생막들(210)을 관통하며 상기 제2 방향으로 각각 연장되는 제2 개구들(330)을 형성하여 베이스 패턴(190) 상면을 노출시킬 수 있다. 이에 따라, 기판(100)의 제3 영역(III) 상에 잔류하는 제2 몰드(208)에 포함된 절연막(200) 및 희생막(210)은 각각 절연 패턴(205) 및 희생 패턴(215)으로 변환될 수 있다.
제2 개구들(330) 중에서 상기 제3 방향으로의 양 가장자리에 각각 형성된 것들은 기판(100)의 제5 영역(V)으로부터 상기 제3 방향을 따라 일정 거리만큼 이격되도록 형성될 수 있으며, 또한 제2 개구들(330)은 기판(100)의 제3 영역(III)의 상기 제3 방향으로의 가운데 부분에는 형성되지 않을 수 있다.
도 15 및 16을 참조하면, 상기 제2 마스크를 제거한 후, 제2 개구들(330)에 의해 노출된 희생 패턴들(215)을 예를 들어, 습식 식각 공정을 통해 제거하여, 각 층의 절연 패턴들(205) 사이에 갭(340)을 형성할 수 있으며, 갭(340)에 의해 제1 블로킹 패턴(250)의 외측벽 일부, 및 반도체 패턴(240)의 측벽 일부가 노출될 수 있다.
이때, 제2 개구들(330)은 기판(100)의 제3 영역(III) 상에만 형성되므로, 상기 습식 식각 공정에 의해 기판(100)의 제3 영역(III) 상에 잔류하는 제2 몰드(208)에 포함된 희생 패턴들(215)만이 제거될 수 있고, 기판(100)의 제2 영역(II) 및 제5 영역(V) 상에 잔류하는 제1 몰드(207)에 포함된 희생막들(210)은 제거되지 않을 수 있다.
예시적인 실시예들에 있어서, 제1 몰드(207)는 기판(100)의 제3 영역(III)의 상기 제3 방향으로의 양측들에 각각 배치된 제5 영역(V) 부분들 상에 형성될 수 있다. 다른 실시예들에 있어서, 제1 몰드(207)는 기판(100)의 제3 영역(III)의 상기 제3 방향으로의 일 측에 배치된 제5 영역(V) 부분 상에만 형성될 수도 있다.
한편, 제2 개구들(330)은 기판(100)의 제3 영역(III)의 상기 제3 방향으로의 가운데 부분에는 형성되지 않으므로, 기판(100)의 제3 영역(III)의 상기 가운데 부분 상에서는 희생 패턴들(215)이 제거되지 않고 잔류할 수 있으며, 이들은 절연 패턴들(205)과 함께 제3 몰드(209)를 형성할 수 있다. 제3 몰드(209)는 기판(100)의 제3 영역(III) 상에서 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 제1 몰드(207)는 기판(100)의 제4 영역(IV)을 향해서, 순차적으로 적층된 하나의 절연막(200) 및 하나의 희생막(210)을 함께 각 계단층으로 하는 계단 형상을 갖는 계단 구조물일 수 있다.
이와 유사하게, 제3 몰드(209)는 순차적으로 적층된 하나의 절연 패턴(205) 및 하나의 희생 패턴(215)을 함께 각 계단층으로 하는 계단 형상을 갖는 계단 구조물일 수 있다.
도 17 내지 21을 참조하면, 노출된 제1 블로킹 패턴(250)의 외측벽, 노출된 반도체 패턴(240)의 측벽, 갭(340)의 내벽, 절연 패턴들(205)의 표면, 노출된 베이스 패턴(190) 상면, 및 제3 층간 절연막(320)의 상면에 제2 블로킹 막(350)을 형성하고, 제2 블로킹 막(350) 상에 갭(340)의 나머지 부분을 충분히 채우는 게이트 도전막을 형성할 수 있다. 제2 블로킹 막(350)과 상기 게이트 도전막 사이에는 게이트 배리어 막이 더 형성될 수도 있다.
제2 블로킹 막(350)은 예를 들어, 알루미늄 산화물 등과 같은 금속 산화물을 포함할 수 있고, 상기 게이트 도전막은 예를 들어, 텅스텐, 알루미늄 등과 같은 저 저항 금속을 포함할 수 있으며, 상기 게이트 배리어 막은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있다.
이후, 상기 게이트 도전막을 부분적으로 제거하여, 갭(340) 내부에 게이트 도전 패턴을 형성할 수 있으며, 상기 게이트 배리어 막이 형성된 경우에는, 이것 역시 부분적으로 제거되어 게이트 배리어 패턴을 형성할 수 있다. 상기 게이트 도전 패턴 및 상기 게이트 배리어 패턴은 함께 게이트 전극을 형성할 수 있다. 상기 게이트 전극은 상기 제1 방향을 따라 서로 이격되도록 복수 개의 층들에 적층되어 게이트 전극 구조물(360)을 형성할 수 있으며, 상기 각 게이트 전극들은 기판(100)의 제3 영역(III) 상에서 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 게이트 전극 구조물(360)은 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 각각 연장되는 게이트 전극 구조물들(360)은 제2 개구(330)에 의해 상기 제3 방향으로 서로 이격될 수 있다. 일 실시예에 있어서, 게이트 전극 구조물들(360) 중에서 상기 제3 방향으로의 각 양 단부에 형성된 것은 제1 몰드(207)와 접촉할 수 있다.
예시적인 실시예들에 있어서, 게이트 전극 구조물(360)은 기판(100)의 제3 영역(III)과 제5 영역(V)의 경계에서 제1 몰드(207)와 접촉할 수 있으며, 기판(100)의 제3 영역(III)의 가운데 부분에서 제3 몰드(209)와 접촉할 수 있다.
예시적인 실시예들에 있어서, 게이트 전극 구조물(360)에 포함된 상기 게이트 전극들은 각각 제1 몰드(207)에 포함된 희생막들(210) 및 제3 몰드(209)에 포함된 희생 패턴들(215)과 실질적으로 동일한 높이에 형성될 수 있다.
게이트 전극 구조물(360)에 포함된 상기 게이트 전극들은 기판(100)의 제3 영역(III) 상의 희생 패턴들(215)을 각각 치환하여 형성된 것이며, 희생 패턴들(215)을 포함하는 제2 몰드(208)가 계단 형상을 가짐에 따라, 게이트 전극 구조물(360) 역시 상기 각 게이트 전극들을 각 계단층으로 하는 계단 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 게이트 전극 구조물(360)의 각 계단층들은 이에 대응하는 제1 몰드(207)의 각 계단층들에 포함된 희생막(210)과 서로 동일한 층에 형성될 수 있으며, 게이트 전극 구조물(360)에 포함된 상기 계단층들이 갖는 경사는 제1 몰드(207)의 상기 계단층들에 포함된 희생막들(210)이 갖는 경사와 서로 동일할 수 있다.
상기 게이트 전극은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(362, 364, 366)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(362)은 최하층에 형성되고, 제3 게이트 전극(366)은 최상층 및 그 하부의 1개의 층, 즉 제1 및 제2 층들에 형성되며, 제2 게이트 전극(364)은 제1 게이트 전극(362) 및 제3 게이트 전극(366) 사이에서 복수의 층들에 형성될 수 있으나, 본 발명의 개념은 이에 한정되지는 않는다.
이후, 제2 개구(330)에 의해 노출된 베이스 패턴(190) 상부에 불순물을 주입하여 제2 불순물 영역(195)을 형성할 수 있다.
이후, 제2 개구(330)에 의해 노출된 베이스 패턴(190) 상면, 제2 개구(330)의 측벽, 및 제3 층간 절연막(320) 상면에 제2 스페이서 막을 형성한 후, 상기 제2 스페이서 막을 이방성 식각함으로써, 제2 개구(330)의 각 측벽 상에 제2 스페이서(370)를 형성할 수 있다.
이후, 제2 불순물 영역(195) 상에 제2 개구(330)의 나머지 부분을 채우는 공통 소스 패턴(CSP)(380)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제2 개구(330)을 채우는 제1 도전막을 노출된 제2 불순물 영역(195) 상면, 제2 스페이서(370) 및 제3 층간 절연막(320) 상에 형성한 후, 제3 층간 절연막(320)의 상면이 노출될 때까지 상기 제1 도전막 상부를 평탄화함으로써, CSP(380)를 형성할 수 있다. 이때, 제3 층간 절연막(320) 상면에 형성된 제2 블로킹 막(350) 부분도 함께 제거될 수 있다. CSP(380)는 제2 개구(330) 내에 형성되어 하부의 제2 불순물 영역(195) 상면에 접촉할 수 있다.
상기 제2 방향으로 연장되는 제2 개구(330)를 채우는 CSP(380) 및 제2 스페이서(370)에 의해서, 동일한 층에 형성되는 각 제1 내지 제3 게이트 전극들(362, 364, 366)은 상기 제3 방향을 따라 서로 분리될 수 있다.
도 22 내지 25를 참조하면, 제3 층간 절연막(330), CSP(380), 제2 스페이서(370) 및 제2 블로킹 막(350) 상에 제4 층간 절연막(390)을 형성한 후, 제3 및 제4 층간 절연막들(320, 390)을 관통하여 캐핑 패턴(310) 상면에 접촉하는 제1 콘택 플러그(402)를 형성하고, 제1 내지 제4 층간 절연막들(220, 230, 320, 390), 절연 패턴(115) 및 제2 블로킹 막(350)을 관통하여 제1 내지 제3 게이트 전극들(362, 364, 366) 중 어느 하나의 패드 상면에 각각 접촉하는 제2 내지 제4 콘택 플러그들(404, 406, 408)을 형성할 수 있다.
이후, 제1 내지 제4 층간 절연막들(220, 230, 320, 390), 베이스 패턴(190), 및 제2 하부 층간 절연막(190)을 관통하여 제3 하부 배선(170)의 상면에 접촉하는 관통 비아(410)를 형성할 수 있다.
이후, 제4 층간 절연막(390), 제1 내지 제4 콘택 플러그들(402, 404, 406, 408) 및 관통 비아(410) 상에 제5 층간 절연막을 형성하고, 이를 관통하여 제1 콘택 플러그(402) 상면에 접촉하는 비트 라인 및 상부 배선들을 형성함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
전술한 바와 같이, 기판(100) 상에 교대로 반복적으로 적층된 절연막(200) 및 희생막(210)을 포함하는 몰드막을 패터닝할 때, 기판(100)의 제2 및 제5 영역들(II, V) 상에 형성된 상기 몰드막 부분들을 제거하지 않고 제1 몰드(207)로 잔류시킬 수 있다. 이에 따라, 제1 몰드(207)에 포함된 절연막(200) 및 희생막(210)이 각각 산화물 및 질화물을 포함하므로, 이들 각각이 갖는 압축력 및 인장력이 서로 상쇄되어 기판(100)의 제2 영역(II)에 발생하는 스트레스가 감소할 수 있다.
도 26, 27a 및 27b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 사시도이다. 구체적으로, 도 26은 도 1의 Y 영역에 대한 평면도이고, 도 27a 및 도 27b는 도 1의 Y 영역에 대한 사시도들이다.
상기 수직형 메모리 장치는 얼라인 키를 제외하면 도 1 내지 도 25를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하므로, 이에 대한 자세한 설명은 생략한다.
도 26을 참조하면, 제2 층간 절연막(230)을 형성하기 전에, 기판(100)의 제2 영역(II) 상에 형성된 제1 몰드(207)를 부분적으로 제거함으로써, 제1 몰드(207)를 상기 제1 방향으로 관통하는 얼라인 키(Alignment Key)(225)를 더 형성할 수 있다.
예시적인 실시예들에 있어서, 얼라인 키(225)는 제1 몰드(207)의 모든 층에 형성된 절연막들(200) 및 희생막들(210)을 제거함으로써 형성될 수 있으며, 이 경우 얼라인 키(225)가 형성되는 부분 상에는 베이스 패턴(190)의 상면이 노출될 수 있다.
이와는 달리, 얼라인 키(225)는 제1 몰드(207)의 최상층 절연막(200)으로부터 특정 층에 형성된 절연막(200)까지 제거함으로써 형성될 수도 있다.
한편, 도 26은 얼라인 키(225)가 위에서 보았을 때, 사각형 형상을 갖는 것으로 도시하고 있으나, 본 발명의 개념은 반드시 이에 한정되지 않는다. 즉, 얼라인 키(225)는 위에서 보았을 때, 사각형 형상 이외에 다양한 형상을 가질 수 있다.
또한, 도 26에는 한 개의 얼라인 키(225)가 기판(100)의 제2 영역(II) 상에 형성된 것을 도시하고 있으나, 본 발명의 개념은 반드시 이에 한정되지 않는다. 즉, 복수 개의 얼라인 키들(225)이 기판(100)의 제2 영역(II) 상에 형성될 수 있으며, 상기 복수 개의 얼라인 키들(225)은 기판(100)의 제1 영역(I) 상에도 형성될 수 있다.
도 27a를 참조하면, 제3 마스크(도시되지 않음)을 사용하는 식각 공정을 수행함으로써, 제2 영역(II) 상에 형성된 제1 몰드(207)를 부분적으로 제거할 수 있으며, 이에 따라 얼라인 키(225)는 기판(100) 상면에 수직한 측벽을 가질 수 있다.
도 27b를 참조하면, 제2 포토레지스트 패턴(도시되지 않음)을 사용하는 식각 공정 및 상기 제2 포토레지스트 패턴의 면적을 축소시키는 트림 공정을 교대로 반복적으로 수행함으로써 제2 영역(II) 상에 형성된 제1 몰드(207)를 부분적으로 제거할 수 있으며, 이에 따라 하나의 절연막(200) 및 하나의 희생막(210)을 각 계단층으로 하는 계단 형상을 갖는 얼라인 키(225)가 형성될 수 있다.
도 28 내지 33은 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 평면도들 및 사시도들이다. 구체적으로, 도 28, 30 및 32는 도 1의 X 영역에 대한 평면도들이고, 도 29, 31 및 33은 도 1의 X 영역에 대한 사시도들이다.
상기 수직형 메모리 장치는 제1 몰드의 형상을 제외하면 도 1 내지 도 25를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하므로, 이에 대한 자세한 설명은 생략한다.
도 28 및 29를 참조하면, 제1 몰드(207)는 기판(100)의 제3 영역들(III) 중에서 왼쪽에 배치된 제1 셀 영역의 상기 제3 방향으로의 양 측들에 각각 배치된 제5 영역(V) 부분들 상에 형성될 수 있고, 기판(100)의 제3 영역들(III) 중에서 오른쪽에 배치된 제2 셀 영역의 상기 제3 방향으로의 일 측에 배치된 제5 영역(V) 부분 상에 형성될 수 있다. 이에 따라, 제1 몰드(207)는 상기 제1 셀 영역의 상기 제3 방향으로의 양 측들을 완전히 둘러쌀 수 있으나, 상기 제2 셀 영역의 상기 제3 방향으로의 일 측만을 둘러쌀 수 있다.
제1 몰드(207)는 도 6 내지 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 제4 마스크(도시되지 않음)를 사용하는 식각 공정을 수행함으로써 제1 몰드(207)의 상기 제2 셀 영역의 일 측에 배치된 부분을 제거하여 형성될 수 있다.
도 28 및 29는 제1 몰드(207) 중에서 기판(100)의 제2 영역(II) 상에 형성된 부분이 완전히 제거되고, 이에 인접하는 기판(100)의 제5 영역(V) 상에 형성된 부분이 부분적으로만 제거된 것을 도시하고 있으나, 본 발명의 개념은 반드시 이에 한정되지 않으며, 기판(100)의 제2 영역(II) 및 이에 인접하는 제5 영역(V) 상에 형성된 제1 몰드(207) 부분 전체가 제거될 수도 있다.
이때, 기판(100)의 제2 및 제5 영역들(II, V) 상에서 제거된 제1 몰드(207) 부분은 얼라인 키의 역할을 수행할 수 있다.
도 30 및 31을 참조하면, 제1 몰드(207)는 기판(100)의 제3 영역들(III) 중에서 왼쪽에 배치된 제1 셀 영역의 상기 제3 방향으로의 양 측들에 각각 배치된 제5 영역(V) 부분들 상에 형성될 수 있고, 기판(100)의 제3 영역들(III) 중에서 오른쪽에 배치된 제2 셀 영역의 상기 제3 방향으로의 양 측들에 배치된 제5 영역(V) 부분들 상에는 형성되지 않을 수 있다. 이에 따라, 제1 몰드(207)는 상기 제1 셀 영역의 상기 제3 방향으로의 양 측들을 완전히 둘러쌀 수 있으나, 상기 제2 셀 영역의 상기 제3 방향으로의 양 측들은 둘러싸지 않을 수 있다.
제1 몰드(207)는 도 6 내지 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 제3 포토레지스트 패턴(도시되지 않음)을 사용하는 식각 공정을 수행함으로써 제1 몰드(207)의 상기 제2 셀 영역의 상기 제3 방향으로의 양 측들에 배치된 부분들을 제거하여 형성될 수 있다.
도 30 및 31은 제1 몰드(207) 중에서 기판(100)의 제2 영역(II) 상에 형성된 부분이 완전히 제거되고, 이에 인접하는 기판(100)의 제5 영역(V) 상에 형성된 부분이 부분적으로만 제거된 것을 도시하고 있으나, 본 발명의 개념은 반드시 이에 한정되지 않으며, 기판(100)의 제2 영역(II) 및 이에 인접하는 제5 영역(V) 상에 형성된 제1 몰드(207) 부분 전체가 제거될 수도 있다.
예시적인 실시예들에 있어서, 제1 몰드(207)의 상기 각 제2 셀 영역의 양측들에 잔류하는 부분은 기판(100)의 제2 영역(II)을 향해서, 순차적으로 적층된 하나의 절연막(200) 및 하나의 희생막(210)을 함께 각 계단층으로 하는 계단 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 몰드(207)의 상기 각 제2 셀 영역의 양측들에 잔류하는 부분이 갖는 계단층들에 포함된 희생막들(210)은 게이트 전극 구조물(360)의 상기 제2 방향으로의 각 계단층들, 및 제1 몰드(207)의 상기 제2 방향으로의 각 계단층들에 포함된 희생막들(210)과 서로 동일한 층에 형성될 수 있으며, 이들이 갖는 경사와 서로 동일할 수 있다.
한편, 기판(100)의 제2 및 제5 영역들(II, V) 상에서 제1 몰드(207)가 제거된 부분은 얼라인 키의 역할을 수행할 수 있다.
도 32 및 33을 참조하면, 제1 몰드(207)는 기판(100)의 제3 영역들(III) 중에서 왼쪽에 배치된 제1 셀 영역의 상기 제2 및 제3 방향들로의 양 측들에 각각 배치된 제5 영역(V) 부분들 상에 형성되지 않을 수 있고, 기판(100)의 제3 영역들(III) 중에서 오른쪽에 배치된 제2 셀 영역의 상기 제1 셀 영역에 대향하는 일 측을 제외한 모든 측들 상에 각각 배치된 제5 영역(V) 부분들 상에만 형성될 수 있다. 이에 따라, 제1 몰드(207)는 상기 제1 셀 영역의 모든 측들은 둘러싸지 않을 수 있으며, 상기 제2 셀 영역의 상기 일 측을 제외한 모든 측들을 둘러쌀 수 있다.
제1 몰드(207)는 도 6 내지 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 상기 제1 셀 영역에 대해서만 제3 포토레지스트 패턴(도시되지 않음)을 사용하는 트림 공정 및 식각 공정을 각각 수행함으로써 형성될 수 있다.
도 34 및 35는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다. 이때, 도 34 및 35는 대응하는 평면도의 A-A'선을 따라 절단한 단면도들이다.
상기 수직형 메모리 장치는 기판의 제5 영역 상에 형성된 제1 몰드 부분이 갖는 형상을 제외하면 도 1 내지 도 25를 참조로 수직형 메모리 장치와 실질적으로 동일하거나 유사하므로, 이에 대한 자세한 설명은 생략한다.
도 34를 참조하면, 기판(100)의 제4 영역(IV)을 둘러싸는 계단 구조물 부분들 중에서, 기판(100)의 제5 영역(V) 상에 형성된 부분은 이에 대향하는 부분 즉, 기판(100)의 제3 영역(III) 상에 형성된 계단 구조물 부분에 비해 급한 경사를 가질 수 있다.
도 35를 참조하면, 기판(100)의 제4 영역(IV)을 둘러싸는 계단 구조물의 부분들 중에서, 기판(100)의 제5 영역(V) 상에 형성된 부분은 계단 형상을 가지지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제3 방향을 따라 연장되며, 기판(100)의 제4 영역(IV)에 인접한 제5 영역(V) 상에 형성된 제1 몰드(207) 부분은 상기 기판(100)에 대해 수직한 측벽을 가질 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 제1 불순물 영역
110: 소자 분리 패턴 120: 하부 게이트 구조물
130, 180: 제1 및 제2 하부 층간 절연막 140: 하부 콘택 플러그
150, 170: 제1 및 제2 하부 배선 160: 하부 비아
190: 베이스 패턴 200: 절연막
205: 절연 패턴 210: 희생막
215: 희생 패턴 220, 230: 제1 및 제2 층간 절연막
240: 반도체 패턴 250: 제1 블로킹 패턴
260: 전하 저장 패턴 270: 터널 절연 패턴
280: 전하 저장 구조물 290: 채널
300: 충전 패턴 310: 캐핑 패턴
320: 제3 층간 절연막 330: 제2 개구
340: 갭 350: 제2 블로킹 막
360: 게이트 전극 구조물
362, 364, 366: 제1 내지 제3 게이트 전극
370: 제2 스페이서 380: 공통 소스 패턴(CSP)
390: 제4 층간 절연막
402, 404, 406, 408: 제1 내지 제4 콘택 플러그
410: 관통 비아

Claims (20)

  1. 셀 영역, 상기 셀 영역의 각 양 측들에 형성된 관통 비아 영역, 및 상기 셀 영역 및 상기 관통 비아 영역을 둘러싸는 몰드 영역을 포함하는 기판;
    상기 기판의 셀 영역 상에서 상기 기판의 상면에 수직한 제1 방향을 따라 서로 이격되도록 적층되고 각각이 상기 기판 상면에 평행한 제2 방향으로 연장된 게이트 전극들을 포함하는 게이트 전극 구조물;
    상기 기판의 셀 영역 상에서 상기 제1 방향으로 연장되어 상기 게이트 전극 구조물의 적어도 일부를 관통하는 채널; 및
    상기 기판의 몰드 영역 상에서 상기 제1 방향을 따라 교대로 반복적으로 적층되며 각각 서로 다른 절연 물질을 포함하는 제1 및 제2 막들을 포함하는 제1 몰드를 구비하며,
    상기 제1 몰드는 상기 게이트 전극 구조물과 동일한 높이에 형성되어 이에 접촉하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 관통 비아 영역은 상기 셀 영역의 상기 제2 방향으로의 각 양 측들에 형성되며,
    상기 몰드 영역은 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로의 상기 셀 영역의 양 측들, 및 상기 관통 비아 영역의 상기 제2 방향으로의 일 측 및 상기 제3 방향으로의 양 측들을 둘러싸는 수직형 메모리 장치.
  3. 제2항에 있어서, 상기 제1 몰드는 상기 셀 영역의 상기 제3 방향으로의 양 측들에 각각 배치된 상기 몰드 영역 부분들 상에 형성된 수직형 메모리 장치.
  4. 제2항에 있어서, 상기 제1 몰드는 상기 셀 영역의 상기 제3 방향으로의 일 측에 배치된 상기 몰드 영역 부분 상에 형성된 수직형 메모리 장치.
  5. 제2항에 있어서, 상기 셀 영역은 상기 제2 방향으로 서로 이격되도록 복수 개로 형성되고, 상기 관통 비아 영역은 상기 각 셀 영역들의 상기 제2 방향으로의 각 양 측들에 형성된 수직형 메모리 장치.
  6. 제5항에 있어서, 상기 제1 몰드는 상기 셀 영역들 중에서 제1 셀 영역의 상기 제3 방향으로의 양 측들에 각각 배치된 상기 몰드 영역 부분들 상에 형성되고, 상기 셀 영역들 중에서 제2 셀 영역의 상기 제3 방향으로의 일 측에 배치된 상기 몰드 영역 부분 상에 형성된 수직형 메모리 장치.
  7. 제5항에 있어서, 상기 제1 몰드는 상기 셀 영역들 중에서 제1 셀 영역의 상기 제3 방향으로의 양 측들 중에서 적어도 일 측에 배치된 상기 몰드 영역 부분 상에 형성되고, 상기 셀 영역들 중에서 제2 셀 영역의 상기 제3 방향으로의 각 양 측들에 배치된 상기 몰드 영역 부분 상에는 형성되지 않는 수직형 메모리 장치.
  8. 제2항에 있어서, 상기 기판의 셀 영역의 상기 제3 방향으로의 가운데 부분에 형성되어 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 교대로 반복적으로 적층된 제1 및 제2 패턴들을 포함하는 제2 몰드를 더 구비하며,
    상기 제1 및 제2 패턴들은 각각 상기 제1 및 제2 막들과 실질적으로 동일한 물질을 포함하는 수직형 메모리 장치.
  9. 제8항에 있어서, 상기 관통 비아 영역을 향해서, 상기 제2 몰드는 순차적으로 적층된 상기 하나의 제1 패턴 및 상기 하나의 제2 패턴을 함께 각 계단층으로 하는 계단 형상을 갖는 수직형 메모리 장치.
  10. 제2항에 있어서, 상기 게이트 전극 구조물은 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성되며,
    상기 게이트 전극 구조물들 중에서 상기 제3 방향으로의 일 단부에 형성된 것은 상기 제1 몰드와 접촉하는 수직형 메모리 장치.
  11. 제1항에 있어서, 상기 관통 비아 영역을 향해서, 상기 게이트 전극 구조물은 상기 각 게이트 전극들을 각 계단층으로 하는 계단 형상을 갖는 수직형 메모리 장치.
  12. 제11항에 있어서, 상기 관통 비아 영역을 향해서, 상기 제1 몰드는 순차적으로 적층된 상기 하나의 제1 막 및 상기 하나의 제2 막을 각 계단층으로 하는 계단 형상을 갖는 수직형 메모리 장치.
  13. 제12항에 있어서, 상기 제1 몰드의 각 계단층들에 포함된 상기 제1 막은 이에 대응하는 상기 게이트 전극 구조물의 각 계단층들과 서로 동일한 층에 형성된 수직형 메모리 장치.
  14. 제13항에 있어서, 상기 제1 몰드의 각 계단층들에 포함된 상기 제1 막과 이에 대응하는 상기 게이트 전극 구조물의 각 계단층들은 서로 연결된 수직형 메모리 장치.
  15. 제12항에 있어서, 상기 제1 몰드의 상기 계단층들에 포함된 상기 제1 막들이 갖는 경사는 상기 게이트 전극 구조물에 포함된 상기 계단층들이 갖는 경사와 서로 동일한 수직형 메모리 장치.
  16. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되도록 적층되고 각각이 상기 기판 상면에 평행한 제2 방향으로 연장된 게이트 전극들을 각각 포함하며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 서로 이격된 게이트 전극 구조물들;
    상기 기판 상에서 상기 제1 방향으로 연장되어 상기 각 게이트 전극 구조물들의 적어도 일부를 관통하는 채널; 및
    상기 기판 상에서 상기 제1 방향을 따라 교대로 반복적으로 적층되고 각각 서로 다른 절연 물질을 포함하는 제1 및 제2 막들을 포함하며, 상기 제3 방향으로의 양 가장자리들에 형성된 상기 게이트 전극 구조물들 중 적어도 하나와 접촉하는 제1 몰드를 구비하며,
    상기 각 게이트 전극 구조물들은 상기 각 게이트 전극들을 각 계단층으로 하는 계단 형상을 갖고,
    상기 게이트 전극 구조물들에 대향하는 상기 제1 몰드 부분은 순차적으로 적층된 상기 하나의 제1 막 및 상기 하나의 제2 막을 함께 각 계단층으로 하는 계단 형상을 가지며,
    상기 제1 몰드의 각 계단층들에 포함된 상기 제1 막과 이에 대응하는 상기 게이트 전극 구조물들의 각 계단층들은 서로 동일한 높이에 형성된 수직형 메모리 장치.
  17. 기판 상에 형성된 회로 패턴;
    상기 회로 패턴 상에 형성된 베이스 패턴;
    상기 기판의 상면에 수직한 제1 방향을 따라 상기 베이스 패턴 상에 서로 이격되도록 적층되고 각각이 상기 기판 상면에 평행한 제2 방향으로 연장된 게이트 전극들을 각각 포함하며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향으로 서로 이격된 게이트 전극 구조물들;
    상기 베이스 패턴 상에서 상기 제1 방향으로 연장되어 상기 각 게이트 전극 구조물들의 적어도 일부를 각각 관통하는 채널들;
    상기 각 채널들의 외측벽에 형성된 전하 저장 구조물;
    상기 제3 방향으로 서로 이웃하는 상기 게이트 전극 구조물들 사이에 각각 형성되어 상기 제2 방향으로 각각 연장되는 공통 소스 패턴들(CSPs);
    상기 베이스 패턴 상에서 상기 제1 방향을 따라 교대로 반복적으로 적층되고 각각 서로 다른 절연 물질을 포함하는 제1 및 제2 막들을 포함하며, 상기 게이트 전극 구조물들과 동일한 높이에 형성되어 상기 제3 방향으로의 양 가장자리들에 형성된 상기 게이트 전극 구조물들 중 적어도 하나와 접촉하는 제1 몰드;
    상기 게이트 전극 구조물들 중에서 상기 제3 방향으로의 가운데 부분에 형성된 서로 이웃하는 2개의 게이트 전극 구조물들 사이에 형성되어 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 교대로 반복적으로 적층되고 상기 제1 및 제2 막들과 각각 실질적으로 동일한 물질을 포함하는 제1 및 제2 패턴들을 포함하는 제2 몰드; 및
    상기 게이트 전극 구조물들과 상기 제1 몰드 사이에 형성되어 상기 제1 방향으로 연장되며, 상기 회로 패턴과 전기적으로 연결된 관통 비아를 포함하는 수직형 메모리 장치.
  18. 셀 영역, 상기 셀 영역의 각 양 측들에 형성된 관통 비아 영역, 상기 셀 영역 및 상기 관통 비아 영역을 둘러싸는 몰드 영역, 및 상기 몰드 영역을 둘러싸는 스크라이브 레인(S/L) 영역을 포함하는 기판 상에, 상기 기판 상면에 수직한 제1 방향을 따라 절연막 및 희생막을 교대로 반복적으로 적층하여 몰드막을 형성하고;
    상기 관통 비아 영역, 및 이에 인접한 상기 셀 영역 및 상기 몰드 영역 부분 상에 형성된 상기 몰드막 부분을 제거하여, 상기 몰드 영역 및 상기 S/L 영역 상에는 제1 몰드를 형성하고 상기 셀 영역 상에는 제2 몰드를 형성하며;
    상기 제2 몰드를 관통하는 채널을 형성하고;
    상기 제2 몰드를 관통하는 개구를 형성하고; 그리고
    상기 개구를 통해 상기 제2 몰드에 포함된 상기 희생막들을 게이트 전극들로 각각 치환하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
  19. 기판 상에 상기 기판 상면에 수직한 제1 방향을 따라 절연막 및 희생막을 교대로 반복적으로 적층하여 몰드막을 형성하고;
    상기 몰드막을 관통하는 제1 개구를 형성하여 상기 몰드막을 부분적으로 제거하며, 상기 제1 개구를 둘러싸는 상기 몰드막 부분은 계단 형상을 갖고;
    상기 몰드막을 관통하는 채널을 형성하고;
    상기 몰드막를 관통하는 제2 개구를 형성하고; 그리고
    상기 제2 개구를 통해 상기 몰드막에 포함된 상기 희생막들을 게이트 전극들로 각각 치환하는 것을 포함하며,
    상기 희생막들을 상기 게이트 전극들로 치환할 때, 상기 몰드막의 가장자리 부분에 포함된 상기 희생막들은 치환되지 않는 수직형 메모리 장치의 제조 방법.
  20. 기판 상에 상기 기판 상면에 수직한 제1 방향을 따라 절연막 및 희생막을 교대로 반복적으로 적층하여 몰드막을 형성하고;
    상기 몰드막을 부분적으로 제거하여, 상기 몰드막을 관통하여 상기 기판 상면에 평행한 제3 방향을 따라 각각 연장되는 제1 개구를 상기 기판 상면에 평행하고 상기 제3 방향과 교차하는 제2 방향을 따라 복수 개로 형성하며, 상기 각 제1 개구들을 둘러싸는 상기 몰드막 부분은 계단 형상을 갖고;
    상기 제1 개구들 사이에 형성된 상기 몰드막 부분을 관통하여 상기 제1 방향으로 연장되는 채널을 형성하고;
    상기 제1 개구들 사이에 형성된 상기 몰드막 부분을 관통하여 상기 제2 방향으로 각각 연장되는 복수의 제2 개구들을 형성함으로써, 상기 제3 방향을 따라 서로 이격되는 복수 개의 몰드들을 형성하고; 그리고
    상기 제2 개구들을 통해 상기 각 복수 개의 몰드들에 포함된 상기 희생막들을 게이트 전극들로 각각 치환하는 것을 포함하는 수직형 메모리 장치의 제조 방법.
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