KR102697910B1 - 수직형 메모리 장치 - Google Patents

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Abstract

수직형 메모리 장치는, 셀 어레이 영역 및 이를 적어도 부분적으로 둘러싸는 연장 영역을 포함하는 기판, 상기 기판 상면에 수직한 제1 방향을 따라 서로 이격되도록 복수의 층들에 각각 배치되고 각각이 상기 기판의 셀 어레이 영역 및 연장 영역 상에서 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 기판의 연장 영역 상에서 계단 형상으로 적층된 게이트 전극들, 상기 기판의 셀 어레이 영역 상에서 상기 제1 방향을 따라 연장되어 상기 게이트 전극들 중 적어도 일부를 관통하는 채널, 상기 기판의 연장 영역 상에서 상기 게이트 전극들 중 최하층에 배치된 제1 게이트 전극의 상기 제2 방향으로의 말단부 상에 형성된 제1 도전 구조물, 및 상기 기판의 연장 영역 상에서 상기 제1 도전 구조물과 상기 제2 방향으로 이격되어 상기 제1 게이트 전극과 상기 제1 방향으로 오버랩되지 않으며 상기 제1 도전 구조물과 다른 높이에 형성된 제2 도전 구조물을 포함할 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다.
VNAND 플래시 메모리 장치의 제조 방법에서, 콘택 플러그가 접촉하는 게이트 전극의 말단부에 패드를 형성하기 위해서, 희생막의 말단에 절연 패드를 형성할 수 있다. 상기 절연 패드는 이후 게이트 치환 공정에서 금속 물질로 치환되어 전기적 쇼트를 발생시킬 수 있으므로, 이를 방지하기 위해서는 별도로 제거해야 한다. 그런데, 상기 절연 패드 제거 공정은 용이하지 않으며, 또한 막대한 비용과 시간이 소모된다.
본 발명의 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치는, 셀 어레이 영역 및 이를 적어도 부분적으로 둘러싸는 연장 영역을 포함하는 기판, 상기 기판 상면에 수직한 제1 방향을 따라 서로 이격되도록 복수의 층들에 각각 배치되고 각각이 상기 기판의 셀 어레이 영역 및 연장 영역 상에서 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 기판의 연장 영역 상에서 계단 형상으로 적층된 게이트 전극들, 상기 기판의 셀 어레이 영역 상에서 상기 제1 방향을 따라 연장되어 상기 게이트 전극들 중 적어도 일부를 관통하는 채널, 상기 기판의 연장 영역 상에서 상기 게이트 전극들 중 최하층에 배치된 제1 게이트 전극의 상기 제2 방향으로의 말단부 상에 형성된 제1 도전 구조물, 및 상기 기판의 연장 영역 상에서 상기 제1 도전 구조물과 상기 제2 방향으로 이격되어 상기 제1 게이트 전극과 상기 제1 방향으로 오버랩되지 않으며 상기 제1 도전 구조물과 다른 높이에 형성된 제2 도전 구조물을 포함할 수 있다.
본 발명의 과제를 달성하기 위한 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 셀 어레이 영역, 이를 적어도 부분적으로 둘러싸는 연장 영역, 및 이를 적어도 부분적으로 둘러싸는 회로 영역을 포함하는 기판, 상기 기판 상면에 수직한 제1 방향을 따라 서로 이격되도록 복수의 층들에 각각 배치되고 각각이 상기 기판의 셀 어레이 영역 및 연장 영역 상에서 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 기판의 연장 영역 상에서 계단 형상으로 적층된 게이트 전극들, 상기 기판의 셀 어레이 영역 상에서 상기 제1 방향을 따라 연장되어 상기 게이트 전극들 중 적어도 일부를 관통하는 채널, 상기 게이트 전극들 중 최하층에 배치된 제1 게이트 전극의 상기 제2 방향으로의 말단부로부터 상기 제2 방향으로 이격된 상기 기판의 회로 영역 부분 상에 상기 제1 게이트 전극보다 높은 위치에 형성된 제1 절연 패드, 및 상기 기판의 회로 영역 상에서 상기 제1 절연 패드와 상기 제2 방향으로 이격되어 상기 제1 절연 패드와 다른 높이에 형성된 제2 절연 패드를 포함할 수 있으며, 상기 제1 및 제2 절연 패드들은 서로 동일한 절연 물질을 포함할 수 있다.
본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 셀 어레이 영역, 이를 적어도 부분적으로 둘러싸는 연장 영역, 및 이를 적어도 부분적으로 둘러싸는 회로 영역을 포함하는 기판, 상기 기판 상면에 수직한 제1 방향을 따라 서로 이격되도록 복수의 층들에 각각 배치되고 각각이 상기 기판의 셀 어레이 영역 및 연장 영역 상에서 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 기판의 연장 영역 상에서 계단 형상으로 적층된 게이트 전극들, 상기 기판의 셀 어레이 영역 상에서 상기 제1 방향을 따라 연장되어 상기 게이트 전극들 중 적어도 일부를 관통하는 채널, 상기 기판의 연장 영역 및 회로 영역 상에서 상기 게이트 전극들 중 최하층에 배치된 제1 게이트 전극보다 높고 아래로부터 2번째 층에 형성된 게이트 전극보다 낮은 높이에 형성되어 상기 제1 게이트 전극의 상기 제2 방향으로의 말단부에 상기 제1 방향으로 오버랩되는 도전 구조물, 및 상기 기판의 회로 영역 상에서 상기 제1 방향으로 연장되어 상기 도전 구조물에 접촉하는 차단 패턴을 포함할 수 있다.
본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 셀 어레이 영역 및 이를 적어도 부분적으로 둘러싸는 연장 영역을 포함하는 기판, 상기 기판 상면에 수직한 제1 방향을 따라 서로 이격되도록 복수의 층들에 각각 배치되고 각각이 상기 기판의 셀 어레이 영역 및 연장 영역 상에서 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 기판의 연장 영역 상에서 계단 형상으로 적층된 게이트 전극들, 상기 기판의 셀 어레이 영역 상에서 상기 제1 방향을 따라 연장되어 상기 게이트 전극들 중 적어도 일부를 관통하는 채널, 및 상기 기판의 연장 영역 상에서 상기 게이트 전극들 중 최하층에 배치된 제1 게이트 전극의 상기 제2 방향으로의 말단부 상에 상기 제1 방향으로 이격된 도전 구조물을 포함할 수 있으며, 상기 게이트 전극들 중에서 적어도 일부의 상기 각 제2 방향으로의 말단부에는 나머지 부분에 비해 더 두꺼운 두께를 갖는 도전 패드가 형성되고, 상기 도전 패드는 상기 게이트 전극의 나머지 부분에 비해 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 돌출될 수 있다.
본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판 상에 형성된 회로 패턴, 상기 기판 상면에 수직한 제1 방향을 따라 서로 이격되도록 상기 회로 패턴 상부에 각각 배치되고, 각각이 상기 기판 상면에 평행한 제2 방향으로 연장되어 계단 형상으로 적층된 게이트 전극들, 상기 제1 방향을 따라 연장되어 상기 게이트 전극들 중 적어도 일부를 관통하는 채널, 및 상기 제1 방향으로 연장되어 상기 게이트 전극들 중 적어도 일부를 관통하여 상기 회로 패턴에 연결되는 제1 콘택 플러그를 포함할 수 있으며, 상기 게이트 전극들 중에서 적어도 일부의 상기 각 제2 방향으로의 말단부에는 나머지 부분에 비해 더 두꺼운 두께를 가지면서 이로부터 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 돌출된 도전 패드가 형성될 수 있으며, 상기 제1 콘택 플러그는 상기 게이트 전극의 도전 패드를 관통할 수 있다.
본 발명의 과제를 달성하기 위한 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 셀 어레이 영역 및 이를 적어도 부분적으로 둘러싸는 연장 영역을 포함하는 기판, 상기 기판 상면에 수직한 제1 방향을 따라 서로 이격되도록 복수의 층들에 각각 배치되고 각각이 상기 기판의 셀 어레이 영역 및 연장 영역 상에서 상기 기판 상면에 평행한 제2 방향으로 연장된 게이트 전극들, 및 상기 기판의 셀 어레이 영역 상에서 상기 제1 방향을 따라 연장되어 상기 게이트 전극들 중 적어도 일부를 관통하는 채널을 포함할 수 있고, 상기 기판의 연장 영역 상에서 상기 게이트 전극들 중 일부의 상기 제2 방향으로의 말단부들은 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 배치된 복수의 계단들을 포함하는 계단 구조물을 형성할 수 있으며, 상기 계단 구조물에서 최상층 계단의 바로 아래 층에 형성된 게이트 전극 부분과 상기 계단 구조물에서 위로부터 2번째 층에 형성된 계단 사이에는 서로 다른 물질을 각각 포함하는 희생 패턴 및 절연막이 개재될 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 절연 패드들을 별도로 제거하지 않으므로 이를 위한 시간 및 비용이 소모되지 않으면서도, 이후 상기 절연 패드들이 도전 구조물로 치환되더라도, 이를 관통하는 콘택 플러그에 의해 서로 분리된 GSL들이 서로 전기적으로 쇼트되지 않을 수 있다.
도 1 내지 도 5는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들 및 단면도들이다.
도 6 내지 도 22는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 23 내지 도 28은 비교예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 29 내지 도 31은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들 및 단면도들이다.
도 32 내지 도 35는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 36 및 37은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다.
도 38은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다.
도 39 및 40은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 41 및 42는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 43은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다.
도 44 내지 도 47은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다.
도 48 내지 도 55는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 56 내지 도 59는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다.
도 60 내지 도 62는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다.
도 63 내지 도 82는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들, 단면도들 및 사시도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다.
도 1 내지 도 5는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1 및 2는 평면도들이며, 도 3은 도 2의 B-B'선을 따라 절단한 단면도이고, 도 4는 도 2의 C-C'선을 따라 절단한 단면도이며, 도 5는 도 2의 D-D'선을 따라 절단한 단면도이다. 도 2 내지 도 5는 도 1에 도시된 X 영역에 대한 도면들이다.
도 1 내지 도 5를 참조하면, 상기 수직형 메모리 장치는 제1 내지 제3 영역들(I, II, III)을 포함하는 기판(100) 상에 상기 제1 방향을 따라 서로 이격되도록 복수의 층들에 각각 배치되고 각각이 기판(100)의 제1 및 제2 영역들(I, II) 상에서 상기 제2 방향으로 연장되어 기판(100)의 제2 영역(II) 상에서 계단 형상으로 적층된 게이트 전극들(432, 434, 436)을 포함하는 게이트 전극 구조물, 기판(100)의 제1 영역(I) 상에서 상기 제1 방향을 따라 연장되어 상기 게이트 전극 구조물을 적어도 부분적으로 관통하는 채널(340), 제1 및 제2 도전 구조물들(440, 450), 및 제3 및 제4 절연 패드들(246, 248)을 포함할 수 있다.
또한, 상기 수직형 메모리 장치는 제1 불순물 영역(105), 제1 내지 제3 절연 패턴들(162, 164, 225), 제1 게이트 구조물(140), 제1 게이트 스페이서(150), 제1 식각 저지 패턴(174), 반도체 패턴(290), 전하 저장 구조물(330), 충전 패턴(350), 캐핑 패턴(360), 제2 블로킹 막(420), 제1 및 제2 분리 패턴들(180, 370), 제1 및 제2 CSL들(470, 475), 제2 스페이서(460), 제1 내지 제4 콘택 플러그들(492, 494, 496, 500), 및 제1 내지 제5 층간 절연막들(190, 270, 280, 380, 480)을 더 포함할 수 있다.
한편, 도시하지는 않았으나 상기 수직형 메모리 장치는 비트 라인, 비아, 상부 배선 등을 더 포함할 수 있다. 이때, 상기 비트 라인은 상기 제3 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
기판(100)은 메모리 셀들이 형성되는 제1 영역(I), 제1 영역(I)을 적어도 부분적으로 둘러싸며 상기 메모리 셀들에 전기적인 신호를 인가하기 위한 콘택 플러그들(492, 494, 496, 500)이 형성된 제2 영역(II), 및 제2 영역(II)을 적어도 부분적으로 둘러싸며 상기 메모리 셀들에 콘택 플러그들(492, 494, 496, 500)을 통해 전기적인 신호를 인가하는 회로 패턴들이 형성된 제3 영역(III)을 포함할 수 있다. 제1 내지 제3 영역들(I, II, III)은 각각 셀 영역, 연장(연결) 영역 및 주변 회로 영역으로 지칭될 수도 있다.
상기 게이트 전극 구조물은 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 하나 이상의 제1 게이트 전극(432), 복수의 제2 게이트 전극들(434), 및 하나 이상의 제3 게이트 전극(436)을 포함할 수 있다. 상기 게이트 전극 구조물은 상기 제2 방향으로 연장된 각 제1 및 제2 CSL들(470, 475)과 이들의 상기 제3 방향으로의 양 측벽들을 커버하는 제2 스페이서(460)에 의해 상기 제3 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
기판(100)과 제1 게이트 전극(432) 사이에는 제1 절연 패턴(162)이 형성될 수 있고, 제1 게이트 전극(432)과 제2 게이트 전극(434) 사이에는 제1 층간 절연막(190)이 형성될 수 있으며, 제2 게이트 전극들(434) 사이, 제2 및 제3 게이트 전극들(434, 436) 사이, 및 제3 게이트 전극들(436) 사이에는 제3 절연 패턴(225)이 형성될 수 있다. 제1 및 제3 절연 패턴들(162, 225)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극 구조물은 기판(100)의 제2 영역(II) 상에서 상기 제1 방향을 따라 상층으로 갈수록 상기 제2 방향으로의 길이가 점차 감소하는 계단 형상을 가질 수 있으며, 이에 따라 계단 구조물로 지칭될 수도 있다. 본 명세서에서는 계단 구조물을 이루는 각 층들은 "계단층"으로 지칭하고, 상기 계단층에서 상부 계단층들과 상기 제1 방향으로 오버랩되지 않아 노출되는 부분을 "계단"으로 지칭한다.
예시적인 실시예들에 있어서, 제2 게이트 전극들(434) 및 제3 게이트 전극들(436) 중 최상층을 제외한 나머지의 상기 제2 방향으로의 각 말단부들은 나머지 부분에 비해 높은 상면을 갖고 더 큰 두께를 가질 수 있으며, 이를 게이트 전극의 "도전 패드"로 지칭한다. 다만, 제1 게이트 전극(432), 및 제3 게이트 전극들(436) 중에서 최상층의 제3 게이트 전극(436)은 상기 도전 패드를 포함하지 않을 수 있다. 상기 도전 패드는 상기 제3 방향으로 연장될 수 있다.
각 제1 내지 제3 게이트 전극들(432, 434, 436)은 게이트 도전 패턴 및 이의 표면을 커버하는 게이트 배리어 패턴을 포함할 수 있다. 이때, 상기 게이트 도전 패턴은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 상기 게이트 배리어 패턴은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
제2 블로킹 막(420)은 각 제1 내지 제3 게이트 전극들(432, 434, 436)의 상하면 및 일부 측벽을 커버할 수 있으며, 제2 분리 패턴(370)의 측벽, 제1 블로킹 패턴(300)의 외측벽, 반도체 패턴(290)의 측벽, 제3 절연 패턴들(225)의 표면, 및 기판(100)의 상면에도 형성될 수 있다. 제2 블로킹 막(420)은 예를 들어, 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다.
제1 CSL(470)은 기판(100)의 제1 및 제2 영역들(I, II) 상에서 끊어짐 없이 상기 제2 방향으로 연장될 수 있으나, 제2 CSL(475)은 기판(100)의 제1 및 제2 영역들(I, II) 상에서 상기 제2 방향으로 연장되되 제2 영역(II) 상에서 부분적으로 절단될 수 있다. 일 실시예에 있어서, 제2 CSL(475)이 절단된 부분은 상기 제1 방향을 따라 제1 분리 패턴(180)에 오버랩될 수 있으며, 상기 절단된 부분에 대응하는 게이트 전극은 상기 제3 방향으로 서로 분리되지 않을 수 있다. 각 제1 및 제2 CSL들(470, 475)은 예를 들어, 텅스텐, 구리, 알루미늄과 같은 금속을 포함할 수 있다.
제1 불순물 영역(105)은 각 제1 및 제2 CSL들(470, 475)의 저면과 접촉하는 기판(100) 상부에 형성될 수 있다. 제1 불순물 영역(105)은 예를 들어, n형 불순물이 도핑된 단결정 실리콘을 포함할 수 있다. 제1 불순물 영역(105)이 형성됨에 따라서, 각 제1 및 제2 CSL들(470, 475)과 기판(100) 상부 사이의 접촉 저항이 감소될 수 있다.
한편, 제1 분리 패턴(180)은 기판(100)의 제2 영역(II) 상에서 제1 게이트 전극(432)을 관통하여 이를 상기 제2 방향으로 분리시킬 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 제1 분리 패턴(180)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
기판(100)의 제1 영역(I) 상에는 반도체 패턴(290)이 형성되어 제1 게이트 전극(432)을 관통할 수 있으며, 반도체 패턴(290) 상에는 채널(340)이 형성되어 제2 및 제3 게이트 전극들(434, 436)을 관통할 수 있다. 채널(340)은 예를 들어, 컵 형상을 가질 수 있으며, 그 외측벽은 전하 저장 구조물(330)에 의해 커버되고, 내부에 정의되는 공간은 충전 패턴(350)이 채울 수 있다. 채널(340)은 예를 들어, 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있으며, 충전 패턴(350)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
채널(340)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제2 방향을 따라 배치된 복수의 채널들(340)은 채널 열을 형성할 수 있고, 상기 제3 방향을 따라 배치된 복수의 채널 열들은 채널 그룹을 형성할 수 있으며, 상기 제3 방향으로 서로 이웃하는 제1 CSL들(470) 사이에서 제2 CSL(475) 양 측에 각각 형성되어 상기 제3 방향을 따라 서로 이격된 2개의 채널 그룹들은 채널 블록을 형성할 수 있다.
전하 저장 구조물(330)은 채널(340)의 외측벽으로부터 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴(320), 전하 저장 패턴(310), 및 제1 블로킹 패턴(300)을 포함할 수 있다. 예를 들어, 터널 절연 패턴(320), 전하 저장 패턴(310), 및 제1 블로킹 패턴(300)은 각각 실리콘 산화물과 같은 산화물, 실리콘 질화물과 같은 질화물, 및 실리콘 산화물과 같은 산화물을 포함할 수 있다.
캐핑 패턴(360)는 채널(340), 전하 저장 구조물(330) 및 충전 패턴(350) 상에 형성될 수 있으며, 이에 따라 채널(340)에 연결될 수 있다. 캐핑 패턴(360)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 분리 패턴(370)은 하나의 채널 그룹 내의 상기 제3 방향으로의 가운데 부분에서 상기 제2 방향으로 연장되도록 형성될 수 있다. 이에 따라, 제2 분리 패턴(370)은 상기 채널 그룹 내에서 가운데에 배치된 채널 열에 속한 채널들(340)의 상부를 관통할 수 있다.
예시적인 실시예들에 있어서, 제2 분리 패턴(370)에 의해 각 제3 게이트 전극들(436)이 상기 제3 방향을 따라 서로 분리될 수 있다.
제1 게이트 구조물(140)은 기판(100)의 제3 영역(III) 상에 순차적으로 적층된 제1 게이트 절연 패턴(110), 제1 게이트 전극 패턴(120) 및 제1 게이트 마스크(130)를 포함할 수 있다. 제1 게이트 스페이서(150)는 제1 게이트 구조물(140)의 측벽에 형성될 수 있다.
제2 절연 패턴(164)은 기판(100)의 제3 영역(III) 상에 형성되어 제1 게이트 구조물(140) 및 제1 게이트 스페이서(150)를 커버할 수 있으며, 제1 식각 저지 패턴(174)은 제2 절연 패턴(164) 상에 형성될 수 있다. 제2 절연 패턴(164) 및 제1 식각 저지 패턴(174)은 각각 산화물 및 질화물을 포함할 수 있다.
제1 층간 절연막(190)은 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제1 게이트 전극(432)을 커버할 수 있으며, 기판(100)의 제3 영역(III) 상에서 제1 식각 저지 패턴(174)을 커버할 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(432)의 상기 제2 방향으로의 말단부 상의 제1 층간 절연막(190) 상면에는 최하층 제2 게이트 전극(434)에 연결되는 계단이 형성될 수 있으며, 이에 인접하는 기판(100)의 제2 및 제3 영역들(II, III)의 경계 상에는 상기 계단보다 낮은 리세스(200)가 형성될 수 있다.
제1 도전 구조물(440)은 기판(100)의 제2 영역(II) 상에서 제1 층간 절연막(190) 상면에 형성된 상기 계단 상에 형성되어 상기 제3 방향으로 연장되는 라인 형상을 가질 수 있으며, 제2 도전 구조물(450)은 기판(100)의 제2 및 제3 영역들(II, III)의 경계 상에서 리세스(200) 상에 형성되어 제1 도전 구조물(440)과 상기 제2 방향으로 이격되면서 상기 제3 방향으로 연장될 수 있다. 이에 따라, 제2 도전 구조물(450)은 제1 게이트 전극(432)과 상기 제1 방향으로 오버랩되지 않으며, 제1 도전 구조물(440)과 다른 높이, 예를 들어 더 낮은 높이에 형성될 수 있다.
다만, 제2 도전 구조물(450)은 그 일부가 다른 부분에 비해 상기 제2 방향으로 작은 폭을 가질 수 있으며, 상기 부분은 역시 리세스(200) 상에 형성되는 제3 절연 패드(246)와 접촉할 수 있다.
각 제1 및 제2 도전 구조물들(440, 450)은 각 제1 내지 제3 게이트 전극들(432, 434, 436)과 동일한 구조 및 물질을 포함할 수 있으며, 각 제1 내지 제3 게이트 전극들(432, 434, 436)과 마찬가지로 그 상하면 및 일부 측벽이 제2 블로킹 막(420)에 의해 커버될 수 있다.
제3 절연 패드(246)는 상기 제3 방향으로의 제1 게이트 전극(432)의 가운데 부분의 상기 제2 방향으로의 말단부로부터 상기 제2 방향을 따라 이격된 위치에 형성될 수 있다. 제4 절연 패드(248)는 기판(100)의 제3 영역(III) 상에 형성되어 상기 제3 방향으로 연장되는 라인 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 제4 절연 패드(248)는 제3 절연 패드(246)와는 다른 높이, 예를 들어 더 높은 높이에 형성될 수 있다. 각 제3 및 제4 절연 패드들(246, 248)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제4 절연막(260)은 상기 게이트 구조물, 제3 절연 패턴(225), 제1 및 제2 도전 구조물들(440, 450), 및 제3 및 제4 절연 패드들(246, 248) 상에 형성될 수 있다. 제4 절연막(260)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제2 내지 제5 층간 절연막들(270, 280, 380, 480)은 각각 제4 절연막(260) 상에 순차적으로 적층될 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 내지 제3 콘택 플러그들(492, 494, 496)은 기판(100)의 제2 영역(II) 상의 제1 내지 제5 층간 절연막들(190, 270, 280, 380, 480), 제3 절연 패턴들(225), 제4 절연막(260) 및 제2 블로킹 막(420)을 관통하여 제1 내지 제3 게이트 전극들(432, 434, 436)의 상면에 각각 접촉할 수 있으며, 제4 콘택 플러그(500)는 기판(100)의 제3 영역(III) 상의 제1 내지 제5 층간 절연막들(190, 270, 280, 380, 480), 제4 절연막(260), 제4 절연 패드(248), 제1 식각 저지 패턴(174), 제2 절연 패턴(164) 및 제1 게이트 마스크(130)를 관통하여 제1 게이트 전극 패턴(120)에 접촉할 수 있다.
제2 콘택 플러그(494)은 각 제2 게이트 전극들(434)의 도전 패드에 접촉할 수 있고, 제3 콘택 플러그(496)는 제3 게이트 전극들(436) 중 최상층을 제외한 나머지의 도전 패드에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 콘택 플러그(492)는 제1 도전 구조물(440)을 관통하여 제1 게이트 전극(432)에 접촉할 수 있다. 이때, 제1 및 제2 도전 구조물들(440, 450)이 서로 다른 높이에 형성되고 이격됨으로써 서로 절연되어 있으므로, 제1 및 제2 CSL들(470, 475)의 상기 제3 방향으로의 양 측에 각각 형성된 제1 콘택 플러그들(492)이 제1 및 제2 도전 구조물들(440, 450)을 통해 서로 전기적으로 쇼트되는 현상이 발생하지 않을 수 있다.
한편, 지금까지는 상기 제2 방향으로 연장되는 워드 라인 및 상기 제3 방향으로 연장되는 비트 라인에 대해 설명하였으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 이들은 서로 교환될 수도 있다. 즉, 지금까지의 상기 워드 라인에 대한 설명은 상기 비트 라인에 대한 것으로 대체될 수도 있다.
도 6 내지 도 22는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 6, 8, 11, 14, 16 및 19는 도 1의 X 영역에 대한 평면도들이고, 도 7, 9, 10, 12-13, 15, 17-18 및 20-22는 도 1의 X 영역에 대한 단면도들이다.
이때, 도 7, 9-10, 및 12-13은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이고, 도 15, 17 및 20은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이며, 도 18 및 21-22는 대응하는 각 평면도들의 C-C'선을 따라 절단한 단면도들이다.
이하에서는, 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 6 및 7을 참조하면, 제1 내지 제3 영역들(I, II, III)을 포함하는 기판(100)의 제3 영역(III) 상에 제1 게이트 구조물(140)을 형성할 수 있다.
제1 게이트 구조물(140)은 기판(100) 상에 순차적으로 적층된 제1 게이트 절연 패턴(110), 제1 게이트 전극 패턴(120) 및 제1 게이트 마스크(130)를 포함할 수 있다. 이후, 제1 게이트 구조물(140)의 측벽에 제1 게이트 스페이서(150)를 형성할 수 있다.
기판(100) 상에 제1 게이트 구조물(140) 및 제1 게이트 스페이서(150)을 커버하는 제1 절연막 및 제1 식각 저지막을 형성한 후, 이들을 패터닝하여, 기판(100)의 제1 및 제2 영역들(I, II) 상에 순차적으로 적층된 제1 절연 패턴(162) 및 제1 희생 패턴(172)을 형성하고, 기판(100)의 제3 영역(III) 상에 순차적으로 적층된 제2 절연 패턴(164) 및 제1 식각 저지 패턴(174)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 절연 패턴(162) 및 제1 희생 패턴(172)은 상부에서 보았을 때, 기판(100)의 제1 및 제2 영역들(I, II) 상에 직사각 형상을 갖도록 형성될 수 있으며, 제2 절연 패턴(164) 및 제1 식각 저지 패턴(174)은 상부에서 보았을 때, 기판(100)의 제3 영역(III) 상에서 제1 게이트 구조물(140) 및 제1 게이트 스페이서(150)를 커버하도록 형성될 수 있다.
상기 제1 식각 저지막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 기판(100)의 제2 영역(II) 상의 제1 희생 패턴(172)을 부분적으로 제거하여 제1 절연 패턴(162)을 노출시키는 제1 개구를 형성하고, 상기 제1 개구를 채우는 제1 분리 패턴(180)을 형성할 수 있다.
이후, 기판(100) 상에 제1 및 제2 절연 패턴들(162, 164), 제1 희생 패턴(172), 및 제1 식각 저지 패턴(174)을 커버하는 제1 층간 절연막(190)을 형성할 수 있다.
도 8 및 9를 참조하면, 제1 층간 절연막(190) 상에 희생막(210) 및 제3 절연막(220)을 교대로 반복적으로 적층할 수 있다. 이에 따라, 복수의 희생막들(210) 및 복수의 제3 절연막들(220)이 상기 제1 방향을 따라 교대로 적층될 수 있다. 이후, 최상층 제3 절연막(220) 상에 제2 식각 저지막(230)을 형성할 수 있다.
희생막(210)은 제3 절연막(220)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 포함할 수 있으며, 제2 식각 저지막(230)은 희생막(210)과 동일한 물질을 포함할 수 있다.
이후, 최상층에 형성된 제3 절연막(220)을 부분적으로 커버하는 포토레지스트 패턴(도시되지 않음)을 제2 식각 저지막(230) 상에 형성한 후, 이를 식각 마스크로 사용하여 제2 식각 저지막(230), 최상층 제3 절연막(220) 및 그 하부의 최상층 희생막(210)을 식각한다. 이에 따라, 최상층 희생막(210) 하부에 형성된 제3 절연막(220)의 일부가 노출될 수 있다. 트리밍 공정을 통해 상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시킨 후, 식각 공정을 통해 상기 축소된 포토레지스트 패턴을 식각 마스크로 사용하여 제2 식각 저지막(230), 최상층 제3 절연막(220), 최상층 희생막(210), 상기 노출된 제3 절연막(220), 및 그 하부의 희생막(210)을 식각할 수 있다. 상기 트리밍 공정 및 식각 공정을 반복적으로 수행함으로써, 기판(100)의 제1 및 제2 영역들(I, II) 상에는 순차적으로 적층된 희생막(210) 및 제3 절연막(220)으로 각각 구성되는 복수 개의 계단층들을 포함하는 계단 형상의 구조물인 몰드가 형성될 수 있으며, 상기 몰드 상에는 제2 식각 저지막(230)이 잔류할 수 있다. 한편, 기판(100)의 제3 영역(III)에 인접하는 제2 영역(II) 상에는 제1 층간 절연막(190)의 상면이 노출될 수 있다. 이하에서는, 계단 구조물에 포함된 각 층들을 "계단층"으로 지칭하고, 상기 각 계단층들에서 상부 계단층들에 의해 커버되지 않아 노출되는 부분을 "계단"으로 지칭하기로 한다.
예시적인 실시예들에 있어서, 상기 몰드에 포함된 계단층들은 하층에서 상층으로 갈수록 일정한 비율로 감소하는 면적을 가질 수 있다. 또한 상기 몰드의 최하층 계단층은 상부에서 보았을 때, 제1 절연 패턴(162) 및 제1 희생 패턴(172)을 포함하는 계단층보다 작은 면적을 가질 수 있다. 이에 따라, 제1 절연 패턴(162) 및 제1 희생 패턴(172)을 포함하는 계단층 상에는 제1 층간 절연막(190) 상면이 노출될 수 있다.
이후, 기판(100)의 제2 및 제3 영역들(II, III)의 경계 부분에 형성된 제1 층간 절연막(190) 부분을 부분적으로 제거하여 리세스(200)를 형성할 수 있다. 리세스(200)는 기판(100)의 제2 및 제3 영역들(II, III) 상에서 제1 희생 패턴(172)의 상기 각 제2 및 제3 방향들로의 말단부에 상기 제1 방향으로 오버랩되지 않으면서 이에 인접한 제1 층간 절연막(190) 부분을 부분적으로 제거하여 형성할 수 있다. 이에 따라, 리세스(200)는 상부에서 보았을 때 사각 링 형상을 가질 수 있으며, 단면도 상에서는 상기 각 제2 및 제3 방향들로 연장될 수 있다. 도 8 및 9는 X 영역에 대한 평면도 및 단면도이므로, 이들 도면에서 리세스(200)는 상기 제3 방향으로 연장되는 것이 도시되어 있다. 이하에서는 특별한 사정이 없는 한, 각 구성 요소들의 형상에 대해서 X 영역을 기준으로 설명하기로 한다.
도 10을 참조하면, 순차적으로 적층된 희생막(210) 및 제3 절연막(220)으로 구성되는 각 계단층의 계단에서 제3 절연막(220)을 제거하여 희생막(210)을 노출시킬 수 있다.
제3 절연막(220)은 예를 들어, 습식 식각 공정을 통해 제거될 수 있으며, 이에 따라 상층 계단의 희생막(210)의 말단부 측벽보다 기판(100)의 제1 영역(I)에 좀더 가깝도록 제3 절연막(220)의 측벽이 형성될 수 있다.
또한 상기 식각 공정에서, 제1 절연 패턴(162) 및 제1 희생 패턴(172)을 포함하는 계단층 상에 노출된 제1 층간 절연막(190) 상부, 기판(100)의 제2 및 제3 영역들(II, III)의 경계 부분 상에 형성된 리세스(200), 및 기판(100)의 제3 영역(III) 상에 형성된 제1 층간 절연막(190) 부분도 일정한 두께만큼 제거될 수 있다. 이에 따라, 상기 몰드의 최하층 계단 하부에는 제1 희생 패턴(172)의 말단부 상에 형성된 제1 층간 절연막(190) 계단, 및 기판(100)의 제2 및 제3 영역들(II, III)의 경계 부분 상에 형성된 리세스(200)에 의한 제1 층간 절연막(190) 계단이 더 형성될 수 있다.
도 12를 참조하면, 상기 몰드 및 제1 층간 절연막(190)이 형성된 기판(100)의 제1 내지 제3 영역들(I, II, III) 상에 절연 패드막을 형성하고, 이를 부분적으로 제거하여, 제1 내지 제5 절연 패드들(242, 244, 246, 248, 250)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 절연 패드막은 희생막(210)과 동일한 물질을 포함할 수 있으나, 다만 이와는 다른 식각률을 가질 수 있다. 예를 들어, 상기 절연 패드막은 희생막(210)과 동일한 물질, 즉 예를 들어 실리콘 질화물과 같은 질화물을 증착한 후, 이온 주입 공정 혹은 플라즈마 처리 공정을 수행함으로써 다른 식각률을 갖도록 할 수 있다. 이와는 달리, 상기 증착 공정 시, 증착 속도 및 공정 가스들을 제어하여 상기 절연 패드막이 희생막(210)과 동일한 물질을 포함하되 다른 식각률을 갖도록 할 수 있다. 예시적인 실시예들에 있어서, 상기 절연 패드막의 식각률은 희생막(210)의 식각률보다 클 수 있다.
상기 절연 패드막을 형성한 후, 상기 몰드 및 제1 층간 절연막(190)에 형성된 계단의 측벽에 인접한 상기 절연 패드막 부분을 제거함으로써, 인접하는 측벽으로부터 각각 이격된 절연 패드들(242, 244, 246, 248, 250)이 형성될 수 있다. 이때, 제1 절연 패드(242)는 상기 몰드의 계단을 형성하는 각 희생막(210) 부분 상에 형성될 수 있고, 제2 절연 패드(244)는 제1 희생 패턴(172)의 말단부 상에 형성된 제1 층간 절연막(190)의 계단 상에 형성될 수 있으며, 제3 절연 패드(246)는 리세스(200) 상에 형성될 수 있고, 제4 절연 패드(248)는 기판(100)의 제3 영역(III) 상에 형성될 수 있으며, 제5 절연 패드(250)는 제2 식각 저지막(230) 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 각 절연 패드들(242, 244, 246, 248, 250)은 상기 제3 방향으로 연장되는 라인 형상을 가질 수 있다.
도 13을 참조하면, 상기 몰드, 제2 식각 저지막(230), 제1 층간 절연막(190) 및 절연 패드들(242, 244, 246, 248, 250)이 형성된 기판(100)의 제1 내지 제3 영역들(I, II, III) 상에 제4 절연막(260)을 형성하고, 제4 절연막(260) 상에 제2 층간 절연막(270)을 형성한 후, 최상층 제3 절연막(220)이 노출될 때까지 제2 층간 절연막(270) 상부를 평탄화할 수 있다. 이에 따라, 제2 식각 저지막(230) 및 제5 절연 패드(250)는 제거될 수 있다.
제4 절연막(260)은 예를 들어, 원자층 증착(ALD) 공정을 통해 형성될 수 있다.
도 14 및 15를 참조하면, 제2 층간 절연막(270) 상에 제3 층간 절연막(280)을 형성한 후, 식각 공정을 통해 제3 층간 절연막(280), 제3 절연막들(220) 및 희생막들(210)을 식각함으로써, 이들을 관통하여 기판(100)의 상면을 부분적으로 노출시키는 채널 홀을 형성하고, 이를 채우는 구조물을 다음과 같이 형성할 수 있다.
먼저 상기 채널 홀에 의해 노출된 기판(100) 상면을 시드로 사용하는 선택적 에피택시얼 성장(SEG) 공정을 수행하여 상기 채널 홀을 부분적으로 채우는 반도체 패턴(290)을 형성할 수 있다. 이때, 반도체 패턴(290)은 그 상면이 제1 층간 절연막(190)의 상면과 저면 사이에 위치할 수 있다. 경우에 따라, 반도체 패턴(290) 형성 공정은 생략될 수도 있다.
이후, 상기 채널 홀들의 측벽, 반도체 패턴(290)의 상면, 및 제3 층간 절연막(280)의 상면에 제1 블로킹 막, 전하 저장막, 터널 절연막 및 제1 스페이서 막(도시되지 않음)을 순차적으로 형성하고, 상기 제1 스페이서 막을 이방성 식각하여 상기 채널 홀들의 측벽 상에만 잔류하는 제1 스페이서(도시되지 않음)를 형성한 후, 상기 제1 스페이서를 식각 마스크로 사용하여 상기 터널 절연막, 상기 전하 저장막 및 상기 제1 블로킹 막을 식각함으로써, 반도체 패턴(290) 및 상기 채널 홀들의 측벽 상에 저면 중앙부가 뚫린 컵 형상을 갖는 터널 절연 패턴(320), 전하 저장 패턴(310) 및 제1 블로킹 패턴(300)을 각각 형성할 수 있다. 이때, 반도체 패턴(290)의 상부도 부분적으로 함께 제거될 수 있다. 터널 절연 패턴(320), 전하 저장 패턴(310) 및 제1 블로킹 패턴(300)은 전하 저장 구조물(330)을 형성할 수 있다.
상기 제1 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 제1 스페이서를 제거한 후, 노출된 반도체 패턴(290), 터널 절연 패턴(320), 및 제3 층간 절연막(280) 상에 채널막을 형성하고, 상기 채널 홀들의 나머지 부분을 채우는 충전막을 상기 채널막 상에 형성한다. 제3 층간 절연막(280)의 상면이 노출될 때까지 상기 충전막 및 상기 채널막을 평탄화함으로써, 상기 각 채널 홀들의 나머지 부분을 채우는 충전 패턴(350)을 형성할 수 있으며, 상기 채널막은 채널(340)로 변환될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향을 따라 배치된 복수의 채널들(340)은 채널 열을 형성할 수 있고, 상기 제3 방향을 따라 배치된 복수의 채널 열들은 채널 그룹을 형성할 수 있으며, 상기 제3 방향을 따라 서로 이격된 복수의 채널 그룹들, 예를 들어 2개의 채널 그룹들은 채널 블록을 형성할 수 있다.
이후, 충전 패턴(350), 채널(340), 및 전하 저장 구조물(330)로 구성되는 구조물의 상부를 제거하여 트렌치(도시되지 않음)를 형성하고, 상기 트렌치를 채우는 캐핑 패턴(360)을 형성할 수 있다.
이후, 희생막들(210) 및 제3 절연막들(220)의 일부를 관통하는 제2 분리 패턴(370)을 기판(100)의 제1 영역(I) 및 이에 인접하는 제2 영역(II)의 일부 상에 형성할 수 있다.
제2 분리 패턴(370)은 식각 공정을 통해 제3 층간 절연막(280), 제3 절연막들(220)의 일부 및 희생막들(210)의 일부를 식각하여, 이들을 관통하는 제2 개구를 형성한 후, 이를 채우도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 분리 패턴(370)은 하나의 채널 그룹 내의 상기 제3 방향으로의 가운데 부분에서 상기 제2 방향으로 연장되도록 형성될 수 있다. 이에 따라, 제2 분리 패턴(370)은 상기 채널 그룹 내에서 가운데에 배치된 채널 열에 속한 채널들(340)의 상부를 관통할 수 있다.
예시적인 실시예들에 있어서, 제2 분리 패턴(370)은 채널들(340) 상부뿐만 아니라, 상부 2개의 층들에 형성된 희생막들(210), 및 상부의 2개의 층들에 형성된 제3 절연막들(220)을 관통할 수 있으며, 그 아래 1개의 층에 형성된 제3 절연막(220)도 부분적으로 관통할 수 있다. 이때, 제2 분리 패턴(370)은 기판(100)의 제1 영역(I) 상에서 상기 제2 방향으로 연장될 뿐만 아니라, 기판(100)의 제2 영역(II) 상의 상기 몰드의 상층 2개의 계단층들을 관통할 수 있도록 상기 제2 방향으로 더 연장될 수 있다. 이에 따라, 제2 분리 패턴(370)에 의해서 상부 2개의 층들에 형성된 희생막들(210)이 상기 제3 방향을 따라 서로 분리될 수 있다.
도 16 내지 도 18을 참조하면, 제3 층간 절연막(280) 및 캐핑 패턴(360) 상에 제4 층간 절연막(380)을 형성하고, 식각 공정을 통해 제1 내지 제4 층간 절연막들(190, 270, 280, 380), 제3 절연막들(220), 희생막들(210), 제1 절연 패턴(162) 및 제1 희생 패턴(172)을 관통하는 제3 및 제4 개구들(390, 400)를 형성하여 기판(100) 상면을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 각 제3 및 제4 개구들(390, 400)는 기판(100)의 제1 및 제2 영역들(I, II) 상에서 상기 채널 그룹들 사이에 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 상기 제3 방향을 따라 교대로 반복적으로 형성될 수 있다. 즉, 제3 및 제4 개구들(390, 400) 중 상기 제3 방향으로 인접하는 2개 사이에는 1개의 채널 그룹이 배치될 수 있으며, 제4 개구(400)의 양 측에 각각 형성된 2개의 채널 그룹들은 함께 채널 블록을 형성할 수 있다.
제3 및 제4 개구들(390, 400)이 형성됨에 따라, 희생막(210)은 상기 제2 방향으로 각각 연장되는 제2 희생 패턴들(도시되지 않음)로 분리될 수 있고, 제3 절연막(220)은 상기 제2 방향으로 각각 연장되는 제3 절연 패턴들(225)로 변환될 수 있다.
다만 예시적인 실시예들에 있어서, 제3 개구(390)는 기판(100)의 제1 및 제2 영역들(I, II) 상에서 상기 제2 방향으로 끊어짐 없이 연장될 수 있으나, 제4 개구(400)는 기판(100)의 제2 영역(II) 상에서 부분적으로 절단될 수 있다. 이에 따라, 제4 개구(400)의 상기 제3 방향으로의 양 측에서 상기 제2 방향으로 연장되는 각 희생막(210) 부분들은 기판(100)의 제2 영역(II) 상에서 서로 연결될 수 있다. 예시적인 실시예들에 있어서, 제4 개구(400)의 상기 절단부 즉, 희생막들(210)을 서로 연결하는 연결부는 제1 분리 패턴(180)과 상기 제1 방향으로 오버랩될 수 있다.
이후, 제3 및 제4 개구들(390, 400)에 의해 노출된 상기 제2 희생 패턴들을 예를 들어, 습식 식각 공정을 통해 제거하여, 각 층의 제3 절연 패턴들(225) 사이 및 제1 절연 패턴(162)과 제1 층간 절연막(190) 사이에 제1 갭(410)을 형성할 수 있으며, 이때 상기 제2 희생 패턴들의 말단부 상에 형성된 제1 절연 패드(242)도 함께 제거될 수 있다. 상기 제1 갭(410)에 의해 제2 분리 패턴(370)의 측벽 일부, 제1 블로킹 패턴(300)의 외측벽 일부, 및 반도체 패턴(290)의 측벽 일부가 노출될 수 있다.
한편, 제2 및 제3 절연 패드들(244, 246)도 제거되어 각각 제2 및 제3 갭들(412, 414)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제2 갭(412)은 상기 제3 방향으로 연장되는 라인 형상을 가질 수 있으며, 제3 갭(414)은 제2 갭(412)과 상기 제2 방향으로 이격되면서 상기 제3 방향으로 연장되되 일부가 다른 부분에 비해 상기 제2 방향으로 작은 폭을 가질 수 있다. 이는 제3 및 제4 개구들(390, 400)를 통해 제3 절연 패드(246)가 등방성으로 식각됨에 따라서, 이들의 상기 제2 방향으로의 말단부들로부터 가장 먼 거리에 있는 제3 절연 패드(246) 부분이 제거되지 못하여 일부가 잔류하기 때문이다.
도 19 내지 도 21을 참조하면, 노출된 제2 분리 패턴(370)의 측벽, 제1 블로킹 패턴(300)의 외측벽, 반도체 패턴(290)의 측벽, 제1 내지 제3 갭들(410, 412, 414)의 내벽, 제3 절연 패턴들(225)의 표면, 기판(100)의 상면, 및 제4 층간 절연막(380)의 상면에 제2 블로킹 막(420)을 형성하고, 제2 블로킹 막(420) 상에 제1 내지 제3 갭들(410, 412, 414)의 나머지 부분을 채우는 게이트 도전막을 형성할 수 있다. 제2 블로킹 막(420)과 상기 게이트 도전막 사이에 게이트 배리어 막(미도시)이 더 형성될 수도 있다.
이후, 상기 게이트 도전막을 부분적으로 제거하여, 제1 갭(410) 내부에 게이트 도전 패턴을 형성할 수 있으며, 상기 게이트 배리어 막이 형성된 경우에는, 이것 역시 부분적으로 제거되어 게이트 배리어 패턴을 형성할 수 있다. 상기 게이트 도전 패턴 및 상기 게이트 배리어 패턴은 함께 게이트 전극을 형성할 수 있다. 한편, 제2 및 제3 갭들(412, 414) 내에는 각각 제1 및 제2 도전 구조물들(440, 450)이 각각 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개의 층들에 적층될 수 있다. 또한 상기 게이트 전극은 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 복수 개의 게이트 전극들은 제3 개구(390)에 의해 상기 제3 방향으로 서로 이격될 수 있다. 또한, 제4 개구(400)에 의해 상기 각 게이트 전극들이 상기 제3 방향을 따라 서로 분리될 수 있으며, 다만 기판(100)의 제2 영역(II) 상에 형성되어 하부의 제1 분리 패턴(180)과 오버랩되는 연결부에 의해 이들은 서로 전기적으로 연결될 수 있다. 한편, 기판(100)의 제2 영역(II) 상에 형성되어 상기 제2 방향으로 연장되는 각 게이트 전극들 중에서 상부 2개 층들에 형성된 것들은 제2 분리 패턴(370)에 의해서도 추가적으로 상기 제3 방향으로 분리될 수 있다.
한편, 상기 게이트 전극은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(432, 434, 436)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 전극(432)은 최하층에 형성되고, 제3 게이트 전극(436)은 최상층 및 그 하부의 1개의 층, 즉 제1 및 제2 층들에 형성되며, 제2 게이트 전극(434)은 제1 게이트 전극(432) 및 제3 게이트 전극(436) 사이에서 복수의 층들에 형성될 수 있다.
또한, 상기 게이트 전극들은 계단 형상으로 적층된 상기 제2 희생 패턴들이 치환된 것이므로 역시 계단 형상으로 적층될 수 있으며, 이에 따라 이들은 계단 구조물을 형성할 수 있다. 한편, 제1 게이트 전극(432) 및 최상층의 제3 게이트 전극(436)을 제외한 나머지 상기 각 게이트 전극들의 상기 제2 방향으로의 말단부는 상기 제2 희생 패턴 상에 형성된 제1 절연 패드(242)도 함께 치환된 것이므로, 나머지 부분에 비해 높은 상면을 가질 수 있으며, 이에 따라 더 큰 두께를 가질 수 있다. 이하에서는, 상기 각 게이트 전극들의 상기 제2 방향으로의 말단부로서 나머지 부분에 비해 더 큰 두께를 갖는 부분을 도전 패드로 지칭하기로 한다.
예시적인 실시예들에 있어서, 제1 및 제2 도전 구조물들(440, 450)은 서로 다른 높이에 형성되며 상기 제2 방향으로 서로 이격될 수 있다. 이에 따라, 이들은 서로 전기적으로 절연될 수 있다.
도 22를 참조하면, 각 제3 및 제4 개구들(390, 400)에 의해 노출된 기판(100) 상부에 불순물을 주입하여 제1 불순물 영역(105)을 형성할 수 있다.
이후, 제3 및 제4 개구들(390, 400)에 의해 노출된 기판(100) 상면, 제3 및 제4 개구들(390, 400)의 측벽, 및 제4 층간 절연막(380) 상면에 제2 스페이서 막을 형성한 후, 상기 제2 스페이서 막을 이방성 식각함으로써, 각 제3 및 제4 개구들(390, 400)의 측벽 상에 제2 스페이서(460)를 형성할 수 있다.
이후, 제1 불순물 영역(105) 상에 제3 및 제4 개구들(390, 400)의 나머지 부분을 각각 채우는 제1 및 제2 공통 소스 라인들(CSL)(470, 475, 도 2 참조)을 형성할 수 있다. 이때, 제4 층간 절연막(380) 상면에 형성된 제2 블로킹 막(420) 부분이 제거될 수 있으며, 제1 및 제2 CSL들(470, 475)은 각각 제1 불순물 영역(105) 상면에 접촉할 수 있다.
다시 도 1 내지 도 5를 참조하면, 제4 층간 절연막(380), 제1 및 제2 CSL들(470, 475), 제2 스페이서(460) 및 제2 블로킹 막(420) 상에 제5 층간 절연막(480)을 형성한 후, 기판(100)의 제2 영역(II) 상의 제1 내지 제5 층간 절연막들(190, 270, 280, 380, 480), 제3 절연 패턴들(225), 제4 절연막(260) 및 제2 블로킹 막(420)을 관통하여 제1 내지 제3 게이트 전극들(432, 434, 436)의 상면에 각각 접촉하는 제1 내지 제3 콘택 플러그들(492, 494, 496)을 형성하고, 기판(100)의 제3 영역(III) 상의 제1 내지 제5 층간 절연막들(190, 270, 280, 380, 480), 제4 절연막(260), 제4 절연 패드(248), 제1 식각 저지 패턴(174), 제2 절연 패턴(164) 및 제1 게이트 마스크(130)를 관통하여 제1 게이트 전극 패턴(120)에 접촉하는 제4 콘택 플러그(500)을 형성할 수 있다.
제2 콘택 플러그(494)은 각 제2 게이트 전극들(434)의 도전 패드에 접촉할 수 있고, 제3 콘택 플러그(496)는 제3 게이트 전극들(436) 중 최상층을 제외한 나머지의 도전 패드에 접촉할 수 있다. 예시적인 실시예들에 있어서, 제1 콘택 플러그(492)는 제1 도전 구조물(440)을 관통하여 제1 게이트 전극(432)에 접촉할 수 있다. 이때, 제1 및 제2 도전 구조물들(440, 450)이 서로 절연되어 있으므로, 제1 및 제2 CSL들(470, 475)의 상기 제3 방향으로의 양 측에 각각 형성된 제1 콘택 플러그들(492)이 제1 및 제2 도전 구조물들(440, 450)을 통해 서로 전기적으로 쇼트되는 현상이 발생하지 않을 수 있다.
전술한 공정들을 통해 상기 수직형 메모리 장치를 완성할 수 있다. 전술한 바와 같이, 제2 내지 제4 절연 패드들(244, 246, 248)을 별도로 제거하는 공정을 수행하지 않으므로 이를 위한 시간 및 비용이 소모되지 않으면서도, 이후 이들 중 제2 및 제3 절연 패드들(244, 246)이 각각 제1 및 제2 도전 구조물들(440, 450)로 치환되더라도, 이들이 서로 절연되어 있으므로 이를 관통하는 제1 콘택 플러그(492)에 의해 서로 분리된 GSL들(432)이 서로 전기적으로 쇼트되지 않을 수 있다.
도 23 내지 도 28은 비교예에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 25 및 27은 평면도들이고, 도 23 및 24은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이며, 도 26 및 28은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이다. 상기 수직형 메모리 장치 제조 방법은 도 6 내지 도 22 및 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 23을 참조하면, 도 6 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 제1 층간 절연막(190) 상에 리세스(200)를 형성하지 않을 수 있다.
도 24를 참조하면, 도 10 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 제2 내지 제4 절연 패드들(244, 246, 248)이 서로 분리되지 않고 서로 연결되어, 기판(100)의 제2 및 제3 영역들(II, III) 상에 제6 절연 패드(249)가 형성될 수 있다.
도 25 및 26을 참조하면, 도 13 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 제2 및 제3 갭들(412, 414)이 서로 다른 높이에 형성되어 서로 분리되지 않으며, 이에 따라 동일한 높이에 제4 갭(415)이 형성될 수 있다.
도 27 및 28을 참조하면, 도 18 내지 도 22 및 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 제1 및 제2 도전 구조물(440, 450)이 서로 다른 층에 형성되어 분리되는 것이 아니라 서로 동일한 층에 형성되어 연결된 제3 도전 구조물(445)을 형성할 수 있다.
이에 따라, 제1 CSL(470) 혹은 제2 CSL(475)의 양 측에 각각 형성되어 제3 도전 구조물(445)을 관통하여 서로 분리된 제1 게이트 전극들(432)에 각각 접촉하는 제1 콘택 플러그들(492)은 제3 도전 구조물(445)에 공통적으로 접촉하므로 이를 통해 전기적으로 쇼트가 발생할 수 있다.
비교예와는 달리, 도 1 내지 도 5를 참조로 설명한 수직형 메모리 장치에서는, 제1 및 제2 도전 구조물들(440, 450)이 서로 분리되며, 제1 콘택 플러그들(492)이 각각 관통하는 제1 도전 구조물들(440)이 제1 CSL(470) 혹은 제2 CSL(475)의 양 측에서 서로 분리되므로, 이들 사이의 전기적 쇼트가 발생하지 않을 수 있다.
도 29 내지 도 31은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 29는 평면도이며, 도 30은 도 29의 B-B'선을 따라 절단한 단면도이고, 도 31은 도 29의 D-D'선을 따라 절단한 단면도이다. 상기 수직형 메모리 장치는 도 1 내지 도 5를 참조로 설명한 수직형 메모리 장치와 일부 구성 요소를 제외하고는 실질적으로 동일하거나 유사하므로, 이들에 대한 반복적인 설명은 생략한다.
도 29 내지 도 31을 참조하면, 기판(100)의 제2 및 제3 영역들(II, III)의 경계 부분 상에는 제1 층간 절연막(190) 상면에 돌출부(205)가 형성될 수 있으며, 돌출부(205) 상에는 제1 도전 구조물(440)과 상기 제2 방향으로 이격되면서 상기 제3 방향으로 연장되는 라인 형상의 제4 도전 구조물(452)이 형성될 수 있다. 다만, 제4 도전 구조물(452)은 일부가 다른 부분에 비해 상기 제2 방향으로 작은 폭을 가질 수 있으며, 상기 부분에서 역시 돌출부(205) 상에 형성된 제7 절연 패드(247)와 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 콘택 플러그(492)는 제1 도전 구조물(440)을 관통하여 제1 게이트 전극(432)에 접촉할 수 있다. 이때, 제1 및 제4 도전 구조물들(440, 452)이 서로 다른 높이에 형성되고 서로 이격되어 절연되어 있으므로, 제1 및 제2 CSL들(470, 475)의 상기 제3 방향으로의 양 측에 각각 형성된 제1 콘택 플러그들(492)이 제1 및 제4 도전 구조물들(440, 452)을 통해 서로 전기적으로 쇼트되는 현상이 발생하지 않을 수 있다.
도 32 내지 도 35는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 34는 평면도이고, 도 32 및 33은 대응하는 각 평면도들의 A-A'선을 따라 절단한 단면도들이며, 도 35는 대응하는 평면도의 B-B'선을 따라 절단한 단면도이다. 상기 수직형 메모리 장치 제조 방법은 도 6 내지 도 22 및 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 32를 참조하면, 도 6 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 기판(100)의 제2 및 제3 영역들(II, III)의 경계 부분 상에 리세스(200) 대신에 돌출부(205)가 형성될 수 있다.
도 33을 참조하면, 도 10 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 리세스(200) 상에 형성되는 제3 절연 패드(246) 대신에 돌출부(205) 상에 제7 절연 패드(247)가 형성될 수 있다. 제7 절연 패드(247)는 제2 절연 패드(244)와 다른 높이, 즉 보다 높은 높이에 형성될 수 있으며, 제2 절연 패드(244)와 상기 제2 방향으로 이격될 수 있다.
도 34 및 35를 참조하면, 도 13 내지 도 18을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 리세스(200) 상에 형성되는 제3 갭(414) 대신에 돌출부(205) 상에 제5 갭(417)이 형성될 수 있다. 한편, 제5 갭(417)은 제2 갭(412)과 상기 제2 방향으로 이격되면서 상기 제3 방향으로 연장되되 일부가 다른 부분에 비해 상기 제2 방향으로 작은 폭을 가질 수 있으며, 이에 인접하여 제7 절연 패드(247)가 잔류할 수 있다.
다시 도 29 내지 도 31을 참조하면, 도 19 내지 도 22 및 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 제2 갭(412)을 채우는 제2 도전 구조물(450) 대신에 제5 갭(417)을 채우는 제4 도전 구조물(452)이 형성될 수 있다.
도 36 및 37은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다. 도 36은 대응하는 평면도의 B-B'선을 따라 절단한 단면도이고, 도 37은 대응하는 평면도의 D-D'선을 따라 절단한 단면도이다. 상기 수직형 메모리 장치는 도 1 내지 도 5를 참조로 설명한 수직형 메모리 장치와 일부 구성 요소를 제외하고는 실질적으로 동일하거나 유사하므로, 이들에 대한 반복적인 설명은 생략한다.
도 36 및 37을 참조하면, 기판(100)의 제2 및 제3 영역들(II, III)의 경계 부분 상에는 제1 층간 절연막(190) 상면에 리세스(200)와 돌출부(205)가 서로 이웃하여 함께 형성될 수 있으며, 이들 상에는 제2 및 제4 도전 구조물들(450, 452)이 형성될 수 있다. 다만, 제4 도전 구조물(452)은 일부가 다른 부분에 비해 상기 제2 방향으로 작은 폭을 가질 수 있으며, 상기 부분에서 역시 돌출부(205) 상에 형성된 제7 절연 패드(247)와 접촉할 수 있다.
도면 상에서는 리세스(200)와 돌출부(205)가 각각 기판(100)의 제2 및 제3 영역들(II, III) 상에 형성된 것으로 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 예를 들어 리세스(200)와 돌출부(205)가 각각 기판(100)의 제3 및 제2 영역들(III, II) 상에 형성될 수도 있다. 이와는 달리, 리세스(200) 및 돌출부(205) 중 어느 하나가 기판(100)의 제2 및 제3 영역들(II, III)의 경계 부분 상에 형성되고, 나머지 하나가 기판(100)의 제2 영역(II)에만 혹은 제3 영역(III)에만 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 콘택 플러그(492)는 제1 도전 구조물(440)을 관통하여 제1 게이트 전극(432)에 접촉할 수 있다. 이때, 제1 및 제2 도전 구조물들(440, 450)이 서로 다른 높이에 형성되고 서로 이격되어 절연되어 있으므로, 제1 및 제2 CSL들(470, 475)의 상기 제3 방향으로의 양 측에 각각 형성된 제1 콘택 플러그들(492)이 제1 및 제2 도전 구조물들(440, 450)을 통해 서로 전기적으로 쇼트되는 현상이 발생하지 않을 수 있다.
도 38은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다. 상기 수직형 메모리 장치는 도 27 및 28을 참조로 설명한 수직형 메모리 장치와 일부 구성 요소를 제외하고는 실질적으로 동일하거나 유사하므로, 이들에 대한 반복적인 설명은 생략한다.
도 38을 참조하면, 기판(100)의 제2 및 제3 영역들(II, III) 상에서 상기 제3 방향으로 연장된 제3 도전 구조물(445)이 기판(100)의 제2 영역(II) 상에서는 제3 및 제4 개구들(390, 400) 내에 각각 형성되는 제1 및 제2 CSL들(470, 475) 및 이들 측벽에 형성된 제2 스페이서(460)에 의해 상기 제3 방향으로 분리되고, 기판(100)의 제3 영역(III) 상에서는 제1 차단 패턴(510)에 의해 상기 제3 방향으로 분리될 수 있다. 이에 따라, 제1 CSL(470) 혹은 제2 CSL(475)의 양 측에 각각 형성되는 제3 도전 구조물들(445)은 서로 분리되며, 이를 관통하여 서로 분리된 제1 게이트 전극들(432)에 각각 접촉하는 제1 콘택 플러그들(492) 사이에는 전기적 쇼트가 발생하지 않을 수 있다.
예시적인 실시예들에 있어서, 제1 차단 패턴(510)은 기판(100)의 제3 영역(III) 상에서 각 제1 및 제2 CSL들(470, 475)의 상기 제2 방향으로의 말단부에 접촉할 수 있으며, 상기 제2 방향으로 일정한 길이만큼 연장될 수 있다. 이에 따라, 제1 차단 패턴(510)은 상기 제2 방향으로 서로 이격되도록 복수 개로 형성될 수 있다. 제1 차단 패턴(510)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 39 및 40은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도 및 단면도이다. 도 39는 평면도이고, 도 40은 도 39의 A-A'선을 따라 절단한 단면도이다. 상기 수직형 메모리 장치의 제조 방법은 도 23 내지 도 28을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 반복적인 설명은 생략한다.
도 39 및 40을 참조하면, 도 23 및 24를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 도 13 내지 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후, 기판(100)의 제2 영역(II)에 인접한 제3 영역(III) 상에서 제1 내지 제3 층간 절연막들(190, 270, 280), 제4 절연막(260) 및 제6 절연 패드(249)를 관통하여 기판(100) 상면에 접촉하는 제1 차단 패턴(510)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 차단 패턴(510)은 이후 형성될 각 제3 및 제4 개구들(390, 400)의 상기 제2 방향으로의 말단으로부터 상기 제2 방향으로 이격되지 않고 적어도 부분적으로 오버랩되는 위치에 형성될 수 있다. 이에 따라, 제1 차단 패턴(510)은 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 각 제1 차단 패턴들(510)은 예를 들어 상기 제2 방향으로 일정한 길이만큼 연장될 수 있다.
제1 차단 패턴(510)에 의해서, 기판(100)의 제2 및 제3 영역들(II, III) 상에서 상기 제3 방향으로 연장된 제6 절연 패드(249)의 제3 영역(III) 상의 일부가 제거될 수 있다.
다시 도 38을 참조하면, 도 25 내지 도 28을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 상기 수직형 메모리 장치를 완성할 수 있다. 다만, 기판(100)의 제2 및 제3 영역들(II, III) 상에서 상기 제3 방향으로 연장된 제6 절연 패드(249)가 제3 및 제4 개구들(390, 400) 및 제1 차단 패턴(510)에 의해 상기 제3 방향으로 완전히 분리될 수 있다.
도 41 및 42는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다. 도 41은 평면도이고, 도 42는 도 41의 B-B'선을 따라 절단한 단면도이다. 상기 수직형 메모리 장치는 도 38을 참조로 설명한 수직형 메모리 장치와 일부 구성 요소를 제외하고는 실질적으로 동일하거나 유사하므로, 이들에 대한 반복적인 설명은 생략한다.
도 41 및 42를 참조하면, 기판(100)의 제2 및 제3 영역들(II, III)의 경계 부분 상에 형성되는 제3 도전 구조물(445) 대신에, 기판(100)의 제2 영역(II) 상에 형성되는 제5 도전 구조물(447)이 형성될 수 있다.
이때, 제5 도전 구조물(447)은 제3 및 제4 개구들(390, 400) 내에 각각 형성되는 제1 및 제2 CSL들(470, 475) 및 이들 측벽에 형성된 제2 스페이서(460)에 의해 상기 제3 방향으로 분리될 수 있으며, 기판(100)의 제3 영역(III) 상에 형성된 제2 차단 패턴(520)에 의해 제3 영역(III) 상에는 형성되지 않을 수 있다. 이에 따라, 제1 CSL(470) 혹은 제2 CSL(475)의 양 측에 각각 형성되는 제5 도전 구조물들(447)은 서로 분리되며, 이를 관통하여 서로 분리된 제1 게이트 전극들(432)에 각각 접촉하는 제1 콘택 플러그들(492) 사이에는 전기적 쇼트가 발생하지 않을 수 있다.
예시적인 실시예들에 있어서, 제2 차단 패턴(520)은 기판(100)의 제3 영역(III) 상에서 상기 제3 방향으로 연장될 수 있으며, 제1 및 제2 CSL들(470, 475)의 상기 제2 방향으로의 말단부들 및 제5 도전 구조물들(447)의 상기 제2 방향으로의 측벽들에 공통적으로 접촉할 수 있다.
도 43은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이다. 도 43에 도시된 수직형 메모리 장치는 도 38에 도시된 제1 차단 패턴(510)과 도 41 및 42에 도시된 제2 차단 패턴(520)을 함께 가질 수 있으며, 이에 따라 기판(100)의 제2 영역(II) 상에는 제5 도전 구조물(447)이 형성될 수 있다.
도 44 내지 도 47은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로 도 44는 평면도이고, 도 45는 도 44의 B-B'선을 따라 절단한 단면도이며, 도 46은 도 44의 E-E'선을 따라 절단한 단면도이고, 도 47은 도 44의 F-F'선을 따라 절단한 단면도이다. 상기 수직형 메모리 장치는 도 1 내지 도 35를 참조로 설명한 수직형 메모리 장치와 일부 구성 요소를 제외하고는 실질적으로 동일하거나 유사하므로, 이들에 대한 반복적인 설명은 생략한다.
도 44 내지 도 47을 참조하면, 제2 CSL(475)은 기판(100)의 제1 영역(I) 및 제2 영역(II)의 일부 상에서만 연장될 수 있으며, 상기 제2 방향으로의 말단은 제1 분리 패턴(180)과 상기 제1 방향으로 오버랩될 수 있다.
이에 따라, 후술하는 바와 같이 제1 및 제2 희생 패턴들(172, 215)을 제거하는 습식 식각 공정에서, 제2 CSL(475)이 형성되지 않은 영역에서 상기 제3 방향으로 서로 이웃하는 제1 CSL들(470) 사이에 형성된 제2 희생 패턴(215) 부분 및 그 상부의 제1 내지 제3 절연 패드들(242, 244, 246)은 모두 제거되지 못하고 부분적으로 잔류할 수 있다.
한편, 제2 게이트 전극들(434) 및 최상층을 제외한 제3 게이트 전극들(436)의 각 도전 패드는 나머지 부분에 비해 더 큰 두께를 가질 뿐만 아니라 나머지 부분에 비해 상기 제3 방향으로 돌출될 수 있다. 이에 따라, 각 층에 형성된 게이트 전극들의 도전 패드 하부에는 하층의 게이트 전극 대신에 제1 및 제2 희생 패턴들(215)이 위치할 수 있다.
예시적인 실시예들에 있어서, 각 제2 콘택 플러그들(494)은 제2 게이트 전극들(434)의 도전 패드를 관통하여 하층에까지 연장될 수 있으며, 도면 상에서는 번갈아 적층된 제3 절연 패턴(225) 및 제2 희생 패턴(215)과 제1 희생 패턴(172)을 관통하여 모두 기판(100) 상면에 접촉하는 것으로 도시되어 있다. 하지만, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 각 제2 콘택 플러그들(494)은 대응하는 제2 게이트 전극(434)의 도전 패드를 관통하여 기판(100) 상부의 특정 층까지 연장될 수 있다.
도 48 내지 도 55는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 48 및 52는 평면도들이고, 도 49-51 및 53-55는 단면도들이다. 이때, 도 49 및 53은 대응하는 각 평면도들의 B-B'선을 따라 절단한 단면도들이고, 도 50 및 54는 대응하는 각 평면도들의 E-E'선을 따라 절단한 단면도들이며, 도 51 및 55는 대응하는 각 평면도들의 F-F'선을 따라 절단한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 6 내지 도 22 및 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 반복적인 설명은 생략한다.
도 48 내지 도 51을 참조하면, 도 6 내지 도 18을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 다만, 제4 개구(400)는 기판(100)의 제1 영역(I) 및 제2 영역(II)의 일부 상에서만 연장될 수 있으며, 상기 제2 방향으로의 말단은 제1 분리 패턴(180)과 상기 제1 방향으로 오버랩될 수 있다.
이에 따라, 제3 및 제4 개구들(390, 400)에 의해 희생막(210)이 분리된 제2 희생 패턴(215) 및 제1 희생 패턴(172)을 예를 들어, 습식 식각 공정을 통해 제거하는 공정에서, 제4 개구(400)가 형성되지 않은 영역에서 상기 제3 방향으로 서로 이웃하는 제3 개구들(390) 사이에 형성된 제1 및 제2 희생 패턴들(172, 215) 부분 및 그 상부의 제1 내지 제3 절연 패드들(242, 244, 246)은 모두 제거되지 못하고 부분적으로 잔류할 수 있다. 다만, 각 층에 형성된 제2 희생 패턴들(215)의 상기 제2 방향으로의 말단부 상에는 이와 다른 식각률, 예를 들어 이보다 더 큰 식각률을 갖는 제1 절연 패드(242)들이 존재하므로, 상기 식각 공정에서 다른 부분에 비해 빠른 속도로 식각되어 다른 부분에 비해 상기 제3 방향으로 돌출될 수 있다.
도 52 내지 도 55를 참조하면, 도 19 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 다만, 각 제2 게이트 전극들(434) 및 최상층을 제외한 제3 게이트 전극들(436)의 도전 패드는 나머지 부분에 비해 더 큰 두께를 가질 뿐만 아니라 나머지 부분에 비해 상기 제3 방향으로 돌출될 수 있다. 이에 따라, 각 층에 형성된 게이트 전극들의 도전 패드 하부에는 하층의 게이트 전극 대신에 제1 및 제2 희생 패턴들(172, 215)이 위치할 수 있다.
다시 도 44 내지 도 47을 참조하면, 도 22 및 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
이때, 제1 콘택 플러그(492)는 금속을 포함하는 제1 도전 구조물(440)을 관통하여 제1 게이트 전극(432)에 접촉하도록 형성되므로 식각 공정에 많은 시간이 소요될 수 있으며, 예를 들어 여러 층들에 형성되는 제2 콘택 플러그들(494)과 함께 형성하는 경우 이들 중 일부가 대응하는 제2 게이트 전극들(434)을 관통하여 그 하부에까지 연장될 수 있다.
하지만 예시적인 실시예들에 있어서, 각 제2 게이트 전극들(434)의 도전 패드 하부에는 하층의 제2 게이트 전극들(434) 대신에 제3 절연 패턴(225) 및 제2 희생 패턴(215)이 번갈아 적층되어 있으므로, 제2 콘택 플러그들(494) 중 일부가 대응하는 제2 게이트 전극들(434)의 도전 패드들을 관통하여 그 하부까지 연장되어도 무방하다.
도 56 내지 도 59는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로 도 56는 평면도이고, 도 57은 도 56의 B-B'선을 따라 절단한 단면도이며, 도 58은 도 56의 E-E'선을 따라 절단한 단면도이고, 도 59는 도 56의 F-F'선을 따라 절단한 단면도이다. 상기 수직형 메모리 장치는 도 44 내지 도 47을 참조로 설명한 수직형 메모리 장치와 일부 구성 요소를 제외하고는 실질적으로 동일하거나 유사하므로, 이들에 대한 반복적인 설명은 생략한다.
상기 수직형 메모리 장치는 씨오피(Cell Over Peri: COP) 구조를 가질 수 있다. 즉, 메모리 셀을 구동시키는 회로 패턴이 상기 메모리 셀의 주변에 형성된 주변 회로 영역에만 형성되는 것이 아니라, 상기 메모리 셀의 하부에도 형성될 수 있다. 이에 따라, 상기 셀 어레이 영역 하부에 형성되어 하부 회로 패턴이 형성된 영역을 하부 회로 영역으로 지칭할 수 있다.
도 56 내지 도 59를 참조하면, 하부 기판(600) 상에는 하부 회로 패턴이 형성될 수 있으며, 이를 커버하는 제1 및 제2 하부 층간 절연막들(670, 730)이 하부 기판(600) 상에 순차적으로 적층될 수 있다.
하부 기판(600)은 상부에 소자 분리 패턴(610)이 형성된 필드 영역 및 그 이외의 액티브 영역을 포함할 수 있다. 상기 회로 패턴은 트랜지스터, 하부 콘택 플러그, 하부 배선, 하부 비아 등을 포함할 수 있다. 예를 들어, 하부 기판(600) 상에 형성된 제2 게이트 구조물(650), 및 이에 인접하는 상기 액티브 영역 상부에 형성된 제2 불순물 영역(605)을 포함하는 트랜지스터가 형성될 수 있다. 제2 게이트 구조물(650)은 하부 기판(600) 상에 순차적으로 적층된 제2 게이트 절연 패턴(620), 제2 게이트 전극 패턴(630) 및 제2 게이트 마스크(640)를 포함할 수 있다.
제1 하부 층간 절연막(670)은 하부 기판(600) 상에 형성되어 상기 트랜지스터를 커버할 수 있으며, 하부 콘택 플러그(660)는 제1 하부 층간 절연막(670)을 관통하여 제2 불순물 영역(605) 또는 제2 게이트 전극 패턴(630)에 접촉할 수 있다. 제1 하부 배선(680)은 제1 하부 층간 절연막(670) 상에 형성되어 하부 콘택 플러그(660) 상면에 접촉할 수 있다. 제1 하부 배선(680) 상에는 제1 하부 비아(690), 제2 하부 배선(700), 제2 하부 비아(710) 및 제3 하부 배선(720)이 순차적으로 적층될 수 있다. 예시적인 실시예들에 있어서, 제3 하부 배선(720)은 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 제2 하부 층간 절연막(730)은 제1 하부 층간 절연막(670) 상에 형성되어 제1 내지 제3 하부 배선들(680, 700, 720) 및 제1 및 제2 하부 비아들(690, 710)을 커버할 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 콘택 플러그들(492, 494)은 상부로부터 연장되어 각 제3 하부 배선들(720)에 접촉할 수 있으며, 이에 따라 상기 하부 회로 패턴에 전기적으로 연결될 수 있다.
한편, 상기 수직형 메모리 장치는 제1 내지 제5 층간 절연막들(190, 270, 280, 380, 480), 제4 절연막(260), 제1 절연 패드(242), 제1 및 제2 희생 패턴들(172, 215), 제1 및 제3 절연 패턴들(162, 225) 및 기판(100)을 관통하여 제3 하부 배선(720)에 접촉하는 제5 콘택 플러그(499)를 더 포함할 수 있다. 예시적인 실시예들에 있어서, 제5 콘택 플러그(499)는 상기 제3 방향으로 서로 이웃하는 제1 CSL들(470) 사이에 잔류하는 제2 희생 패턴(215)이 형성된 영역에 형성될 수 있다.
도 60 내지 도 62는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다. 구체적으로 도 60은 평면도이고, 도 61은 도 60의 B-B'선을 따라 절단한 단면도이며, 도 62는 도 60의 E-E'선을 따라 절단한 단면도이다. 상기 수직형 메모리 장치는 도 56 내지 도 59에서와는 달리, 메모리 셀을 구동시키는 회로 패턴이 상기 메모리 셀의 주변에는 형성되지 않고, 상기 메모리 셀의 하부에만 형성될 수 있다.
한편, 하부 기판(600)과는 달리, 기판(100)은 제1 영역(I)에만 존재하며, 제2 및 제3 영역들(II, III)에서는 기판(100)이 제5 절연막(740)으로 대체되어 있다.
도 63 내지 도 82는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들, 단면도들 및 사시도들이다. 구체적으로, 도 79는 평면도이고, 도 72-78 및 80-82는 단면도들이며, 도 63-71은 사시도들이다. 각 도면들은 도 1의 Y 영역에 대한 것이지만, 상기 사시도들은 도 1의 Y 영역 중에서 제3 영역 부분은 도시되어 있지 않다. 한편, 도 72, 74, 76 및 80은 도 1의 B-B'선을 따라 절단한 단면도들이고, 도 77 및 81은 도 1의 E-E'선을 따라 절단한 단면도들이며, 도 73, 75, 78 및 82는 도 1의 G-G'선을 따라 절단한 단면도들이다.
상기 사시도들은 각종 절연막들 및 제2 식각 저지막(230)은 도시하지 않고 희생막들(210) 및 제1 층간 절연막(190)만 도시한다. 이하에서 설명되는 희생막들(210)에 대한 식각 공정은 각 희생막들(210) 및 그 바로 위에 형성되어 이와 한 쌍을 이루는 각 제3 절연막들(220)에 대해 함께 수행되며, 설명의 편의를 위해서, 상기 사시도들을 참조하여 상기 식각 공정을 설명할 때 제3 절연막들(220)에 대해서는 별도로 설명하지 않기로 한다.
상기 수직형 메모리 장치의 제조 방법은 도 48 내지 도 55 및 도 44 내지 도 47을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 반복적인 설명은 생략한다.
도 63을 참조하면, 도 6 및 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 제1 층간 절연막(190) 상에 희생막(210) 및 제3 절연막(220)을 교대로 반복적으로 적층할 수 있다. 이에 따라, 복수의 희생막들(210) 및 복수의 제3 절연막들(220)이 상기 제1 방향을 따라 교대로 적층될 수 있다. 최상층 제3 절연막(220) 상에는 제2 식각 저지막(230, 도 72 참조)을 더 형성할 수 있다.
도 64를 참조하면, 기판(100)의 제1 영역(I) 및 이에 인접하는 제2 영역(II)의 가장자리 부분을 커버하는 제1 포토레지스트 패턴(도시하지 않음)을 제2 식각 저지막(230) 상에 형성하고, 이를 식각 마스크로 사용하는 식각 공정을 통해 제2 식각 저지막(230) 및 최상층 희생막(210)을 식각함으로써, 상면에서 보았을 때 기판(100)의 제1 영역(I) 상에 형성된 최상층 희생막(210)을 둘러싸는 사각 링 형상의 제3 희생 패턴(822)을 형성할 수 있다.
다만, 도 64는 기판(100)의 제2 영역(II)의 일부 즉, Y 영역만을 도시하므로, 제3 희생 패턴(822) 중에서 상기 사각 링 형상의 일부 즉, 상기 제3 방향으로 연장되는 바(bar) 형상만이 도시되어 있다. 이하에서는, 희생막들(210)을 식각하여 형성되는 각종 희생 패턴들의 기판(100)의 제2 영역(II) 상에서의 전체 형상 대신에, 상기 Y 영역 내에서의 형상만을 기술하기로 한다. 또한, 상기 사시도들을 참조하여 설명되는 몰드 형성 공정 시, 기판(100)의 제1 영역(I) 상에서의 희생막(210) 부분은 포토레지스트 패턴들에 의해 항상 커버되어 식각되지 않으므로, 기판(100)의 제1 영역(I)에 대해서는 별도로 기술하지 않기로 한다.
제3 희생 패턴(822)을 형성한 후, 상기 제1 포토레지스트 패턴은 예를 들어, 애싱(ashing) 및/또는 스트립(stripping) 공정을 통해 제거될 수 있다.
이후, 상부로부터 두 번째 층(이하에서는, 상부로부터 n번 째 층을 단순히 제n 층과 같이 표시하기로 한다)에에 형성된 희생막(210)의 일부를 제거하여 제3 층에 형성된 희생막(210)을 노출시키는 제5 개구(840)를 형성할 수 있다. 예시적인 실시예들에 있어서, 제5 개구(840)은 기판(100)의 제2 영역(II) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 도시하지는 않았으나, 제5 개구(840)는 상기 제2 방향으로도 서로 이격되도록 복수 개로 형성될 수도 있다.
도 65를 참조하면, 제3 희생 패턴(822)을 커버하며 이보다 상기 제2 방향으로 더 큰 길이를 갖는 제2 포토레지스트 패턴(852) 및 상기 Y 영역 상의 희생막(210)의 일부를 커버하며 제2 포토레지스트 패턴(852)과 상기 제2 방향으로 이격되어 상면에서 보았을 때 직사각 형상을 갖는 제3 포토레지스트 패턴(854)을 제2 식각 저지막(230) 및 제2 층에 형성된 희생막(210) 상에 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 포토레지스트 패턴(854)은 상기 제3 방향으로 서로 이격된 2개의 각 제5 개구들(840)의 일부를 커버할 수 있다. 이에 따라, 예를 들어 제3 포토레지스트 패턴(854)의 상기 제3 방향으로의 각 양단은 각 제5 개구들(840)의 상기 제3 방향으로의 가운데 부분에 오버랩될 수 있으며, 제3 포토레지스트 패턴(854)의 상기 제2 방향으로의 각 양단은 각 제5 개구들(840)의 상기 제2 방향으로의 각 양단에 오버랩될 수 있다.
도시하지는 않았으나, 제5 개구(840)가 상기 제2 방향으로도 서로 이격되도록 복수 개로 형성된 경우, 제3 포토레지스트 패턴(854)도 이에 대응하여 상기 제2 방향을 따라 복수 개로 형성될 수도 있다.
도 66을 참조하면, 제2 및 제3 포토레지스트 패턴들(852, 854)을 식각 마스크로 사용하여 제2 층 희생막(210)을 식각할 수 있다.
이에 따라, 제1 층의 제3 희생 패턴(822)의 하부 즉, 제2 층에 이보다 상기 제2 방향으로 더 큰 길이를 갖는 제3 희생 패턴(822)이 더 형성될 수 있으며, 이와 상기 제2 방향으로 이격되며 상부에서 보았을 때 직사각 형상을 갖는 제4 희생 패턴(824)이 상기 제2 층에 형성될 수 있다.
한편, 제2 층에 형성된 제5 개구(840)의 일부 즉, 제3 포토레지스트 패턴(854)에 의해 커버되지 않는 제5 개구(840) 부분은 제3 층으로 전사되어 제6 개구(842)가 형성될 수 있다. 이에 따라, 제2 층에 형성된 제4 희생 패턴(824)과 제3 층에 형성된 제6 개구(842)는 상기 제3 방향으로 서로 이격될 수 있다.
도 67을 참조하면, 제2 및 제3 포토레지스트 패턴들(852, 854)을 제거한 후, 제3 희생 패턴들(822), 및 이에 인접하는 각 제4 희생 패턴들(824)의 일부를 커버하는 제4 포토레지스트 패턴(860)을 제2 식각 저지막(230) 및 제3 층 희생막(210) 상에 형성할 수 있다.
예시적인 실시예들에 있어서, 상면에서 보았을 때, 제4 포토레지스트 패턴들(860)은 상기 제3 방향으로 연장되는 바 형상을 가질 수 있으며 제4 희생 패턴(824)의 상기 제2 방향으로의 말단부는 노출시킬 수 있다.
도 68을 참조하면, 제4 포토레지스트 패턴(860)을 식각 마스크로 사용하여 제4 희생 패턴(824) 및 제3 및 제4 층들의 희생막들(210)을 식각할 수 있다.
이에 따라, 제3 희생 패턴들(822)보다 상기 제2 방향으로 더 큰 길이를 갖는 제5 희생 패턴들(826)이 제3 및 제4 층들에 각각 형성될 수 있고, 제4 포토레지스트 패턴(860)에 의해 커버되지 않는 제4 희생 패턴(824) 부분은 제2 층에서 제4 층으로 위치 이동할 수 있으며, 제3 층에 형성된 제6 개구(842)는 제5 층으로 위치 이동할 수 있다. 한편, 제4 포토레지스트 패턴(860)에 의해 커버되어 제거되지 않은 제4 희생 패턴(824)은 제6 희생 패턴(828)로 변환되어 제3 층 제5 희생 패턴(826) 상에 잔류할 수 있다.
한편, 제4 포토레지스트 패턴(860)을 사용하는 상기 식각 공정에 의해 2개 층들에 각각 형성된 희생막들(210)이 식각되었으나, 본 발명의 개념은 반드시 이에 한정되지는 않으며, 이보다 많은 개수의 층들에 형성된 희생막들(210)이 식각될 수도 있다.
도 69를 참조하면, 제4 포토레지스트 패턴(860)의 면적을 축소시키는 트림 공정을 수행하여 제5 및 제6 희생 패턴들(826, 828)의 일부를 노출시킨 후, 이를 식각 마스크로 사용하여 노출된 제4 내지 제6 희생 패턴들(824, 826, 828), 및 제5 및 제6 층들의 희생막들(210)을 식각할 수 있다.
이에 따라, 제3 및 제4 층들의 제5 희생 패턴들(826)은 이전보다 더 작으면서 상기 제2 방향으로 서로 동일한 길이를 갖도록 축소될 수 있으며, 이들보다 상기 제2 방향으로의 길이가 더 크면서 서로 동일한 길이를 갖는 제5 희생 패턴들(826)이 제5 및 제6 층들에 각각 더 형성될 수 있다. 이때, 노출된 제6 희생 패턴(828) 부분은 제1 층에서 제3 층으로 위치 이동할 수 있으며, 이하에서는 이들을 제7 희생 패턴(830)으로 지칭하기로 한다. 한편, 제4 포토레지스트 패턴(860)에 의해 커버되지 않는 제4 희생 패턴(824) 부분은 제3 층에서 제5 층으로 위치 이동할 수 있으며, 제5 층에 형성된 제6 개구(842)는 제7 층으로 위치 이동할 수 있다.
도 70을 참조하면, 도 68 및 69를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 반복적으로 수행함으로써, 기판(100)의 제2 영역(II) 상에서 계단 형상을 갖는 몰드를 형성할 수 있다.
상기 몰드는 전체적으로 상기 제2 방향을 따라 배치된 계단들을 포함할 수 있다. 나아가, 상기 몰드는 각 층의 상기 제2 방향의 말단부들에 형성된 제4, 제5 및 제7 희생 패턴들(824, 826, 830)이 상기 제3 방향을 따라 배치되어 구성하는 계단들을 포함할 수 있다.
도시하지는 않았으나, 제4 포토레지스트 패턴(860)을 제거한 후, 추가적인 포토레지스트 패턴을 형성하고, 이에 대한 트림 공정 및 식각 공정을 더 수행함으로써, 보다 많은 수의 층들에 적층된 계단 형상을 갖는 몰드를 형성할 수도 있다.
도 71 내지 도 73을 참조하면, 기판(100)의 제2 및 제3 영역들(II, III)의 경계 부분 상에 형성된 제1 층간 절연막(190) 상면에 리세스(200)를 형성할 수 있다.
도 74 및 75를 참조하면, 도 10 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 이때, 제1 절연 패드(242)는 제6 개구(842)에 의해 노출된 일부 희생 패턴들(도 75에는 제5 희생 패턴(826)이 도시됨) 상에도 형성될 수 있다.
도 76 내지 78을 참조하면, 도 48 내지 도 55 및 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 전체적으로 상기 제2 방향을 따라 배치된 계단들을 갖되, 상기 제2 방향으로의 말단부, 즉 도전 패드들이 상기 제3 방향을 따라 배치되어 형성하는 계단들을 포함하는 게이트 전극 구조물이 완성될 수 있다. 상기 게이트 전극 구조물의 특징을 도 78에 도시된 제1 계단 구조물(S1)을 통해 설명한다.
제1 계단 구조물(S1)은 제1 도전 패드(P1)를 포함하는 상층 계단층과, 제2 도전 패드(P2), 제5 희생 패턴(826) 및 제2 전극(E2)을 포함하는 하층 계단층을 포함할 수 있다. 즉, 제2 전극(E2)은 도전 패드가 형성되지 않은 제2 게이트 전극(434) 부분이고, 각 제1 및 제2 도전 패드들(P1, P2)은 각 상하층들에 형성된 제2 게이트 전극들(434)의 도전 패드 부분이다.
예시적인 실시예들에 있어서, 하층 계단층에는 제2 도전 패드(P2)와 제5 희생 패턴(826) 사이에 제6 개구(842)가 형성될 수 있으며 제6 개구(842)는 제1 도전 패드(P1)의 상기 제3 방향으로의 말단부와 제2 도전 패드(P2)의 상기 제2 방향으로의 말단부 사이에 위치할 수 있다. 이에 따라, 제1 및 제2 도전 패드들(P1, P2)은 상기 제1 방향으로 오버랩될 수 없다. 이는 제1 내지 제3 게이트 전극들(432, 434, 436)을 형성하기 위해서 제3 및 제4 개구들(390, 400)을 통해 제1 내지 제7 희생 패턴들(172, 215, 822, 824, 826, 828, 830)을 제거하여 제1 갭(410)을 형성할 때, 상기 제3 방향으로 서로 이웃하는 제3 개구들(390)로부터 제거될 수 있는 희생 패턴들(172, 215, 822, 824, 826, 828, 830)의 상기 제3 방향으로의 말단부가 제6 개구(842)에 의해 제한되기 때문이다. 이에 따라, 비록 제1 내지 제3 절연 패드들(242, 244, 246)이 상대적으로 높은 식각률을 가짐에 따라 빠른 속도로 식각되더라도, 제1 계단 구조물(S1)의 하층에 형성되는 제1 갭(410)의 상기 제3 방향으로의 말단은 상층에 형성되는 제1 갭(410)의 상기 제3 방향으로의 말단과 상기 제1 방향을 따라 서로 오버랩되지 않을 수 있다.
도 79 내지 도 82를 참조하면, 도 44 내지 도 47을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
예를 들어, 제1 계단 구조물(S1)에서 제1 도전 패드(P1)의 상기 제3 방향으로의 말단부의 아래에는 제2 전극(E2) 대신에 제3 절연 패턴(225) 및 제5 희생 패턴(826)이 번갈아 적층되어 있으므로, 제1 도전 패드(P1)에 전기적인 신호를 인가하기 위해 형성되는 제2 콘택 플러그(494)는 제1 도전 패드(P1)를 관통하여 그 하부까지 연장되어도 무방하다. 이는 제1 계단 구조물(P1)에서 하층에 형성된 제2 도전 패드(P2)가 상층에 형성된 제1 도전 패드(P1)와 상기 제1 방향을 따라 오버랩되지 않기 때문에 가능하다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105, 605: 제1, 제2 불순물 영역
110: 제1 게이트 절연 패턴 120: 제1 게이트 전극 패턴
130: 제1 게이트 마스크 140: 제1 게이트 구조물
150: 제1 게이트 스페이서 162, 164, 225: 제1 내지 제3 절연 패턴
172, 215, 822, 824, 826, 828, 830: 제1 내지 제7 희생 패턴
174: 제1 식각 저지 패턴 180, 370: 제1, 제2 분리 패턴
190, 270, 280, 380, 480: 제1 내지 제5 층간 절연막
200: 리세스 205: 돌출부
210: 희생막
220, 260, 740: 제3 내지 제5 절연막
230: 제2 식각 저지막
242, 244, 246, 248, 250: 제1 내지 제5 절연 패드
290: 반도체 패턴 300: 제1 블로킹 패턴
310: 전하 저장 패턴 320: 터널 절연 패턴
330: 전하 저장 구조물 340: 채널
350: 충전 패턴 360: 캐핑 패턴
390, 400, 840, 842: 제1 내지 제4 개구
410, 412, 414, 415, 417: 제1 내지 제5 갭
420: 제2 블로킹 막
432, 434, 436: 제1 내지 제3 게이트 전극
440, 450, 445, 452, 447: 제1 내지 제5 도전 구조물
460: 제2 스페이서 470, 475: 제1, 제2 CSL
492, 494, 496, 500, 499: 제1 내지 제5 콘택 플러그
600: 하부 기판 605: 제1 불순물 영역
610: 소자 분리 패턴 620: 제2 게이트 절연 패턴
630: 제2 게이트 전극 패턴 640: 제2 게이트 마스크
650: 제2 게이트 구조물 670, 730: 제1, 제2 하부 층간 절연막
660: 하부 콘택 플러그 680, 700, 720: 제1 내지 제3 하부 배선
690, 710: 제1, 제2 하부 비아

Claims (20)

  1. 셀 어레이 영역 및 이를 적어도 부분적으로 둘러싸는 연장 영역을 포함하는 기판;
    상기 기판 상면에 수직한 제1 방향을 따라 서로 이격되도록 복수의 층들에 각각 배치되고, 각각이 상기 기판의 셀 어레이 영역 및 연장 영역 상에서 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 기판의 연장 영역 상에서 계단 형상으로 적층된 게이트 전극들;
    상기 기판의 셀 어레이 영역 상에서 상기 제1 방향을 따라 연장되어 상기 게이트 전극들 중 적어도 일부를 관통하는 채널;
    상기 기판의 연장 영역 상에서 상기 게이트 전극들 중 최하층에 배치된 제1 게이트 전극의 상기 제2 방향으로의 말단부 상에 형성된 제1 도전 구조물;
    상기 기판의 연장 영역 상에서 상기 제1 도전 구조물과 상기 제2 방향으로 이격되어 상기 제1 게이트 전극과 상기 제1 방향으로 오버랩되지 않으며, 상기 제1 도전 구조물과 다른 높이에 형성된 제2 도전 구조물; 및
    금속 산화물을 포함하며 상기 각 제1 및 제2 도전 구조물들의 상면 및 하면, 및 적어도 일부 측벽을 커버하는 블로킹 패턴을 포함하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 제2 도전 구조물은 상기 제1 도전 구조물보다 낮은 위치에 형성된 수직형 메모리 장치.
  3. 제1항에 있어서, 상기 제2 도전 구조물은 상기 제1 도전 구조물보다 높은 위치에 형성된 수직형 메모리 장치.
  4. 제1항에 있어서, 상기 기판의 연장 영역 상에서 상기 제1 및 제2 도전 구조물들과 상기 제2 방향으로 이격되어 상기 제1 게이트 전극과 상기 제1 방향으로 오버랩되지 않으며, 상기 제2 도전 구조물과 다른 높이에 형성된 제3 도전 구조물을 더 포함하는 수직형 메모리 장치.
  5. 제1항에 있어서, 상기 제1 도전 구조물은 상기 제1 게이트 전극보다는 높고 상기 게이트 전극들 중에서 아래로부터 2번째 층에 형성된 게이트 전극보다는 낮은 높이에 형성된 수직형 메모리 장치.
  6. 제1항에 있어서, 상기 각 제1 및 제2 도전 구조물들은 상기 각 게이트 전극들과 동일한 물질을 포함하는 수직형 메모리 장치.
  7. 삭제
  8. 제1항에 있어서, 상기 기판의 연장 영역 상에서 상기 제1 도전 구조물과 상기 제2 방향으로 이격되어 상기 제1 게이트 전극과 상기 제1 방향으로 오버랩되지 않고, 상기 제2 도전 구조물과 동일한 높이에 형성되어 이와 대향하는 제1 절연 패드를 더 포함하는 수직형 메모리 장치.
  9. 제8항에 있어서, 상기 제1 절연 패드는 상기 기판 상면에 평행하고 상기 제2 방향과 수직한 제3 방향으로의 상기 제1 게이트 전극의 가운데 부분의 상기 제2 방향으로의 말단부로부터 상기 제2 방향을 따라 이격된 위치에 배치된 수직형 메모리 장치.
  10. 제1항에 있어서, 상기 게이트 전극들 중 적어도 일부의 상기 각 제2 방향으로의 말단부에는 나머지 부분에 비해 더 두꺼운 두께를 갖는 패드가 형성된 수직형 메모리 장치.
  11. 제10항에 있어서, 상기 패드는 상기 게이트 전극의 나머지 부분에 비해 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 돌출된 수직형 메모리 장치.
  12. 셀 어레이 영역, 이를 적어도 부분적으로 둘러싸는 연장 영역, 및 이를 적어도 부분적으로 둘러싸는 회로 영역을 포함하는 기판;
    상기 기판 상면에 수직한 제1 방향을 따라 서로 이격되도록 복수의 층들에 각각 배치되고, 각각이 상기 기판의 셀 어레이 영역 및 연장 영역 상에서 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 기판의 연장 영역 상에서 계단 형상으로 적층된 게이트 전극들;
    상기 기판의 셀 어레이 영역 상에서 상기 제1 방향을 따라 연장되어 상기 게이트 전극들 중 적어도 일부를 관통하는 채널;
    상기 게이트 전극들 중 최하층에 배치된 제1 게이트 전극의 상기 제2 방향으로의 말단부로부터 상기 제2 방향으로 이격된 상기 기판의 회로 영역 부분 상에 상기 제1 게이트 전극보다 높은 위치에 형성된 제1 절연 패드; 및
    상기 기판의 회로 영역 상에서 상기 제1 절연 패드와 상기 제2 방향으로 이격되어 상기 제1 절연 패드와 다른 높이에 형성된 제2 절연 패드를 포함하며,
    상기 제1 및 제2 절연 패드들은 서로 동일한 절연 물질을 포함하는 수직형 메모리 장치.
  13. 제12항에 있어서, 상기 제1 및 제2 절연 패드들은 질화물을 포함하는 수직형 메모리 장치.
  14. 셀 어레이 영역, 이를 적어도 부분적으로 둘러싸는 연장 영역, 및 이를 적어도 부분적으로 둘러싸는 회로 영역을 포함하는 기판;
    상기 기판 상면에 수직한 제1 방향을 따라 서로 이격되도록 복수의 층들에 각각 배치되고, 각각이 상기 기판의 셀 어레이 영역 및 연장 영역 상에서 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 기판의 연장 영역 상에서 계단 형상으로 적층된 게이트 전극들;
    상기 기판의 셀 어레이 영역 상에서 상기 제1 방향을 따라 연장되어 상기 게이트 전극들 중 적어도 일부를 관통하는 채널;
    상기 기판의 연장 영역 및 회로 영역 상에서 상기 게이트 전극들 중 최하층에 배치된 제1 게이트 전극보다 높고 아래로부터 2번째 층에 형성된 게이트 전극보다 낮은 높이에 형성되어, 상기 제1 게이트 전극의 상기 제2 방향으로의 말단부에 상기 제1 방향으로 오버랩되는 도전 구조물; 및
    상기 기판의 회로 영역 상에서 상기 제1 방향으로 연장되어 상기 도전 구조물에 접촉하는 차단 패턴을 포함하는 수직형 메모리 장치.
  15. 셀 어레이 영역 및 이를 적어도 부분적으로 둘러싸는 연장 영역을 포함하는 기판;
    상기 기판 상면에 수직한 제1 방향을 따라 서로 이격되도록 복수의 층들에 각각 배치되고, 각각이 상기 기판의 셀 어레이 영역 및 연장 영역 상에서 상기 기판 상면에 평행한 제2 방향으로 연장되어 상기 기판의 연장 영역 상에서 계단 형상으로 적층된 게이트 전극들;
    상기 기판의 셀 어레이 영역 상에서 상기 제1 방향을 따라 연장되어 상기 게이트 전극들 중 적어도 일부를 관통하는 채널; 및
    상기 기판의 연장 영역 상에서 상기 게이트 전극들 중 최하층에 배치된 제1 게이트 전극의 상기 제2 방향으로의 말단부 상에 상기 제1 방향으로 이격된 도전 구조물을 포함하며,
    상기 게이트 전극들 중에서 적어도 일부의 상기 각 제2 방향으로의 말단부에는 나머지 부분에 비해 더 두꺼운 두께를 갖는 패드가 형성되고,
    상기 패드는 상기 게이트 전극의 나머지 부분에 비해 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 돌출된 수직형 메모리 장치.
  16. 제15항에 있어서, 상기 게이트 전극들의 말단부들에 형성된 상기 패드들은 상기 제1 방향을 따라 계단 형상으로 적층되며,
    상기 게이트 전극들 중에서 하나의 게이트 전극에 형성된 패드는 상기 게이트 전극들 중에서 이보다 하층에 형성된 게이트 전극들과 상기 제1 방향으로 오버랩되지 않는 수직형 메모리 장치.
  17. 제16항에 있어서, 상기 게이트 전극들 중에서 하나의 게이트 전극에 형성된 패드의 상기 제1 방향으로의 하부에는 산화물을 포함하는 절연 패턴과 질화물을 포함하는 희생 패턴이 번갈아 적층된 수직형 메모리 장치.
  18. 기판 상에 형성된 회로 패턴;
    상기 기판 상면에 수직한 제1 방향을 따라 서로 이격되도록 상기 회로 패턴 상부에 각각 배치되고, 각각이 상기 기판 상면에 평행한 제2 방향으로 연장되어 계단 형상으로 적층된 게이트 전극들;
    상기 제1 방향을 따라 연장되어 상기 게이트 전극들 중 적어도 일부를 관통하는 채널; 및
    상기 제1 방향으로 연장되어 상기 게이트 전극들 중 적어도 일부를 관통하여 상기 회로 패턴에 연결되는 제1 콘택 플러그를 포함하며,
    상기 게이트 전극들 중에서 적어도 일부의 상기 각 제2 방향으로의 말단부에는 나머지 부분에 비해 더 두꺼운 두께를 가지면서 이로부터 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 돌출된 패드가 형성되며,
    상기 제1 콘택 플러그는 상기 게이트 전극의 패드를 관통하는 수직형 메모리 장치.
  19. 셀 어레이 영역 및 이를 적어도 부분적으로 둘러싸는 연장 영역을 포함하는 기판;
    상기 기판 상면에 수직한 제1 방향을 따라 서로 이격되도록 복수의 층들에 각각 배치되고, 각각이 상기 기판의 셀 어레이 영역 및 연장 영역 상에서 상기 기판 상면에 평행한 제2 방향으로 연장된 게이트 전극들; 및
    상기 기판의 셀 어레이 영역 상에서 상기 제1 방향을 따라 연장되어 상기 게이트 전극들 중 적어도 일부를 관통하는 채널을 포함하고,
    상기 기판의 연장 영역 상에서 상기 게이트 전극들 중 일부의 상기 제2 방향으로의 말단부들은 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 배치된 복수의 계단들을 포함하는 계단 구조물을 형성하며,
    상기 계단 구조물에서 최상층 계단의 바로 아래 층에 형성된 게이트 전극 부분과 상기 계단 구조물에서 위로부터 2번째 층에 형성된 계단 사이에는 서로 다른 물질을 각각 포함하는 희생 패턴 및 절연막이 개재된 수직형 메모리 장치.
  20. 제19항에 있어서, 상기 계단 구조물의 최상층 계단과 위로부터 2번째 층에 형성된 계단은 상기 제3 방향을 따라 서로 이격되어 상기 제1 방향으로 서로 오버랩되지 않는 수직형 메모리 장치.

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