KR20220042566A - 수직형 메모리 장치 - Google Patents

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KR20220042566A
KR20220042566A KR1020200125537A KR20200125537A KR20220042566A KR 20220042566 A KR20220042566 A KR 20220042566A KR 1020200125537 A KR1020200125537 A KR 1020200125537A KR 20200125537 A KR20200125537 A KR 20200125537A KR 20220042566 A KR20220042566 A KR 20220042566A
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이수용
김준성
문서림
박경재
박상욱
양승훈
유철
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삼성전자주식회사
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Abstract

수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 각각 포함하며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 배치된 게이트 전극 구조물들, 상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 연장되어 이들을 상기 제3 방향으로 분리시키는 분리 패턴, 상기 기판 상에 상기 제1 방향으로 연장되어 상기 각 게이트 전극 구조물들을 관통하고, 상기 제2 방향으로 제1 폭을 갖는 제1 필라 구조물, 및 상기 분리 패턴의 측벽에 접촉하고, 상기 각 게이트 전극 구조물들에 포함된 상기 게이트 전극들 중에서 상층에 형성된 일부의 게이트 전극들만을 관통하며, 상기 제2 방향으로 상기 제1 폭보다 작은 제2 폭을 갖는 제2 필라 구조물을 포함할 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICE}
본 발명은 수직형 메모리 장치에 관한 것이다.
최근 여러 기술 분야에서 데이터 사용량이 대폭 증가하면서, 대용량 데이터 저장이 가능한 VNAND 플래시 메모리 장치에 대한 수요가 증가하고 있다. VNAND 플래시 메모리 장치에서 채널 및 전하 저장 구조물을 포함하는 메모리 채널 구조물에 불량이 발생하는 경우 그 저장 용량이 감소할 수 있으며, 각 메모리 블록의 가장자리에 위치하는 메모리 채널 구조물의 경우 불량 발생 가능성이 증가하므로, 이에 대한 개선책이 요구된다.
본 발명의 과제는 개선된 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 각각 포함하며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 배치된 게이트 전극 구조물들, 상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 연장되어 이들을 상기 제3 방향으로 분리시키는 분리 패턴, 상기 기판 상에 상기 제1 방향으로 연장되어 상기 각 게이트 전극 구조물들을 관통하고, 상기 제2 방향으로 제1 폭을 갖는 제1 필라 구조물, 및 상기 분리 패턴의 측벽에 인접하여 상기 각 게이트 전극 구조물들에 포함된 상기 게이트 전극들 중에서 상층에 형성된 일부의 게이트 전극들만을 관통하고, 상기 제2 방향으로 상기 제1 폭보다 작은 제2 폭을 갖는 제2 필라 구조물을 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 각각 포함하며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 배치된 게이트 전극 구조물들, 상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 연장되어 이들을 상기 제3 방향으로 분리시키는 분리 패턴, 상기 기판 상에 상기 제1 방향으로 연장되어 상기 각 게이트 전극 구조물들을 관통하고, 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 전하 저장 구조물, 채널, 및 충전 패턴을 포함하는 제1 필라 구조물, 및 상기 각 게이트 전극 구조물들에 포함된 상기 게이트 전극들 중에서 상층에 형성된 일부의 게이트 전극들만을 관통하고, 상기 수평 방향으로 순차적으로 적층된 더미 전하 저장 구조물 및 더미 채널을 포함하는 제2 필라 구조물을 포함할 수 있으며, 상기 더미 채널의 측벽은 제1 및 제2 측벽들로 구성되고, 상기 제1 측벽은 상기 분리 패턴의 측벽에 인접하여 이로부터 상기 제3 방향으로 동일한 거리에 배치되고,상기 제2 측벽은 상기 더미 전하 저장 구조물의 내측벽에 접촉할 수 있다.
예시적인 실시예들에 따른 상기 수직형 메모리 장치의 제조 방법에서, 기판의 게이트 전극 구조물 영역 상에 메모리 채널 구조물을 형성하기 위한 채널 홀들을 형성할 때, 상기 게이트 전극 구조물 영역의 가장자리 및 분리 패턴 영역 상에 상기 채널 홀들과 유사하게 더미 채널 홀들을 형성할 수 있으며, 이에 따라 로딩 이펙트를 완화시켜 상기 게이트 전극 구조물 영역의 가장자리 상에 형성된 상기 채널 홀들도 상기 기판의 상면을 노출시키도록 형성될 수 있으며, 이들 내에 형성되는 상기 메모리 채널 구조물은 제 역할을 수행할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1 및 2는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 3 및 4는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 5 및 6은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 7 내지 도 16은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 17 내지 도 21은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 22 및 23은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
이하 발명의 상세한 설명에서는(청구항은 제외), 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이며, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이다. 도면의 복잡성을 피하기 위해서, 도 1에는 콘택 플러그(420) 및 비트 라인(440)은 도시하지 않고 있다.
도 1 및 도 2를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 게이트 전극 구조물들, 분리 패턴(400), 제1 및 제2 필라(pillar) 구조물들(300, 304)을 포함할 수 있다. 나아가, 상기 수직형 메모리 장치는 지지막(160), 지지 패턴(165), 절연 패턴(175), 채널 연결 패턴(360), 제2 블로킹 패턴(380), 콘택 플러그(420), 비트 라인(440), 및 제1 내지 제4 층간 절연막들(190, 320, 410, 430)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다. 기판(100)은 상기 게이트 전극 구조물들이 형성되는 게이트 전극 구조물 영역(GSR)과 이들 사이의 분리 패턴 영역(DPR)을 포함할 수 있다.
상기 게이트 전극 구조물들은 기판(100)의 게이트 전극 구조물 영역(GSR) 상에서 상기 제1 방향을 따라 기판(100) 상에 서로 이격되고 상기 제2 방향으로 각각 연장된 게이트 전극들(390)을 각각 포함하며, 상기 제3 방향을 따라 서로 이격되도록 배치될 수 있다. 이때, 게이트 전극들(390)의 상기 제2 방향으로의 연장 길이는 하층에서 상층으로 갈수록 점차 작아질 수 있으며, 이에 따라 상기 게이트 전극 구조물은 계단 형상을 가질 수 있다.
상기 제1 방향을 따라 순차적으로 형성된 게이트 전극들(390)은 그 위치에 따라 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL) 역할을 각각 수행할 수 있다. 일 실시예에 있어서, 최하층에 형성된 게이트 전극(390)은 상기 GSL 역할을 수행할 수 있고, 최상층 및 그 바로 하층에 형성된 게이트 전극(390)은 상기 SSL 역할을 수행할 수 있으며, 상기 GSL 및 상기 SSL 사이의 복수의 층들에 형성된 게이트 전극들(390)은 상기 워드 라인 역할을 수행할 수 있다. 다만, 상기 GSL의 하부 및/또는 상기 SSL의 상부에는 하나 혹은 복수 층들에 게이트 전극들(390)이 추가적으로 형성되어, 게이트 유도 드레인 누설(Gate Induced Drain Leakage: GIDL) 현상을 이용하여 body erase를 가능하도록 하는 GIDL 게이트 전극 역할을 수행할 수도 있으며, 상기 GSL 및 상기 SSL 사이의 복수의 층들에 형성된 게이트 전극들(390)의 일부는 더미 워드 라인으로 사용될 수도 있다.
한편, 각 게이트 전극들(390)은 도전 패턴 및 이의 상하면 및 일부 측벽을 커버하는 배리어 패턴을 포함할 수 있다. 상기 도전 패턴은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있고, 상기 배리어 패턴은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
각 게이트 전극들(390)의 상면, 하면, 및 각 제1 및 제2 필라 구조물들(300, 304)에 대향하는 측벽은 제2 블로킹 패턴(380)에 의해 커버될 수 있다. 제2 블로킹 패턴(380)은 예를 들어, 알루미늄 산화물, 하프늄 산화물 등의 금속 산화물을 포함할 수 있으며, 각 절연 패턴들(175), 지지막(160), 채널 연결 패턴(360), 제2 층간 절연막(320)의 측벽, 및 기판(100)의 일부 상면도 커버할 수 있다.
상기 제1 방향으로 서로 이웃하는 게이트 전극들(390) 사이에는 절연 패턴(175)이 형성될 수 있으며, 게이트 전극들(390) 및 절연 패턴(175)은 함께 계단 형상의 몰드를 형성할 수 있다. 즉, 상기 제1 방향으로 적층된 게이트 전극들(390)로 구성되는 상기 게이트 전극 구조물, 및 게이트 전극들(390) 사이에 개재된 절연 패턴들(175)은 함께 상기 몰드를 형성할 수 있다. 절연 패턴(175)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 몰드 혹은 상기 게이트 전극 구조물은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 상기 몰드들 사이 즉, 기판(100)의 분리 패턴 영역(DPR) 상에는 분리 패턴(400)이 형성될 수 있으며, 이에 따라 이들은 상기 제3 방향으로 서로 분리될 수 있다. 분리 패턴(400)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 필라 구조물(300)은 기판(100) 상에 상기 제1 방향으로 연장되어 상기 각 게이트 전극 구조물들 및 제1 층간 절연막(190)을 관통할 수 있으며, 제2 필라 구조물(304)은 분리 패턴(400)의 측벽에 접촉하고, 상기 각 게이트 전극 구조물들에 포함된 게이트 전극들(390) 중에서 상층에 형성된 일부의 게이트 전극들(390) 및 제1 층간 절연막(190)을 관통할 수 있다.
제1 필라 구조물(300)의 상면은 상기 제1 방향으로 제1 높이를 가질 수 있으며, 제2 필라 구조물(304)의 상면은 상기 제1 방향으로 상기 제1 높이보다 작은 제2 높이를 가질 수 있다. 상기 제2 높이는 상기 제1 높이의 0.9배 이하일 수 있다.
제1 필라 구조물(300)은 상기 제2 방향으로 제1 폭(d1)을 가질 수 있으며, 제2 필라 구조물(304)은 상기 제2 방향으로 제1 폭(d1)보다 작은 제2 폭(d2)을 가질 수 있다. 제2 필라 구조물(304)의 제2 폭(d2)은 제1 필라 구조물(300)의 제1 폭(d1)의 대략 0.2배 내지 0.5배일 수 있다.
제1 필라 구조물(300)은 상부에서 보았을 때, 예를 들어, 원형, 타원형, 다각형 등의 형상을 가질 수 있으며, 제2 필라 구조물(300)은 상부에서 보았을 때, 제1 필라 구조물(300)의 일부 형상, 즉 예를 들어, 반원형, 반타원형, 다각형의 일부 등의 형상을 가질 수 있다.
제1 필라 구조물(300)은 상기 제2 방향을 따라 제1 피치(P1)로 복수 개로 배열될 수 있고, 제2 필라 구조물(304)은 상기 제2 방향을 따라 제2 피치(P2)로 복수 개로 배열될 수 있다. 이때, 제2 피치(P2)는 제1 피치(P1)의 정수배일 수 있다.
또한, 제1 필라 구조물(300)은 상기 제3 방향을 따라 제3 피치(P3)로 복수 개로 배열될 수 있고, 제2 필라 구조물(304)은 상기 제3 방향을 따라 제4 피치(P4)로 복수 개로 배열될 수 있다. 예시적인 실시예들에 있어서, 분리 패턴(400)의 상기 제3 방향으로의 폭은 제3 피치(P3)와 실질적으로 동일하거나 이보다 작을 수 있으며, 이에 따라 제4 비치(P4)는 제3 피치(P3)와 실질적으로 동일하거나 이보다 작을 수 있다. 한편, 제2 필라 구조물(304)에서 분리 패턴(400)과 접촉하는 측벽의 상기 제2 방향으로의 중앙부와 이에 상기 제3 방향으로 인접하는 제1 필라 구조물(300)의 중심 사이의 거리(D)는 제3 피치와 실질적으로 동일할 수 있다.
이에 따라, 제1 필라 구조물들(300) 및 제2 필라 구조물들(304)은 행과 열을 이루면서 상기 제2 및 제3 방향을 따라 지그재그 형상으로 배열될 수 있다.
제1 필라 구조물(300)은 상기 제2 방향을 따라 순차적으로 적층된 전하 저장 구조물(262), 채널(272), 및 충전 패턴(282)을 포함할 수 있으며, 이에 따라 제1 메모리 채널 구조물로 지칭될 수도 있다. 또한, 제1 필라 구조물(300)은 채널(272) 및 충전 패턴(282)의 상면 및 전하 저장 구조물(262)의 내측벽 상부에 접촉하는 패드(290)를 더 포함할 수 있다.
채널(272)은 기판(100) 상에 상기 제1 방향으로 연장될 수 있으며, 예를 들어, 컵 형상을 가질 수 있다. 채널(272)은 예를 들어, 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
전하 저장 구조물(262)은 채널(272)의 대부분의 외측벽을 커버하도록 상기 제1 방향으로 연장되어 실린더 형상을 갖는 상부, 및 기판(100) 상에 형성되어 상기 상부와 분리되며 채널(272)의 저면 및 하부 측벽을 커버하는 컵 형상의 하부를 포함할 수 있다. 전하 저장 구조물(262)의 상기 각 상부 및 하부는 채널(272)의 외측벽 및/또는 저면으로부터 순차적으로 적층된 터널 절연 패턴(252), 전하 저장 패턴(242) 및 제1 블로킹 패턴(232)을 포함할 수 있다. 터널 절연 패턴(252) 및 제1 블로킹 패턴(232)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 전하 저장 패턴(242)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
충전 패턴(282)은 컵 형상의 채널(272)의 내측벽이 형성하는 공간의 대부분을 채울 수 있다. 충전 패턴(282)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
패드(290)는 컵 형상의 채널(272)의 내측벽이 형성하는 공간의 상부를 채울 수 있다. 패드(290)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
제2 필라 구조물(304)은 상기 제2 방향을 따라 순차적으로 적층된 더미 전하 저장 구조물(264) 및 더미 채널(274)을 포함할 수 있으며, 이에 따라 제2 메모리 채널 구조물 혹은 더미 메모리 채널 구조물로 지칭될 수도 있다.
더미 채널(274)은 상기 제1 방향으로 연장되며, 분리 패턴(400)의 측벽에 인접할 수 있다. 즉, 더미 채널(274)은 제2 블로킹 패턴(380)을 사이에 두고 분리 패턴(400)의 측벽에 대향할 수 있다. 예시적인 실시예들에 있어서, 더미 채널(274)의 측벽은 제1 및 제2 측벽들로 구성될 수 있으며, 상기 제1 측벽은 분리 패턴(400)의 측벽에 접촉하는 제2 블로킹 패턴(380)의 측벽에 접촉하고, 상기 제2 측벽은 더미 전하 저장 구조물(264)의 내측벽에 접촉할 수 있다. 이에 따라, 더미 채널(274)의 상기 제1 측벽은 분리 패턴(400)으로부터 상기 제3 방향으로 일정한 거리에 배치될 수 있다. 더미 채널(274)은 채널(274)과 실질적으로 동일한 물질, 예를 들어, 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
더미 전하 저장 구조물(264)은 더미 채널(274)의 측벽 및 저면을 커버할 수 있다. 더미 전하 저장 구조물(264)은 더미 채널(274)의 측벽 및/또는 저면으로부터 순차적으로 적층된 더미 터널 절연 패턴(254), 더미 전하 저장 패턴(244) 및 더미 블로킹 패턴(234)을 포함할 수 있다.
더미 터널 절연 패턴(254)은 터널 절연 패턴(252)과 실질적으로 동일한 물질, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 더미 전하 저장 패턴(244)은 전하 저장 패턴(242)과 실질적으로 동일한 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 더미 블로킹 패턴(234)은 제1 블로킹 패턴(232)과 실질적으로 동일한 물질, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
일 실시예에 있어서, 제2 필라 구조물(304)은 더미 채널(274)을 포함하지 않고 더미 전하 저장 구조물(264)만을 포함할 수도 있다. 나아가, 제2 필라 구조물(304)의 더미 전하 저장 구조물(264)은 더미 블로킹 패턴(234) 및 더미 전하 저장 패턴(244)만을 포함하거나, 혹은 더미 블로킹 패턴(234)만을 포함할 수도 있다.
채널 연결 패턴(360) 및 지지막(160)은 기판(100) 상에 상기 제1 방향을 따라 순차적으로 적층될 수 있다. 채널 연결 패턴(360)은 각 채널들(272)의 하부 외측벽, 즉 전하 저장 구조물(262)의 각 상기 상부 및 하부 사이에 형성되어 이들에 의해 커버되지 않는 각 채널들(272)의 외측벽에 접촉할 수 있으며, 이에 따라 일부 채널들(272)이 서로 연결될 수 있다. 채널 연결 패턴(360)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 내부에 에어 갭(370)이 형성될 수도 있다.
지지막(160)은 채널 연결 패턴(360)과 최하층 게이트 전극(390) 사이에 형성될 수 있으며, 이에 연결되는 지지 패턴(165)은 채널 연결 패턴(360)을 관통하여 기판(100) 상면에 접촉할 수 있다. 지지 패턴(165)은 복수 개로 형성될 수 있으며, 다양한 레이아웃으로 형성될 수 있다. 지지막(160) 및 지지 패턴(165)은 예를 들어, n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
제1 층간 절연막(190)은 상기 몰드를 커버하면서 기판(100) 상에 형성될 수 있고, 제2 층간 절연막(320)은 제1 층간 절연막(190), 및 제1 및 제2 필라 구조물들(300, 304) 상에 형성될 수 있으며. 제3 층간 절연막(410)은 제2 층간 절연막(320), 분리 패턴(400) 및 제2 블로킹 패턴(380) 상에 형성될 수 있고, 제4 층간 절연막(430)은 제3 층간 절연막(410) 및 콘택 플러그(420) 상에 형성될 수 있다. 제1 내지 제4 층간 절연막들(190, 320, 410, 430)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
콘택 플러그(420)는 제2 및 제3 층간 절연막들(320, 410)을 관통하여 패드(290) 상면에 접촉할 수 있으며, 비트 라인(440)은 상기 제3 방향으로 연장되어 하부의 콘택 플러그들(420)에 접촉할 수 있다. 예시적인 실시예들에 있어서, 비트 라인(440)은 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
상기 수직형 메모리 장치는 분리 패턴(400)의 측벽에 인접하여 게이트 전극들(390) 중에서 상층에 형성된 일부의 게이트 전극들(390)만 관통하는 제2 필라 구조물(304)을 포함할 수 있으며, 후술하는 바와 같이, 상기 수직형 메모리 장치 제조 시, 제2 필라 구조물(304)은 제1 필라 구조물들(300)을 형성하기 위한 식각 공정 시 발생하는 로딩 이펙트(loading effect)를 완화시킴으로써, 분리 패턴(400)과 상기 제3 방향으로 인접하는 제1 필라 구조물들(300)이 기판(100)과 접촉하지 않도록 형성되는 불량이 개선될 수 있다.
도 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이며, 도 4는 도 3의 A-A'선을 따라 절단한 단면도이다. 도면의 복잡성을 피하기 위해서, 도 3에는 콘택 플러그(420) 및 비트 라인(440)은 도시하지 않고 있다. 상기 수직형 메모리 장치는 도 1 및 도 2를 참조로 설명한 수직형 메모리 장치와 일부 구성 요소를 제외하고는 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 중복적인 설명은 생략한다.
도 3 및 도 4를 참조하면, 제2 필라 구조물(304)은 더미 절연 패턴(314)을 포함할 수 있다.
더미 절연 패턴(314)은 상기 제1 방향으로 연장되며, 분리 패턴(400)의 측벽에 접촉하는 제2 블로킹 패턴(380) 부분에 접촉할 수 있다. 더미 절연 패턴(314)은 실리콘 산화물과 같은 산화물 및/또는 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 5는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도이며, 도 6은 도 5의 A-A'선을 따라 절단한 단면도이다. 도면의 복잡성을 피하기 위해서, 도 5에는 콘택 플러그(420) 및 비트 라인(440)은 도시하지 않고 있다. 상기 수직형 메모리 장치는 도 1 및 도 2를 참조로 설명한 수직형 메모리 장치와 일부 구성 요소를 제외하고는 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이들에 대한 중복적인 설명은 생략한다.
도 5 및 도 6을 참조하면, 상기 수직형 메모리 장치는 제2 필라 구조물(304) 또는 더미 절연 패턴(314)을 포함하지 않을 수 있다.
도 7 내지 도 16은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 8a 및 도 8b는 평면도들이고, 도 7 및 도 9-16은 단면도들이다.
도 7을 참조하면, 기판(100) 상에 희생막 구조물(140)을 형성하고, 이를 부분적으로 제거하여 기판(100)의 상면을 노출시키는 제1 개구(150)를 형성한 후, 이를 적어도 부분적으로 채우는 지지막(160)을 기판(100) 및 희생막 구조물(140) 상에 형성할 수 있다.
희생막 구조물(140)은 기판(100) 상에 상기 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 희생막들(110, 120, 130)을 포함할 수 있다. 이때, 각 제1 및 제3 희생막들(110, 130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 희생막(120)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
지지막(160)은 제1 내지 제3 희생막들(110, 120, 130)에 대해 식각 선택비를 갖는 물질, 예를 들어, 불순물이 도핑된 폴리실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 지지막(160)은 일정한 두께로 형성될 수 있으며, 이에 따라 제1 개구(150) 내에 형성된 지지막(160) 부분 상에는 제1 리세스가 형성될 수 있다. 이하에서는, 제1 개구(150) 내에 형성된 지지막(160) 부분을 지지 패턴(165)으로 지칭하기로 한다.
이후, 상기 제1 리세스를 채우는 절연막(170)을 지지막(160) 상에 형성한 후, 그 상부를 평탄화할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
이후, 절연막(170) 상에 제4 희생막(180) 및 절연막(170)을 상기 제1 방향을 따라 교대로 반복적으로 적층할 수 있으며, 이에 따라 기판(100) 상에 몰드막이 형성될 수 있다. 절연막(170)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제4 희생막(180)은 절연막(170)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 포토레지스트 패턴(도시되지 않음)을 식각 마스크로 사용하여 절연막(170) 및 제4 희생막(180)을 패터닝하는 식각 공정을 수행하되, 상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시키는 트림 공정을 함께 교대로 반복적으로 수행함으로써, 순차적으로 적층된 제4 희생막(180) 및 절연막(170)으로 각각 구성되는 복수 개의 계단들을 포함하는 계단 형상의 몰드를 기판(100) 상에 형성할 수 있다.
도 8a, 도 8b 및 도 9를 참조하면, 상기 몰드를 커버하는 제1 층간 절연막(190)을 기판(100) 상에 형성하고, 제1 층간 절연막(190) 상에 하드 마스크 막을 형성한 후, 노광 공정을 통해 하드 마스크 패턴(200)을 형성한 다. 이후, 건식 식각 공정을 통해 제1 층간 절연막(190) 및 상기 몰드를 관통하여 기판(100) 상면을 노출시키는 채널 홀(210)과 제 1 층간 절연막(190) 및 상기 몰드 중에서 상층에 형성된 일부 절연막들(170) 및 제4 희생막들(180)만을 관통하는 더미 채널 홀(220)을 형성할 수 있다.
예시적인 실시예들에 있어서, 분리 패턴 영역(DPR)과 상기 제1 방향으로 오버랩되는 더미 채널 홀들(220)의 밀집도가 상기 게이트 전극 구조물들과 상기 제1 방향으로 오버랩되는 채널 홀(210)들의 밀집도보다 작으므로, 분리 패턴 영역(DPR)과 상기 제1 방향으로 오버랩되는 하드 마스크 패턴(200)의 상기 제1 방향으로의 높이는 상기 게이트 전극 구조물들과 상기 제1 방향으로 오버랩되는 하드 마스크 패턴(200)의 상기 제1 방향으로의 높이보다 높을 수 있다. 이에 따라, 더미 채널 홀(220)은 채널 홀(210)의 상기 제1 방향으로의 제1 높이(h1)보다 낮은 제2 높이(h2)를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 채널 홀(210)이 기판(100)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 채널 홀(210)은 기판(100)의 상부 일부까지 관통하도록 형성될 수 있다. 채널 홀(210)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성되어 채널 홀 어레이가 정의될 수 있다.
예시적인 실시예들에 있어서, 채널 홀(210) 및 더미 채널 홀(220)은 위에서 보았을 때 타원 또는 원 형상, 혹은 다각 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 더미 채널 홀(220)은 채널 홀(210)과 동일하거나 유사한 형상을 가질 수 있으며, 상기 제2 방향으로의 제2 폭(d2)은 채널 홀(210)의 상기 제2 방향으로의 제1 폭(d1)보다 작을 수 있다. 예시적인 실시예들에 있어서, 채널 홀(210)은 상기 제2 방향을 따라 제1 피치(P1)로 복수 개로 배열될 수 있으며, 더미 채널 홀(220)은 상기 제2 방향을 따라 제1 피치(P1)의 정수 배인 제2 피치(P2)로 복수 개로 배열될 수 있다. 이때, 채널 홀(210) 및 더미 채널 홀(220)은 상기 건식 식각 공정에 의해 동시에 형성될 수 있으며, 이에 따라 더미 채널 홀(220)을 형성하기 위한 별도의 식각 공정은 수행되지 않을 수 있다.
예시적인 실시예들에 있어서, 채널 홀들(210)은 상기 제3 방향을 따라 제3 피치(P3)로 복수의 열을 이루면서 형성될 수 있다. 한편, 더미 채널 홀들(220)은 분리패턴 영역(DPR)의 상기 제3 방향으로의 폭에 따라, 상기 제3 방향을 따라 제4 피치(P4)로 2개 또는 3개의 열을 이루면서 형성될 수 있다. 더미 채널 홀들(220)이 상기 제3 방향으로 2개의 열을 이룰 경우 제4 피치(P4)는 제3 피치(P3)보다 작을 수 있고, 더미 채널 홀들(220)이 상기 제3 방향으로 3개의 열을 이룰 경우 제4 피치(P4)는 제3 피치(P3)와 실질적으로 동일할 수 있다.
도 10을 참조하면, 채널 홀(210) 및 더미 채널 홀(220)의 측벽 및 저면, 및 제1 층간 절연막(190)의 상면에 제1 블로킹 막(230)을 형성한 후, 제1 블로킹 막(230) 상에 전하 저장막(240), 터널 절연막(250), 채널막(270) 및 충전막(280)을 순차적으로 형성할 수 있다.
채널 홀(210)의 측벽 및 저면 상에는 제1 블로킹 막(230), 전하 저장막(240), 터널 절연막(250), 채널막(270) 및 충전막(280)이 순차적으로 적층될 수 있다. 한편, 더미 채널 홀(220)은 채널 홀(210)의 제1 폭(d1)보다 작은 제2 폭(d2)을 가지므로, 더미 채널 홀(220)의 측벽 및 저면 상에는 제1 블로킹 막(230), 전하 저장막(240), 터널 절연막(250) 및 채널막(270)만이 순차적으로 적층될 수 있고, 충전막(280)은 형성되지 않을 수 있다. 이하에서는, 순차적으로 적층된 제1 블로킹 막(230), 전하 저장막(240) 및 터널 절연막(250)은 함께 전하 저장막 구조물(260)로 지칭하기로 한다.
예시적인 실시예들에 있어서, 더미 채널 홀(220)의 제2 폭(d2)의 크기에 따라, 더미 채널 홀(220) 내에는 제1 블로킹 막(230), 전하 저장막(240) 및 터널 절연막(250)만이 형성되거나, 혹은 제1 블로킹 막(230) 및 전하 저장막(240)만이 형성되거나, 혹은 제1 블로킹 막(230)만이 형성될 수도 있다.
도 11을 참조하면, 제1 층간 절연막(190)의 상면이 노출될 때까지 충전막(280), 채널막(270), 및 전하 저장막 구조물(260)을 평탄화하여, 채널 홀(210) 내에 충전 패턴(282), 채널(272) 및 전하 저장 구조물(262)을 각각 형성할 수 있다. 이때, 전하 저장 구조물(262)은 채널 홀(210)의 측벽 및 저면으로부터 순차적으로 적층된 제1 블로킹 패턴(232), 전하 저장 패턴(242) 및 터널 절연 패턴(252)을 포함할 수 있다.
예시적인 실시예들에 있어서, 충전 패턴(282)은 상기 제1 방향으로 연장되는 필라(pillar) 형상을 가질 수 있고, 채널(272) 및 전하 저장 구조물(262)은 각각 컵 형상을 가질 수 있다. 채널들(272)이 각각 형성되는 채널 홀들(210)이 상기 채널 홀 어레이를 정의함에 따라, 채널 홀들(210) 내에 각각 형성되는 채널들(272) 역시 이에 대응하여 채널 어레이를 정의할 수 있다.
한편, 더미 채널 홀(220) 내에는 더미 채널(274) 및 더미 전하 저장 구조물(264)이 형성될 수 있다. 이때, 더미 전하 저장 구조물(264)은 더미 채널 홀(220)의 측벽 및 저면으로부터 순차적으로 적층된 더미 블로킹 패턴(234), 더미 전하 저장 패턴(244) 및 더미 터널 절연 패턴(254)을 포함할 수 있다. 더미 채널(274) 및 더미 전하 저장 구조물(264)은 함께 제2 필라 구조물(304)을 형성할 수 있다.
전술한 바와 같이, 더미 채널 홀(220)의 제2 폭(d2)의 크기에 따라서, 제2 필라 구조물(304)은 더미 블로킹 패턴(234), 더미 전하 저장 패턴(244) 및 더미 터널 절연 패턴(254)만을 포함하거나, 혹은 더미 블로킹 패턴(234) 및 더미 전하 저장 패턴(244)만을 포함하거나, 혹은 더미 블로킹 패턴(234)만을 포함할 수도 있다.
이후, 충전 패턴(282) 및 채널(272)의 상부를 제거하여 제2 리세스를 형성하고, 상기 제2 리세스를 채우는 패드막을 충전 패턴(282), 채널(272) 및 제1 층간 절연막(190) 상에 형성한 후, 제1 층간 절연막(190)의 상면이 노출될 때까지 상기 패드막을 평탄화함으로써, 패드(290)를 형성할 수 있다. 전하 저장 구조물(262), 채널(272), 충전 패턴(282) 및 패드(290)는 함께 제1 필라 구조물(300)을 형성할 수 있다.
도 12를 참조하면, 제1 층간 절연막(190), 및 제1 및 제2 필라 구조물들(300, 304) 상에 제2 층간 절연막(320)을 형성한 후, 건식 식각 공정을 통해 제2 필라 구조물(304), 제1 및 제2 층간 절연막들(190, 320) 및 상기 몰드를 관통하는 제2 개구(330)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 개구(330)는 제2 필라 구조물(304)의 상기 제3 방향으로의 가운데 부분을 관통할 수 있으며, 이에 따라 제2 필라 구조물(304)의 상기 제3 방향으로의 각 양 측부들이 잔류할 수 있다.
제2 필라 구조물(304)이 실리콘 산화물 및/또는 실리콘 질화물을 포함하는 더미 전하 저장 구조물(264)만을 포함하는 경우에, 제2 필라 구조물(304)은 상기 몰드와 실질적으로 동일하거나 유사한 물질을 포함하므로, 상기 몰드와 제2 필라 구조물(304)을 함께 식각하더라도 제2 개구(330)를 용이하게 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 제2 개구(330)가 지지막(160) 혹은 지지 패턴(165)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 이들의 상부 일부까지 관통하도록 형성될 수 있다. 제2 개구(330)가 형성됨에 따라서, 이에 의해 상기 몰드에 포함된 절연막(170) 및 제4 희생막(180)이 노출될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(330)는 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 제2 개구(330)가 형성됨에 따라서, 절연막(170)은 상기 제2 방향으로 연장되는 절연 패턴(175)으로 변환될 수 있으며, 제4 희생막(180)은 상기 제2 방향으로 연장되는 제4 희생 패턴(185)으로 변환될 수 있다.
이후, 제2 개구(330)의 측벽, 제2 필라 구조물(304)의 측벽 제2 개구(330)에 의해 노출된 지지막(160) 및 지지 패턴(165)의 상면, 및 제2 층간 절연막(320) 상에 스페이서 막을 형성하고, 이에 대해 이방성 식각 공정을 수행함으로써, 지지막(160) 및 지지 패턴(165)의 상면에 형성된 부분을 제거하여 스페이서(340)를 형성할 수 있으며, 이에 따라 지지막(160) 및 지지 패턴(165) 상면이 다시 부분적으로 노출될 수 있다.
예시적인 실시예들에 있어서, 스페이서(340)는 예를 들어, 불순물이 도핑되지 않은 비정질 실리콘 혹은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수 있다. 다만, 스페이서(340)가 불순물이 도핑되지 않은 비정질 실리콘을 포함하는 경우, 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어 불순물이 도핑되지 않은 폴리실리콘을 포함하도록 형성될 수 있다.
이후, 스페이서(340)에 의해 커버되지 않고 노출된 지지막(160) 및 지지 패턴(165) 부분, 및 그 하부의 희생막 구조물(140) 부분을 제거함으로써 제2 개구(330)를 하부로 확장할 수 있다. 이에 따라, 제2 개구(330)는 기판(100)의 상면을 노출시킬 수 있으며, 나아가 기판(100)의 상부 일부까지도 관통할 수 있다.
희생막 구조물(140)이 부분적으로 제거될 때, 제2 개구(330)의 측벽은 스페이서(340)에 의해 커버될 수 있으며, 스페이서(330)는 희생막 구조물(140)과 다른 물질을 포함하므로, 상기 몰드에 포함된 절연 패턴(175) 및 제4 희생 패턴(185)은 제거되지 않을 수 있다.
도 13을 참조하면, 제2 개구(330)에 의해 노출된 희생막 구조물(140)을 제거하여, 전하 저장 구조물(262)의 하부 외측벽을 노출시키는 제1 갭(350)을 형성할 수 있으며, 나아가 제1 갭(350)에 의해 노출된 전하 저장 구조물(262) 부분을 제거하여 채널(272)의 하부 외측벽을 노출시킬 수 있다.
희생막 구조물(140) 및 전하 저장 구조물(262)은 예를 들어, 불산(HF) 및/또는 인산(H3PO4)을 사용하는 습식 식각 공정에 의해 제거될 수 있다. 제1 갭(350)이 형성될 때, 지지막(160), 지지 패턴(165), 채널(272) 및 충전 패턴(282)은 제거되지 않고 상기 몰드가 무너지지 않도록 지지할 수 있다.
제1 갭(350)이 형성됨에 따라서, 전하 저장 구조물(262)은 상기 몰드를 관통하여 채널(272) 대부분의 외측벽을 커버하는 상부와, 채널(272)의 저면을 커버하며 기판(100) 상부에 형성된 하부로 분리될 수 있다.
도 14를 참조하면, 스페이서(340)를 제거한 후, 제1 갭(350)을 채우는 채널 연결 패턴(360)을 형성할 수 있다.
채널 연결 패턴(360)은 제2 개구(330) 및 제1 갭(350)을 채우는 채널 연결층을 기판(100) 및 제2 층간 절연막(320) 상에 형성하고, 이에 대해 에치 백 공정을 수행함으로써 형성할 수 있다. 상기 채널 연결층은 예를 들어, n형의 불순물이 도핑된 비정질 실리콘을 포함할 수 있으며, 이후 다른 막들의 증착 공정에서 발생하는 열에 의해 결정화되어 n형의 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다. 채널 연결 패턴(360)이 형성됨에 따라서, 상기 제3 방향으로 서로 이웃하는 제2 개구들(330) 사이에서 상기 채널 어레이를 형성하는 채널들(272)이 서로 연결되어 채널 블록을 형성할 수 있다.
채널 연결 패턴(360) 내에는 에어 갭(370)이 형성될 수도 있다.
또한, 제2 개구(330)에 의해 노출된 기판(100) 상부에 예를 들어, n형의 불순물을 도핑하여 불순물 영역(105)을 형성할 수 있다.
도 15를 참조하면, 제4 희생 패턴들(185)을 제거하여 전하 저장 구조물(262)의 외측벽을 노출시키는 제2 갭(375)을 형성할 수 있다. 제4 희생 패턴들(185)은 예를 들어, 불산(HF) 혹은 인산(H3PO4)을 식각액으로 사용하는 습식 식각 공정에 의해 제거될 수 있다.
도 16을 참조하면, 각 제2 갭들(375)에 의해 노출된 전하 저장 구조물(242)의 외측벽 및 더미 전하 저장 구조물(264)의 외측벽, 제2 갭들(375)의 내벽, 더미 채널(274)의 측벽, 절연 패턴들(175)의 표면, 지지막(160)의 측벽, 지지 패턴(165)의 측벽, 채널 연결 패턴(360)의 측벽, 기판(100)의 상면, 및 제2 층간 절연막(320)의 상면에 제2 블로킹 막을 형성하고, 상기 제2 블로킹 막 상에 제2 갭들(375) 및 제2 개구(330)를 채우는 게이트 전극막을 형성할 수 있다. 상기 게이트 전극막은 순차적으로 적층된 게이트 배리어 막 및 게이트 도전막을 포함할 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거함으로써, 각 제2 갭들(375) 내부에 게이트 전극(390)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 게이트 전극(390)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개의 층들에 적층되어 게이트 전극 구조물을 형성할 수 있다. 또한 상기 게이트 전극 구조물은 제2 개구(330)에 의해 상기 제3 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
이후, 상기 제2 블로킹 막 상에 제2 개구(330)를 채우는 분리막을 형성할 수 있으며, 제2 층간 절연막(320) 상면이 노출될 때까지 상기 분리막 및 상기 제2 블로킹 막을 평탄화할 수 있다. 이에 따라, 상기 제2 블로킹 막은 제2 블로킹 패턴(380)으로 변환될 수 있으며, 상기 분리막은 제2 개구(330)를 채우며 상기 제2 방향으로 연장되는 분리 패턴(400)을 형성할 수 있다.
다시 도 1 및 2를 참조하면, 제2 층간 절연막(320), 분리 패턴(400) 및 제2 블로킹 패턴(380) 상에 제3 층간 절연막(410)을 형성한 후, 제2 및 제3 층간 절연막들(320, 410)을 관통하여 패드(290)의 상면에 접촉하는 콘택 플러그(420)를 형성할 수 있다.
이후, 제3 층간 절연막(410) 및 콘택 플러그(420) 상에 제4 층간 절연막(430)을 형성하고, 이를 관통하여 콘택 플러그(420) 상면에 접촉하는 비트 라인(440)을 더 형성할 수 있다. 예시적인 실시예들에 있어서, 비트 라인(440)은 상기 제3 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
한편, 각 게이트 전극들(390) 상면에 접촉하는 상부 콘택 플러그들 및 이들에 전기적 신호를 인가하는 상부 배선들을 추가로 형성함으로써, 도 1 및 도 2를 참조로 설명한 상기 수직형 메모리 장치를 완성할 수 있다.
전술한 바와 같이, 채널 홀들(210)이 형성되지 않는 분리 패턴 영역(DPR) 상에 더미 채널 홀들(220)을 추가적으로 형성함에 따라, 분리 패턴 영역(DPR)에 인접한 채널 홀들(210)에 대한 로딩 이펙트(loading effect)를 줄여줄 수 있으므로, 분리 패턴 영역(DPR)에 가장 인접한 채널 홀들(210)을 포함한 모든 채널 홀들(210)이 상기 몰드를 관통하여 기판(100)의 상면을 노출시키도록 형성될 수 있다.
즉, 더미 채널 홀들(220)을 형성하지 않고 채널 홀들(210)을 형성하기 위한 식각 공정을 수행하는 경우에는, 게이트 전극 구조물 영역(GSR)의 가장자리 상에 형성된 채널 홀들(210)은 그 가운데 상에 형성되는 채널 홀들(210)에 비해 상대적으로 성기게 형성되므로, 로딩 이펙트에 의해 이들의 식각 속도가 감소하여 이들 중 일부가 기판(100) 상면을 노출시키지 못하도록 형성될 수 있다. 이에 따라, 이들 내에 형성되는 채널들(272) 및/또는 전하 저장 구조물들(262)은 제 역할을 수행하지 못할 수 있다.
하지만 예시적인 실시예들에 있어서, 게이트 전극 구조물 영역(GSR)의 가장자리와 분리 패턴 영역(DPR)의 경계, 혹은 분리 패턴 영역(DPR) 상에는 더미 채널 홀들(220)이 추가적으로 형성될 수 있으며, 이에 따라 게이트 전극 구조물 영역(GSR)의 가장자리 상에 형성된 채널 홀들(210)은 그 가운데 상에 형성된 채널 홀들(210)과 유사한 정도로 밀집하여 형성될 수 있으므로, 상기 로딩 이펙트가 완화되어 기판(100) 상면을 노출시키도록 형성될 수 있다.
도 17 내지 도 21은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 7 내지 도 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 17을 참조하면, 채널 홀(210) 및 더미 채널 홀(220)을 채우면서, 제1 층간 절연막(190)을 커버하는 희생막(310)을 형성한 후, 제1 층간 절연막(190)의 상면이 노출될 때까지 희생막(310)을 평탄화할 수 있다. 희생막(310)은 도전성 물질, 예를 들어, 실리콘 온 글래스(Silicon On Glass: SOG), 스핀 온 하드 마스크(Spin On Hardmask: SOH) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다.
도 18을 참조하면, 제1 층간 절연막(190) 상에 식각 마스크를 형성한 후, 예를 들어, 습식 식각 공정을 수행하여 더미 채널 홀(220)에 채워진 희생막(310)을 선택적으로 제거할 수 있다.
이에 따라, 더미 채널 홀(220)이 다시 노출될 수 있으며, 상기 노출된 더미 채널 홀(220)을 채우는 더미 절연막(312)을 제1 층간 절연막(190) 상에 형성할 수 있다. 더미 절연막(312)은 예를 들어, 실리콘 산화물과 같은 산화물, 혹은 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 19를 참조하면, 제1 층간 절연막(190) 상면이 노출될 때까지 더미 절연막(312)을 평탄화한 후, 예를 들어 습식 식각 공정을 수행하여 채널 홀(210)에 채워진 희생막(310)을 선택적으로 제거할 수 있다.
도 20을 참조하면, 도 10 및 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 채널 홀(210) 내에 충전 패턴(282), 채널(272), 전하 저장 구조물(262), 및 패드(290)를 포함하는 제1 필라 구조물(300)을 형성할 수 있다.
도 21을 참조하면, 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제1 층간 절연막(190), 제1 필라 구조물(300), 및 더미 절연막(312) 상에 제2 층간 절연막(320)을 형성하고, 더미 절연막(312), 제1 및 제2 층간 절연막들(190, 320) 및 상기 몰드를 관통하는 제2 개구(330)를 형성할 수 있다. 이때, 제2 개구(330)는 더미 절연막(312)의 상기 제3 방향으로의 가운데 부분을 관통할 수 있으며, 이에 따라 더미 절연막(312)의 상기 제3 방향으로의 양 측부들이 잔류하여 더미 절연 패턴(314)을 형성할 수 있다.
예시적인 실시예들에 있어서, 더미 절연막(312)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있으므로, 상기 몰드와 더미 절연막(312)을 함께 식각하더라도 제2 개구(330)를 용이하게 형성할 수 있다.
전술한 공정들을 통해 도 3 및 도 4를 참조로 설명한 상기 수직형 메모리 장치를 완성할 수 있다.
도 22 및 23은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 7 내지 도 16을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 자세한 설명은 생략한다.
도 22를 참조하면, 상기 몰드를 커버하는 제1 층간 절연막(190)을 기판(100) 상에 형성하고, 제1 층간 절연막(190) 상에 하드 마스크 막을 형성한 후, 노광 공정을 통해 하드 마스크 패턴(200)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 노광 공정을 통해 채널 홀(210)을 형성하기 위한 상기 하드 마스크 막 부분은 제1 층간 절연막(190)이 노출되도록 식각되어 오픈되나, 더미 채널 홀(220)을 형성하기 위한 상기 하드 마스크 막 부분은 상부 일부만 식각되어 오픈되지 않을 수 있다. 즉, 채널 홀(210)을 형성하기 위한 부분은 오픈되고, 더미 채널 홀(220)이 형성하기 위한 부분은 오픈되지 않은 패턴을 가지는 하드 마스크 패턴(200)이 형성될 수 있다.
도 23을 참조하면, 건식 식각 공정을 통해 제1 층간 절연막(190) 및 상기 몰드를 관통하여 기판(100) 상면을 노출시키는 채널 홀(210)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 건식 식각 공정은 채널 홀(210)이 기판(100)의 상면을 노출시킬 때까지 수행될 수 있으며, 나아가 채널 홀(210)은 기판(100)의 상부 일부까지 관통하도록 형성될 수 있다. 한편, 분리 패턴 영역(DPR)과 상기 제1 방향으로 오버랩되는 하드 마스크 패턴(200)의 상기 제1 방향으로의 높이는 상기 게이트 전극 구조물들과 상기 제1 방향으로 오버랩되는 하드 마스크 패턴(200)의 상기 제1 방향으로의 높이보다 높으므로, 상기 건식 식각 공정은 더미 채널 홀(220)하기 위한 하드 마스크 패턴(200) 부분이 제1 층간 절연막(190)의 상면을 노출시킬 때까지 수행될 수 있고, 더미 채널 홀(220)은 형성되지 않을 수 있다.
채널 홀들(210)이 형성되지 않는 분리 패턴 영역(DPR) 상에 더미 채널 홀들(220)을 형성하기 위한 하드 마스크 패턴(200)을 형성함에 따라, 분리 패턴 영역(DPR)에 인접한 채널 홀들(210)에 대한 로딩 이펙트(loading effect)를 줄여줄 수 있으므로, 분리 패턴 영역(DPR)에 가장 인접한 채널 홀들(210)을 포함한 모든 채널 홀들(210)이 상기 몰드를 관통하여 기판(100)의 상면을 노출시키도록 형성될 수 있다.
전술한 공정들을 통해 도 5 및 도 6을 참조로 설명한 상기 수직형 메모리 장치를 완성할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 불순물 영역
110, 120, 130, 180: 제1 내지 제4 희생막
140: 희생막 구조물 150, 330: 제1, 제2 개구
160: 지지막 165: 지지 패턴
170: 절연막 175: 절연 패턴
185: 제4 희생 패턴
190, 320, 410, 430: 제1 내지 제4 층간 절연막
200: 하드 마스크 패턴
210: 채널 홀 220: 더미 채널 홀
230: 제1 블로킹 막 232, 380: 제1, 제2 블로킹 패턴
234: 더미 블로킹 패턴
240: 전하 저장막 242: 전하 저장 패턴
244: 더미 전하 저장 패턴
250: 터널 절연막 252: 터널 절연 패턴
254: 더미 터널 절연 패턴
260: 전하 저장막 구조물 262: 전하 저장 구조물
264: 더미 전하 저장 구조물
270: 채널막 272: 채널
274: 더미 채널
280: 충전막 282: 충전 패턴
290: 패드
300: 제1 필라 구조물 304: 제2 필라 구조물
310: 희생막 312: 더미 절연막
314: 더미 절연 패턴
340: 스페이서 350, 375: 제1, 제2 갭
360: 채널 연결 패턴 370: 에어 갭
390: 게이트 전극 400: 분리 패턴
420: 콘택 플러그 440: 비트 라인
GSR: 게이트 전극 구조물 영역 DPR: 분리 패턴 영역

Claims (10)

  1. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 각각 포함하며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 배치된 게이트 전극 구조물들;
    상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 연장되어 이들을 상기 제3 방향으로 분리시키는 분리 패턴;
    상기 기판 상에 상기 제1 방향으로 연장되어 상기 각 게이트 전극 구조물들을 관통하고, 상기 제2 방향으로 제1 폭을 갖는 제1 필라 구조물; 및
    상기 분리 패턴의 측벽에 인접하여 상기 각 게이트 전극 구조물들에 포함된 상기 게이트 전극들 중에서 상층에 형성된 일부의 게이트 전극들만을 관통하며, 상기 제2 방향으로 상기 제1 폭보다 작은 제2 폭을 갖는 제2 필라 구조물을 포함하는 수직형 메모리 장치.
  2. 제 1 항에 있어서, 상기 제2 필라 구조물의 상기 제2 폭은 상기 제1 필라 구조물의 상기 제1 폭의 0.2배 내지 0.5배인 수직형 메모리 장치.
  3. 제 1 항에 있어서, 상기 제1 필라 구조물은 상기 제2 방향을 따라 제1 피치로 복수 개로 배열되고, 상기 제2 필라 구조물은 상기 제2 방향을 따라 상기 제1 피치의 정수 배인 제2 피치로 복수 개로 배열되는 수직형 메모리 장치.
  4. 제 1 항에 있어서, 상기 제1 필라 구조물은 상기 제3 방향을 따라 제3 피치로 복수 개로 배열되고,
    상기 분리 패턴의 측벽과 접촉하는 상기 제2 필라 구조물의 상기 제2 방향으로의 중앙부와 이에 상기 제3 방향으로 인접하는 상기 제1 필라 구조물의 중심 사이의 거리는 상기 제3 피치와 실질적으로 동일한 수직형 메모리 장치.
  5. 제 1 항에 있어서, 상기 제1 필라 구조물은
    상기 제1 방향으로 연장된 충전 패턴;
    상기 충전 패턴의 측벽에 형성된 채널; 및
    상기 채널의 외측벽에 형성된 전하 저장 구조물을 포함하며,
    상기 제2 필라 구조물은
    상기 제1 방향으로 연장되며 상기 분리 패턴의 측벽에 인접하는 더미 채널; 및
    상기 더미 채널의 측벽에 형성된 더미 전하 저장 구조물을 포함하는 수직형 메모리 장치.
  6. 제 5 항에 있어서, 상기 더미 전하 저장 구조물은 상기 더미 채널의 저면을 커버하는 수직형 메모리 장치.
  7. 제 5 항에 있어서, 상기 더미 전하 저장 구조물은 상기 전하 저장 구조물과 실질적으로 동일한 물질을 포함하고, 상기 더미 채널은 상기 채널과 실질적으로 동일한 물질을 포함하는 수직형 메모리 장치.
  8. 제 1 항에 있어서, 상기 제1 필라 구조물은
    상기 제1 방향으로 연장된 충전 패턴;
    상기 충전 패턴의 측벽에 형성된 채널; 및
    상기 채널의 외측벽에 형성된 전하 저장 구조물을 포함하며,
    상기 제2 필라 구조물은 상기 제1 방향으로 연장되어 상기 분리 패턴의 측벽에 인접하는 더미 절연 패턴을 포함하는 수직형 메모리 장치.
  9. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 서로 이격되고 상기 기판 상면에 평행한 제2 방향으로 각각 연장된 게이트 전극들을 각각 포함하며, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제3 방향을 따라 배치된 게이트 전극 구조물들;
    상기 게이트 전극 구조물들 사이에서 상기 제2 방향으로 연장되어 이들을 상기 제3 방향으로 분리시키는 분리 패턴;
    상기 기판 상에 상기 제1 방향으로 연장되어 상기 각 게이트 전극 구조물들을 관통하고, 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 전하 저장 구조물, 채널, 및 충전 패턴을 포함하는 제1 필라 구조물; 및
    상기 각 게이트 전극 구조물들에 포함된 상기 게이트 전극들 중에서 상층에 형성된 일부의 게이트 전극들만을 관통하고, 상기 수평 방향으로 순차적으로 적층된 더미 전하 저장 구조물 및 더미 채널을 포함하는 제2 필라 구조물을 포함하며,
    상기 더미 채널의 측벽은 제1 및 제2 측벽들로 구성되고, 상기 제1 측벽은 상기 분리 패턴의 측벽에 인접하여 이로부터 상기 제3 방향으로 동일한 거리에 배치되고, 상기 제2 측벽은 상기 더미 전하 저장 구조물의 내측벽에 접촉하는 수직형 메모리 장치.
  10. 제 9 항에 있어서, 상기 전하 저장 구조물은 상기 채널의 외측벽으로부터 상기 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴, 전하 저장 패턴 및 블로킹 패턴을 포함하고, 상기 더미 전하 저장 구조물은 상기 더미 채널의 측벽으로부터 상기 수평 방향을 따라 순차적으로 적층된 더미 터널 절연 패턴, 더미 전하 저장 패턴 및 더미 블로킹 패턴을 포함하며,
    상기 더미 터널 절연 패턴, 더미 전하 저장 패턴 및 더미 블로킹 패턴은 각각 상기 터널 절연 패턴, 전하 저장 패턴 및 블로킹 패턴과 동일한 물질을 포함하고,
    상기 채널 및 상기 더미 채널은 각각 폴리실리콘을 포함하는 수직형 메모리 장치.
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