KR20190139528A - 수직형 메모리 장치 - Google Patents

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윤선호
백석천
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삼성전자주식회사
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Abstract

수직형 메모리 장치는 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 순차적으로 적층된 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL)을 포함하는 게이트 전극 구조물, 및 상기 게이트 전극 구조물을 관통하여 상기 수직 방향으로 연장된 채널을 포함할 수 있으며, 상기 GSL은 불순물이 도핑된 폴리실리콘 패턴, 및 금속 혹은 금속 실리사이드를 포함하는 제1 금속 패턴을 포함할 수 있고, 상기 불순물이 도핑된 폴리실리콘 패턴 및 상기 제1 금속 패턴은 상기 수직 방향을 따라 적층될 수 있으며, 상기 워드 라인 및 상기 SSL은 각각 금속을 포함하는 제2 금속 패턴을 포함할 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다.
씨오피(Cell Over Peri: COP) 구조의 브이낸드(Vertical NAND: VNAND) 플래시 메모리 장치의 제조 방법에서, 폴리실리콘으로 형성되는 베이스 층을 노출시키는 채널 홀들을 형성할 경우, 이들 사이의 깊이 산포가 발생하여 상기 채널들에 인가되는 전류량 산포가 발생할 수 있다. 이에 상기 채널 홀들의 각 하부에 예를 들어, 선택적 에피택시얼 성장(SEG) 공정을 수행하여 에피택시얼 층을 형성할 수도 있으나, 상기 베이스 층이 폴리실리콘을 포함하므로, 상기 채널 홀들에 형성되는 상기 에피택시얼 층들 사이에 높이 산포가 발생하여 균일한 특성 구현이 어렵다.
본 발명의 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
상술한 본 발명의 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 순차적으로 적층된 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL)을 포함하는 게이트 전극 구조물, 및 상기 게이트 전극 구조물을 관통하여 상기 수직 방향으로 연장된 채널을 포함할 수 있으며, 상기 GSL은 불순물이 도핑된 폴리실리콘 패턴, 및 금속 혹은 금속 실리사이드를 포함하는 제1 금속 패턴을 포함할 수 있고, 상기 불순물이 도핑된 폴리실리콘 패턴 및 상기 제1 금속 패턴은 상기 수직 방향을 따라 적층될 수 있으며, 상기 워드 라인 및 상기 SSL은 각각 금속을 포함하는 제2 금속 패턴을 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 순차적으로 적층된 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL)을 포함하는 게이트 전극 구조물, 및 상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 채널을 포함할 수 있으며, 상기 GSL은 불순물이 도핑된 폴리실리콘 패턴, 및 금속 혹은 금속 실리사이드를 포함하는 제1 금속 패턴을 포함할 수 있고, 상기 불순물이 도핑된 폴리실리콘 패턴 및 상기 제1 금속 패턴은 상기 기판 상면에 평행한 수평 방향을 따라 배치될 수 있으며, 상기 워드 라인 및 상기 SSL은 각각 금속을 포함하는 제2 금속 패턴을 포함할 수 있다.
상술한 본 발명의 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 순차적으로 적층된 복수의 게이트 전극들을 포함하는 게이트 전극 구조물, 및 상기 게이트 전극 구조물을 관통하여 상기 수직 방향으로 연장된 채널 구조물을 포함할 수 있으며, 상기 복수의 게이트 전극들 중 제1 게이트 전극은 불순물이 도핑된 폴리실리콘 패턴, 및 금속 혹은 금속 실리사이드를 포함하는 제1 금속 패턴을 포함할 수 있고, 상기 불순물이 도핑된 폴리실리콘 패턴 및 상기 제1 금속 패턴은 상기 수직 방향을 따라 적층될 수 있으며, 상기 복수의 게이트 전극들 중 나머지 제2 게이트 전극들은 각각 금속을 포함하는 제2 금속 패턴을 포함할 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치에서, 몰드를 관통하는 채널들이 일정한 길이를 가질 수 있으며, 이에 따라 이들에 인가되는 전류가 일정할 수 있다. 한편, GSL이 불순물이 도핑된 폴리실리콘 패턴에 더하여 금속을 포함하는 게이트 전극을 함께 포함하므로, 낮은 저항을 구현할 수 있다.
도 1 내지 도 21은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 22 내지 도 24는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 25 및 26은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, A-A'선을 따라 절단한 단면도들이다.
도 27 내지 도 29는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 30 및 31은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다.
도 32는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 33 내지 도 36은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 37 내지 도 41은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 42 내지 도 46은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 47은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 예시적인 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명한다.
도 1 내지 도 21은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 6, 9 및 19는 평면도들이고, 도 2-5, 7-8, 10-18 및 20-21은 단면도들이다.
이때, 도 2, 4, 10, 12-14, 16-18 및 20은 대응하는 각 평면도들의 A-A'선을 절단한 단면도들이고, 도 3, 5, 7-8, 11, 15 및 21은 대응하는 각 평면도들의 B-B'선을 절단한 단면도들이다. 한편, 도 14은 도 13의 X 영역의 확대 단면도이다.
이하에서는, 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1 내지 도 3을 참조하면, 기판(100) 상에 회로 패턴을 형성하고, 이를 커버하는 제1 및 제2 층간 절연막들(160, 230)을 기판(100) 상에 순차적으로 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수 있다.
기판(100)은 상부에 소자 분리 패턴(110)이 형성된 필드 영역과, 그렇지 않은 액티브 영역(105)으로 분리될 수 있다. 소자 분리 패턴(110)은, 예를 들어 에스티아이(STI) 공정을 통해 형성될 수 있으며, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 기판(100)은 제1 내지 제3 영역들(I, II, III)을 포함할 수 있다. 제1 영역(I)은 메모리 셀 어레이가 형성되는 셀 어레이 영역일 수 있고, 제2 영역(II)은 게이트 전극 패드들이 형성되는 패드 영역일 수 있다. 상기 셀 어레이 영역 및 상기 패드 영역은 함께 메모리 셀 영역으로 지칭될 수 있으며, 제3 영역(III)은 상기 메모리 셀 영역을 둘러싸는 주변 영역일 수 있다. 경우에 따라서, 기판(100)은 제3 영역(III)은 포함하지 않고, 제1 및 제2 영역들(I, II)만을 포함할 수도 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 씨오피(Cell Over Peri: COP) 구조를 가질 수 있다. 즉, 메모리 셀을 구동시키는 회로 패턴이 상기 메모리 셀의 주변에 형성되는 것이 아니라, 상기 메모리 셀의 하부에 형성될 수 있다. 이에 따라, 기판(100) 상에는 상기 회로 패턴이 형성되는 회로 패턴 영역과 상기 메모리 셀 영역이 수직으로 적층될 수 있으며, 상기 회로 패턴은 하부 회로 패턴으로 지칭될 수도 있다.
상기 회로 패턴은 트랜지스터, 하부 콘택 플러그, 하부 배선, 하부 비아 등을 포함할 수 있다. 일 실시예에 있어서, 기판(100)의 제1 영역(I) 상에 형성된 제1 하부 게이트 구조물(152), 및 이에 인접하는 액티브 영역(105) 상부에 형성된 제1 및 제2 불순물 영역들(102, 104)을 포함하는 제1 트랜지스터와, 기판(100)의 제2 영역(II) 상에 형성된 제2 하부 게이트 구조물(154), 및 이에 인접하는 액티브 영역(105) 상부에 형성된 제3 및 제4 불순물 영역들(106, 108)을 포함하는 제2 트랜지스터가 형성될 수 있다.
제1 하부 게이트 구조물(152)은 기판(100) 상에 순차적으로 적층된 제1 하부 게이트 절연 패턴(122), 제1 하부 게이트 전극(132) 및 제1 하부 게이트 마스크(142)를 포함할 수 있으며, 제2 하부 게이트 구조물(154)은 기판(100) 상에 순차적으로 적층된 제2 하부 게이트 절연 패턴(124), 제2 하부 게이트 전극(134) 및 제2 하부 게이트 마스크(144)를 포함할 수 있다.
제1 층간 절연막(160)은 기판(100) 상에 형성되어 상기 제1 및 제2 트랜지스터들을 커버할 수 있으며, 제1 내지 제4 하부 콘택 플러그들(172, 174, 176, 178)이 제1 층간 절연막(160)을 관통하여 제1 내지 제4 불순물 영역들(102, 104, 106, 108)에 각각 접촉할 수 있다.
제1 내지 제4 하부 배선들(182, 184, 186, 188)은 제1 층간 절연막(160) 상에 형성되어 제1 내지 제4 하부 콘택 플러그들(172, 174, 176, 178) 상면에 각각 접촉할 수 있다. 제2 하부 배선(184) 상에는 제1 하부 비아(192), 제5 하부 배선(202), 제3 하부 비아(212) 및 제7 하부 배선(222)이 순차적으로 적층될 수 있다. 제4 하부 배선(188) 상에는 제2 하부 비아(194), 제6 하부 배선(204), 제4 하부 비아(214) 및 제8 하부 배선(224)이 순차적으로 적층될 수 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제8 하부 배선들(182, 184, 186, 188, 202, 204, 222, 224) 및 각 제1 내지 제4 하부 비아들(192, 194, 212, 214)은 다마신(damascene) 공정에 의해 형성될 수 있으나, 이와는 달리 양각 패턴 방법으로 형성될 수도 있다.
제2 층간 절연막(230)은 제1 층간 절연막(160) 상에 형성되어 제1 내지 제8 하부 배선들(182, 184, 186, 188, 202, 204, 222, 224) 및 제1 내지 제4 하부 비아들(192, 194, 212, 214)을 커버할 수 있다. 제1 및 제2 층간 절연막들(160, 230)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이에 따라 이들은 서로 병합될 수도 있다.
도 4 및 5를 참조하면, 제2 층간 절연막(230) 상에 베이스 층(240), 식각 저지막(250) 및 제1 반도체 막(260)을 순차적으로 형성한 후, 제1 반도체 막(260) 상에 제1 희생막(320) 및 절연막(310)을 교대로 반복적으로 적층할 수 있다. 이에 따라, 상기 제1 방향을 따라 교대로 적층된 복수의 제1 희생막들(320) 및 복수의 절연막들(310)을 포함하는 몰드막이 제1 반도체 막(260) 상에 형성될 수 있다.
베이스 층(240), 식각 저지막(250), 제1 반도체 막(260), 제1 희생막(320) 및 절연막(310)은 각각 각각 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
베이스 층(240)은 예를 들어, 폴리실리콘을 포함할 수 있고, 제1 반도체 막(260)은 예를 들어, n형 혹은 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 식각 저지막(250)은 제1 반도체 막(260)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
또한, 절연막(310)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 희생막(320)은 절연막(310)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 6 및 7을 참조하면, 최상층에 형성된 절연막(310)을 부분적으로 커버하는 포토레지스트 패턴(도시되지 않음)을 최상층 절연막(310) 상에 형성한 후, 이를 식각 마스크로 사용하여 최상층 절연막(310) 및 그 하부의 최상층 제1 희생막(320)을 식각한다. 이에 따라, 최상층 제1 희생막(320) 하부에 형성된 절연막(310)의 일부가 노출될 수 있다.
상기 포토레지스트 패턴의 면적을 일정한 비율로 축소시킨 후, 이를 식각 마스크로 사용하여 최상층 절연막(310), 최상층 제1 희생막(320), 상기 노출된 절연막(310), 및 그 하부의 제1 희생막(320)을 다시 식각하는 트리밍(trimming) 공정을 수행한다. 상기 트리밍 공정을 반복적으로 수행함으로써, 순차적으로 적층된 제1 희생 패턴(325) 및 절연 패턴(315)으로 각각 구성되는 복수 개의 계단들을 포함하며 전체적으로 계단 형상을 갖는 몰드(mold)가 형성될 수 있다. 이하에서 상기 각 계단들은 외부로 노출되는 부분뿐만 아니라 상층 계단들에 의해 커버되어 외부로 노출되지 않는 부분까지 포함하여, 동일 층에 형성된 제1 희생 패턴(325) 및 절연 패턴(315) 모두를 지칭하는 것으로 한다.
한편, 식각 저지막(250) 및 제1 반도체 막(260)도 상기 트리밍 공정에 의해 패터닝되어 각각 식각 저지 패턴(255) 및 제1 반도체 패턴(265)으로 변환될 수 있으며, 이들은 최하층 제1 희생 패턴(325) 및 최하층 절연 패턴(315)으로 구성되는 상기 몰드의 최하층 계단과 실질적으로 동일한 면적을 갖도록 형성되어 이들과 함께 상기 최하층 계단을 형성할 수 있다.
상기 몰드는 기판(100)의 제1 및 제2 영역들(I, II) 상에 형성될 수 있다. 이때, 상기 몰드에 포함된 각 계단들의 외부로 노출된 노출부는 기판(100)의 제2 영역(II) 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 몰드에 포함된 계단들은 하층에서 상층으로 갈수록 상기 각 제2 및 제3 방향들로 연장되는 길이가 감소할 수 있다.
도 8을 참조하면, 제1 희생 패턴들(325) 중 적어도 일부의 상기 제2 방향으로의 각 말단부들의 두께를 증가시킬 수 있다.
일 실시예에 있어서, 각 계단들의 노출부에 포함된 절연 패턴(315)의 말단부를 제거하여 제1 희생 패턴(325)의 말단부를 노출시킨 후, 상기 노출된 제1 희생 패턴(325)의 말단부 상에 제1 희생 패턴(325)과 동일한 물질을 추가로 증착함으로써, 각 제1 희생 패턴들(325)의 말단부의 두께를 증가시킬 수 있다. 이에 따라, 각 제1 희생 패턴들(325)의 상기 제2 방향으로의 말단부는 다른 부분들에 비해 상면의 높이가 더 높을 수 있다.
도 8에서는 최하층 및 최상층을 제외한 각 제1 희생 패턴들(325)의 말단부의 두께가 증가된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 예를 들어 모든 제1 희생 패턴들(325)의 말단부들의 두께가 증가될 수도 있다.
도 9 내지 도 11을 참조하면, 상기 몰드를 커버하는 제3 층간 절연막(330)을 베이스 층(240) 상에 형성하고, 최상층의 절연 패턴(315)의 상면이 노출될 때까지 이를 평탄화할 수 있다. 이에 따라, 제3 층간 절연막(330)은 상기 몰드의 측벽을 커버할 수 있다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다. 제3 층간 절연막(330)은 절연 패턴(315)과 병합될 수도 있다.
이후, 상기 몰드의 상면 및 제3 층간 절연막(330)의 상면에 제4 층간 절연막(340)을 형성하고, 제4 층간 절연막(340) 상에 제1 마스크(도시되지 않음)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 제4 층간 절연막(340), 절연 패턴들(315) 및 제1 희생 패턴들(325)을 식각함으로써, 이들을 관통하여 제1 반도체 패턴(265) 상면을 노출시키는 제1 채널 홀(hole)(350)을 형성할 수 있다.
제1 채널 홀(350)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 홀 어레이(array)가 정의될 수 있다. 일 실시예에 있어서, 상기 채널 홀 어레이는 상기 제3 방향으로 서로 이격된 복수의 채널 홀 블록을 포함할 수 있으며, 상기 채널 홀 블록은 상기 제3 방향을 따라 순서대로 배치된 제1, 제2, 제3 및 제4 채널 홀 열들(350a, 350b, 350c, 350d)을 포함할 수 있다.
상기 식각 공정에서, 각 제1 채널 홀들(350)은 제1 반도체 패턴(265)의 일부도 관통할 수 있으며, 기판(100) 상면을 향한 상기 제1 방향으로의 깊이가 산포를 가질 수 있다. 즉, 제1 채널 홀들(350)의 상기 깊이는 서로 다를 수도 있다.
도 12를 참조하면, 각 제1 채널 홀들(350)에 의해 노출된 제1 반도체 패턴(265) 부분을 추가로 식각하여, 하부의 식각 저지 패턴(255) 상면을 노출시킬 수 있다.
이에 따라, 제1 채널 홀들(350)은 제1 반도체 패턴(265)도 관통하여 상기 제1 방향으로 확장될 수 있으며, 제1 반도체 패턴(265)에 대해 높은 식각 선택비를 갖는 물질을 포함하는 식각 저지 패턴(255)에 의해 상기 제1 방향으로의 깊이가 서로 실질적으로 동일하게 될 수 있다.
도 13 내지 도 15를 참조하면, 먼저 상기 제1 마스크를 제거한 후, 제1 채널 홀들(350)의 측벽, 노출된 식각 저지 패턴(255)의 상면, 및 제4 층간 절연막(340)의 상면에 제1 블로킹 막, 제1 전하 저장막, 제1 터널 절연막 및 제1 스페이서 막(도시되지 않음)을 순차적으로 형성하고, 상기 제1 스페이서 막을 이방성 식각하여 제1 채널 홀들(350)의 측벽 상에만 잔류하는 제1 스페이서(도시되지 않음)를 형성한 후, 상기 제1 스페이서를 식각 마스크로 사용하여 상기 제1 터널 절연막, 상기 제1 전하 저장막, 상기 제1 블로킹 막 및 식각 저지 패턴(255)을 식각함으로써, 베이스 층(240) 및 제1 채널 홀들(350)의 측벽 상에 저면 중앙부가 뚫린 컵 형상을 갖는 제1 터널 절연 패턴(390), 제1 전하 저장 패턴(380) 및 제1 블로킹 패턴(370)을 각각 형성할 수 있다. 이때, 베이스 층(240)의 상부도 부분적으로 함께 제거될 수 있다.
제1 터널 절연 패턴(390) 및 제1 블로킹 패턴(370)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제1 전하 저장 패턴(380)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 제1 채널 홀(350)의 측벽으로부터 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 터널 절연 패턴(390), 제1 전하 저장 패턴(380) 및 제1 블로킹 패턴(370)은 제1 전하 저장 구조물(400)을 형성할 수 있다.
상기 제1 스페이서를 제거한 후, 노출된 베이스 층(240), 제1 터널 절연 패턴(390), 및 제4 층간 절연막(340) 상에 제1 채널막을 형성하고, 제1 채널 홀들(350)의 나머지 부분을 충분히 채우는 제1 충전막을 상기 제1 채널막 상에 형성한다.
이후, 제4 층간 절연막(340)의 상면이 노출될 때까지 상기 제1 충전막 및 상기 제1 채널막을 평탄화함으로써, 각 제1 채널 홀들(350)의 나머지 부분을 채우는 제1 충전 패턴(420)을 형성할 수 있으며, 상기 제1 채널막은 제1 채널(410)로 변환될 수 있다. 이에 따라, 각 제1 채널 홀들(350)에 의해 노출된 베이스 층(240) 상에는 제1 전하 저장 구조물(400), 제1 채널(410) 및 제1 충전 패턴(420)이 순차적으로 적층될 수 있다.
제1 채널(410)은 예를 들어, 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 제1 충전 패턴(420)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 채널(410)이 형성되는 제1 채널 홀들(350)이 제1 내지 제4 채널 홀 열들(350a, 350b, 350c, 350d)을 포함하는 상기 채널 홀 블록을 정의할 수 있으며, 또한 이들이 상기 채널 홀 어레이를 정의함에 따라, 제1 채널(410) 역시 이에 대응하여 채널 블록 및 채널 어레이를 정의할 수 있다.
이후, 제1 충전 패턴(420), 제1 채널(410), 및 제1 전하 저장 구조물(400)로 구성되는 제1 구조물의 상부를 제거하여 트렌치(도시되지 않음)를 형성하고, 상기 트렌치를 채우는 제1 캐핑 패턴(430)을 형성할 수 있다.
구체적으로, 상기 제1 구조물의 상부를 에치 백 공정을 통해 제거하여 상기 트렌치를 형성한 후, 상기 트렌치를 채우는 제1 캐핑막을 상기 제1 구조물 및 제4 층간 절연막(340) 상에 형성하고, 제4 층간 절연막(340)의 상면이 노출될 때까지 상기 제1 캐핑막의 상부를 평탄화하여 제1 캐핑 패턴(430)을 형성할 수 있다. 제1 캐핑 패턴(430)은 예를 들어, 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
도 16을 참조하면, 제4 층간 절연막(340) 및 제1 캐핑 패턴(430) 상에 제5 층간 절연막(440)을 형성하고, 제5 층간 절연막(440) 상에 제2 마스크(도시되지 않음)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 제4 및 제5 층간 절연막들(340, 440), 절연 패턴들(315), 제1 희생 패턴들(325), 및 제1 반도체 패턴(265)을 관통하여 식각 저지 패턴(255)의 상면을 노출시키는 개구(450)를 형성할 수 있다.
예시적인 실시예들에 있어서, 개구(450)는 제1 채널 홀(350)과 유사하게, 먼저 제1 식각 공정을 통해 제4 및 제5 층간 절연막들(340, 440), 절연 패턴들(315) 및 제1 희생 패턴들(325)과 제1 반도체 패턴(265) 일부를 노출시키도록 형성된 후, 제2 식각 공정을 통해 식각 저지 패턴(255)의 상면을 노출시키도록 하부를 확장하여 형성할 수 있다.
개구(450)는 기판(100)의 제1 및 제2 영역들(I, II) 상의 상기 채널 블록들 사이에서 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 이에 따라 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 인접하는 2개의 개구들(450) 사이에는 각각이 4개의 채널 열들을 포함하는 하나의 채널 블록이 형성될 수 있으며, 다만 본 발명의 개념은 반드시 이에 한정되지는 않는다.
한편, 제5 층간 절연막(440)은 하부의 제4 층간 절연막(340)과 병합될 수도 있다.
도 17을 참조하면, 상기 제2 마스크를 제거한 후, 개구들(450)에 의해 노출된 제1 희생 패턴들(325)을 제거하여, 각 층의 절연 패턴들(315) 사이에 제1 갭(460)을 형성할 수 있으며, 제1 갭(460)에 의해 제1 블로킹 패턴(370)의 외측벽 일부가 노출될 수 있다. 예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 개구들(450)에 의해 노출된 제1 희생 패턴들(325)을 제거할 수 있다.
도 18을 참조하면, 개구들(450)의 측벽, 노출된 제1 블로킹 패턴(370)의 외측벽, 제1 갭들(460)의 내벽, 절연 패턴들(315)의 표면, 노출된 식각 저지 패턴(255) 상면, 및 제5 층간 절연막(440)의 상면에 제2 블로킹 막(470)을 형성하고, 제2 블로킹 막(470) 상에 배리어 막을 형성한 후, 제1 갭들(460)의 나머지 부분을 채우며 개구(450)의 측벽을 커버하는 제1 도전막을 상기 배리어 막 상에 형성한다.
이후, 개구들(450)의 측벽 및 이들에 인접한 제1 갭들(460) 내부에 형성된 상기 제1 도전막 및 상기 배리어 막 부분들을 제거하여, 각 제1 갭들(460) 내부에 제1 도전 패턴(490) 및 이의 상하면 및 제1 채널(410)에 대향하는 측벽을 커버하는 배리어 패턴(480)을 포함하는 게이트 전극(500)을 형성할 수 있다. 한편, 게이트 전극(500)의 상하면 및 제1 채널(410)에 대향하는 측벽은 제2 블로킹 막(470)에 의해 커버될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 도전막 및 상기 배리어 막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다. 제2 블로킹 막(470)은 예를 들어, 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있고, 제1 도전 패턴(490)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 배리어 패턴(480)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 게이트 전극(500)은 기판(100)의 제1 및 제2 영역들(I, II) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 연장되는 각 게이트 전극들(500)은 개구(450)에 의해 상기 제3 방향으로 서로 이격될 수 있다. 한편,
또한, 게이트 전극(500)은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 적층되어 게이트 전극 구조물을 형성할 수 있다. 이때, 게이트 전극들(500)의 상기 제2 방향으로의 연장 길이는 하층에서 상층으로 갈수록 점차 작아질 수 있으며, 이에 따라 이들은 전체적으로 계단 형상을 가질 수 있다. 각 게이트 전극들(500)은 상기 제2 방향으로의 각 양단들에 형성된 패드를 포함할 수 있으며, 게이트 전극들(500) 중 적어도 일부 게이트 전극들(500)은 상기 패드가 나머지 부분에 비해 상기 제1 방향으로 돌출되어 더 큰 두께를 가질 수 있다.
게이트 전극(500)은 상기 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 게이트 전극들을 포함할 수 있으며, 이들은 각각 그라운드 선택 라인(GSL)(700), 워드 라인(710) 및 스트링 선택 라인(SSL)(720) 역할을 수행할 수 있다. 이때, 상기 각 제1 내지 제3 게이트 전극들은 1개 혹은 복수 개의 층들에 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 게이트 전극은 최하층에 형성되고, 상기 제3 게이트 전극은 최상층 및 그 하부의 1개의 층에 형성되며, 상기 제2 게이트 전극은 상기 제1 및 제3 게이트 전극들 사이에서 복수의 층들에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 게이트 전극은 단독으로 워드 라인(710) 역할을 수행할 수 있으며, 상기 제3 게이트 전극은 단독으로 SSL(720) 역할을 수행할 수 있으나, 상기 제1 게이트 전극은 이의 하부에 형성되어 불순물이 도핑된 폴리실리콘을 포함하는 제1 반도체 패턴(265)과 함께 GSL(700) 역할을 수행할 수 있다.
도 19 내지 도 21을 참조하면, 개구(450) 아래의 베이스 층(240) 상부에 제5 불순물 영역(245)을 형성한 후, 개구(450)의 상기 제3 방향으로의 양 측벽들 상에 제2 스페이서(510)를 형성하고, 개구(450)의 나머지 부분을 채우는 공통 소스 라인(CSL)(520)을 형성할 수 있다.
구체적으로, 제2 스페이서(510) 및 CSL(520)은 개구(450)의 양 측벽들, 제2 블로킹 막(470) 및 제5 층간 절연막(440) 상에 제2 스페이서 막을 형성하고 이를 이방성 식각하여 개구(450)의 각 양 측벽들 상에 제2 스페이서(510)를 형성한 후, 제2 스페이서(510)를 식각 마스크로 사용하여 제2 블로킹 막(470)의 일부 및 그 하부의 식각 저지 패턴(255)을 제거하여 베이스 층(240)의 상면을 노출시킬 수 있다. 이후, 개구(450)의 나머지 부분을 채우는 제2 도전막을 상기 노출된 베이스 층(240) 상면, 제2 스페이서(510) 및 제5 층간 절연막(440) 상에 형성한 후, 제5 층간 절연막(440)의 상면이 노출될 때까지 상기 제2 도전막을 평탄화함으로써, CSL(520)을 형성할 수 있다.
제2 스페이서(510)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, CSL(520)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있다. 한편, 제5 불순물 영역(245)은 n형 불순물 혹은 p형 불순물을 도핑하여 형성할 수 있다.
예시적인 실시예들에 있어서, CSL(520)은 상기 제2 방향으로 연장되어 동일 층에 형성된 게이트 전극들(500)을 서로 분리시킬 수 있으나, 그 측벽이 제2 스페이서(510)에 의해 커버되어 게이트 전극들(500)과는 전기적으로 절연될 수 있다. 한편, CSL(520)은 베이스 층(240) 상부에 형성된 제5 불순물 영역(245) 상면에 접촉하여 이에 전기적으로 연결될 수 있다.
이후, 제3 내지 제5 층간 절연막들(330, 340, 440)을 관통하여 게이트 전극들(500)의 패드들에 각각 접촉하는 제1 콘택 플러그들(530), 및 제2 내지 제5 층간 절연막들(230, 330, 340, 440) 및 베이스 층(240)을 관통하여 제8 하부 배선(224)에 접촉하는 제2 콘택 플러그(540)를 형성할 수 있다.
제1 콘택 플러그(530)는 제3 내지 제5 층간 절연막들(330, 340, 440)을 관통하여 각 게이트 전극들(500)의 패드 상면을 노출시키는 콘택 홀을 형성한 후, 이를 채우는 제2 도전막을 형성하고, 제5 층간 절연막(440) 상면이 노출될 때까지 상기 제2 도전막을 평탄화함으로써 형성될 수 있다.
제1 및 제2 콘택 플러그들(530, 540)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있으며, 예를 들어, 금속 질화물을 포함하는 배리어 막을 더 포함할 수도 있다.
한편, 제1 캐핑 패턴(430) 상면에 접촉하는 제3 콘택 플러그(도시되지 않음) 및 이에 접촉하는 비트 라인(도시되지 않음)과, CSL(520) 상면에 접촉하는 제4 콘택 플러그(도시되지 않음) 및 상부 배선(도시되지 않음) 등을 더 형성함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
전술한 바와 같이, 메모리 셀 어레이 하부에 회로 패턴이 형성되는 COP 구조의 수직형 메모리 장치에서, 폴리실리콘을 포함하는 베이스 층(240) 상에 식각 저지 패턴(255) 및 제1 반도체 패턴(265)이 형성되며, 제1 반도체 패턴(265) 상에 제1 희생 패턴들(325) 및 절연 패턴들(315)을 포함하는 몰드가 형성될 수 있다. 이에 따라, 제1 채널들(410)이 각각 형성되는 제1 채널 홀들(350)은 식각 저지 패턴(255) 상면에 일정한 깊이로 형성될 수 있으며, 이에 따라 각 제1 채널들(410)에 인가되는 전류가 일정한 값을 가질 수 있다.
한편, GSL(700)이 불순물이 도핑된 폴리실리콘을 포함하는 제1 반도체 패턴(265)뿐만 아니라 그 상부에 형성되어 금속을 포함하는 제1 게이트 전극과 함께 구성되므로, 단순히 제1 반도체 패턴(265)만을 포함하는 GSL에 비해 낮은 저항을 가질 수 있다. 제1 반도체 패턴(265)만을 포함하는 GSL의 경우, 제1 콘택 플러그(530)가 형성되는 콘택 홀이 이를 관통하여 그 하부에까지 연장되는 문제가 발생할 수 있으나, 그 상부에 금속을 포함하는 상기 제1 게이트 전극을 함께 포함하므로, 상기 콘택 홀 형성을 위한 식각 공정 시, 상기 제1 게이트 전극에서 식각이 종료되어 상기 GSL을 관통하지 않을 수 있다.
도 22 내지 도 24는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 22 및 23은 A-A'선을 따라 절단한 단면도들이고, 도 24는 B-B'선을 따라 절단한 단면도이다.
상기 수직형 메모리 장치의 제조 방법은 도 1 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 22를 참조하면, 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제1 반도체 막(260) 상에 제1 금속막(270)을 추가로 형성할 수 있다. 제1 금속막(270)은 예를 들어, 텅스텐과 같은 금속, 혹은 텅스텐 실리사이드와 같은 금속 실리사이드를 포함할 수 있다.
도 23 및 24를 참조하면, 도 6 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
상기 수직형 메모리 장치의 GSL(700)은 순차적으로 적층된 제1 반도체 패턴(265) 및 제1 금속 패턴(275)을 포함할 수 있다. 이에 따라, 단순히 제1 반도체 패턴(265)만을 포함하는 GSL에 비해서 낮은 저항을 가질 수 있다.
도 25 및 26은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, A-A'선을 따라 절단한 단면도들이다.
상기 수직형 메모리 장치의 제조 방법은 도 22 내지 도 24를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 25를 참조하면, 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제1 반도체 막(260)과 제1 금속막(270) 사이에 제2 금속막(280)이 추가로 형성될 수 있다. 제2 금속막(280)은 제1 금속막(270)과 유사하게, 텅스텐과 같은 금속, 혹은 텅스텐 실리사이드와 같은 금속 실리사이드를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 금속막(270)은 예를 들어, 텅스텐을 포함할 수 있으며, 제2 금속막(280)은 예를 들어, 텅스텐 실리사이드를 포함할 수 있다.
도 26을 참조하면, 도 23 및 24를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
상기 수직형 메모리 장치의 GSL(700)은 순차적으로 적층된 제1 반도체 패턴(265) 및 제2 및 제1 금속 패턴들(285, 275)을 포함할 수 있다. 이에 따라, 단순히 제1 반도체 패턴(265)만을 포함하는 GSL에 비해서 낮은 저항을 가질 수 있다.
도 27 내지 도 29는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 26 및 27은 A-A'선을 따라 절단한 단면도들이고, 도 28은 B-B'선을 따라 절단한 단면도이다.
상기 수직형 메모리 장치의 제조 방법은 도 1 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 27을 참조하면, 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 제1 반도체 막(260) 아래에 제1 금속막(270)을 추가로 형성할 수 있다. 제1 금속막(270)은 예를 들어, 텅스텐과 같은 금속, 혹은 텅스텐 실리사이드와 같은 금속 실리사이드를 포함할 수 있다.
도 28 및 29를 참조하면, 도 6 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
상기 수직형 메모리 장치의 GSL(700)은 순차적으로 적층된 제1 금속 패턴(275) 및 제1 반도체 패턴(265)을 포함할 수 있다. 이에 따라, 단순히 제1 반도체 패턴(265)만을 포함하는 GSL에 비해서 낮은 저항을 가질 수 있다.
도 30 및 31은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다. 구체적으로, 도 30은 A-A'선을 따라 절단한 단면도들이고, 도 31은 B-B'선을 따라 절단한 단면도이다.
상기 수직형 메모리 장치는 제2 블로킹 막을 포함하지 않는다는 것을 제외하고는, 도 19 내지 도 21을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 30 및 31을 참조하면, 상기 수직형 메모리 장치는 제2 블로킹 막(470)을 포함하지 않을 수 있으며, 이에 따라 GSL(700)을 구성하는 제1 반도체 패턴(265)의 상면과 제1 게이트 전극의 저면이 서로 직접 접촉할 수 있다.
도 32는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 구체적으로, 도 32는 X 영역의 확대 단면도이다.
상기 수직형 메모리 장치는 제1 전하 저장 구조물 대신에 제2 전하 저장 구조물을 포함한다는 것을 제외하고는, 도 30 및 31을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 32을 참조하면, 제1 채널 홀(350) 측벽에 형성되는 제2 전하 저장 구조물(405)은 순차적으로 적층된 제2 블로킹 패턴(475), 제1 블로킹 패턴(370), 제1 전하 저장 패턴(380) 및 제1 터널 절연 패턴(390)을 포함할 수 있다.
즉, 도 30 및 31에서 설명한 수직형 메모리 장치에서와 같이, 각 게이트 전극들(500)의 상하면 및 일부 측벽을 커버하는 제2 블로킹 막(470) 대신에 제1 채널 홀(350)의 측벽에 형성되는 제2 블로킹 패턴(475)을 포함할 수 있다.
도 33 내지 도 36은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 33 및 34는 A-A'선을 따라 절단한 단면도들이고, 도 35 및 36은 B-B'선을 따라 절단한 단면도들이다.
상기 수직형 메모리 장치의 제조 방법은 도 1 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 33을 참조하면, 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 식각 저지막(250) 상에는 제1 반도체 막(260) 및 제3 금속막(800)이 서로 수평적으로 배치되도록 형성될 수 있다. 일 실시예에 있어서, 제1 반도체 막(260) 및 제3 금속막(800)은 각각 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 교대로 복수 개로 형성될 수 있다. 이때, 제3 금속막(800)은 이후 형성되는 각 개구들(450)에 오버랩되도록 형성될 수 있으며, 제1 반도체 막(260)은 개구들(450) 사이에 형성되는 제1 채널들(410)에 오버랩되도록 형성될 수 있다.
제3 금속막(800)은 예를 들어, 텅스텐과 같은 금속, 혹은 텅스텐 실리사이드와 같은 금속 실리사이드를 포함할 수 있다.
도 34 및 35를 참조하면, 도 6 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
상기 수직형 메모리 장치의 GSL(700)은 제1 반도체 패턴(265) 및 제3 금속 패턴(805)을 포함할 수 있으며, 이에 따라 단순히 제1 반도체 패턴(265)만을 포함하는 GSL에 비해서 낮은 저항을 가질 수 있다. 일 실시예에 있어서, 제3 금속 패턴(805)은 개구(450) 내에 형성되는 CSL(520)에 인접하도록 상기 제2 방향으로 연장될 수 있으며, 제1 반도체 패턴(265)은 CSL(520)과 그 측벽들이 서로 접촉하며, 제1 채널들(410)의 하부에 인접하도록 상기 제2 방향으로 연장될 수 있다.
도 36은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 구체적으로, 도 36은 B-B'선을 따라 절단한 단면도이다.
상기 수직형 메모리 장치는 제3 금속 패턴의 형상을 제외하고는, 도 34 및 35를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 36을 참조하면, 제3 금속 패턴(805)은 제1 반도체 패턴(265)의 상기 제3 방향으로의 측벽과 접촉할 뿐만 아니라, 제1 반도체 패턴(265)의 상기 제2 방향으로의 각 양단에도 접촉할 수 있다. 즉, 제1 반도체 패턴(265)은 상기 제2 방향으로 연장되되 몰드의 양단까지 연장되지는 않고 상기 제3 방향을 따라 복수 개로 배치될 수 있으며, 제3 금속 패턴(805)은 상기 제2 방향으로 연장되며 상기 제3 방향으로 서로 이격된 복수의 제1 부분들과 상기 몰드의 상기 제2 방향으로의 각 양단들에 형성되어 상기 제1 부분들을 서로 연결하며 제1 반도체 패턴들(265)의 각 양단들에 접촉하는 제2 부분을 포함할 수 있다.
도 37 내지 도 41은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 37 내지 도 39는 A-A'선을 따라 절단한 단면도들이고, 도 40 내지 42는 B-B'선을 따라 절단한 단면도들이다.
상기 수직형 메모리 장치의 제조 방법은 도 1 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 37을 참조하면, 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 식각 저지막(250) 상에 제1 반도체 막(260) 및 제2 희생막(810)이 서로 수평적으로 배치되도록 형성될 수 있다. 일 실시예에 있어서, 제1 반도체 막(260) 및 제2 희생막(810)은 각각 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 교대로 복수 개로 형성될 수 있다. 이때, 제2 희생막(810)은 이후 형성되는 각 개구들(450)에 오버랩되도록 형성될 수 있으며, 제1 반도체 막(260)은 개구들(450) 사이에 형성되는 제1 채널들(410)에 오버랩되도록 형성될 수 있다. 제2 희생막(810)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 38을 참조하면, 도 6 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 개구(450)에 의해 노출되는 제1 희생 패턴들(325)뿐만 아니라 제1 반도체 패턴(265)과 측벽이 접촉하는 제2 희생 패턴 역시 제거될 수 있으며, 이들이 제거된 영역에는 각각 제1 및 제2 갭들(460, 465)이 형성될 수 있다. 제2 갭(465)에 의해서 제1 반도체 패턴(265)의 측벽이 노출될 수 있다.
도 39 및 40을 참조하면, 도 18 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
상기 수직형 메모리 장치에서, GSL(700)은 상기 제2 방향으로 연장되며 제1 채널들(410)이 관통하는 제1 반도체 패턴(265), 및 상기 제2 방향으로 연장되며 CSL(520)이 관통하며 제1 반도체 패턴(265)과 상기 제3 방향으로 인접하는 제1 게이트 전극을 포함할 수 있다. 도면 상에서는 제1 반도체 패턴(265)과 상기 제1 게이트 전극 사이에 제2 블로킹 막(470)이 형성되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 도 30 및 31을 참조로 설명한 것과 동일하거나 유사하게, 제2 블로킹 막(470)이 형성되지 않아 이들의 측벽들이 서로 접촉할 수도 있다.
한편, 도 41을 참조하면, 도 36을 참조로 설명한 것과 유사하게, 상기 제1 게이트 전극이 제1 반도체 패턴(265)과 상기 제3 방향으로 인접할 뿐만 아니라, 제1 반도체 패턴(265)의 상기 제2 방향으로의 각 양단에도 인접할 수 있다. 즉, 제1 반도체 패턴(265)은 상기 제2 방향으로 연장되되 몰드의 양단까지 연장되지는 않고 상기 제3 방향을 따라 복수 개로 배치될 수 있으며, 상기 제1 게이트 전극은 상기 제2 방향으로 연장되며 상기 제3 방향으로 서로 이격된 복수의 제1 부분들과, 상기 몰드의 상기 제2 방향으로의 각 양단들에 형성되어 상기 제1 부분들을 서로 연결하며 제1 반도체 패턴들(265)의 각 양단들에 인접하는 제2 부분을 포함할 수 있다.
도 42 내지 도 46은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 42 내지 도 46은 A-A'선을 따라 절단한 단면도들이며, 도 45는 도 44의 Y 영역의 확대 단면도이다.
상기 수직형 메모리 장치의 제조 방법은 도 1 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 42를 참조하면, 도 1 내지 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다만, 적층하고자 하는 전체 층들의 일부만을 포함하는 하부 몰드를 형성할 수 있으며, 상기 하부 몰드를 관통하는 제1 구조물 즉, 제1 전하 저장 구조물(400), 제1 채널(410) 및 제1 충전 패턴(420)을 형성할 수 있다.
이후, 상기 하부 몰드 상에 제2 반도체 막(900)을 형성하고, 제2 반도체 막(900) 상에 교대로 적층된 희생막들(320) 및 절연막들(310)을 포함하는 상부 몰드막을 형성할 수 있다.
도 43을 참조하면, 도 6 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
이에 따라, 제2 반도체 패턴(905) 상에 교대로 적층된 희생 패턴들(325) 및 절연 패턴들(315)을 포함하는 상부 몰드가 형성될 수 있으며, 상기 상부 몰드 및 제2 반도체 패턴(905)을 관통하여 상기 하부 몰드에 형성된 상기 제1 구조물들의 상면을 각각 노출시키는 제2 채널 홀들(905)이 형성될 수 있다.
도 44 및 45를 참조하면, 각 제2 채널 홀들(905) 내에 제3 전하 저장 구조물(940), 제2 채널(950) 및 제2 충전 패턴(960)을 포함하는 제2 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 전하 저장 구조물(940)은 하부의 제1 전하 저장 구조물(400) 상면에 접촉할 수 있고, 제2 채널(950)은 하부의 제1 채널(410) 및 제1 충전 패턴(420) 상면에 접촉할 수 있으며, 제2 충전 패턴(960)은 제2 채널 홀(905)의 가운데 부분을 매립할 수 있다. 제3 전하 저장 구조물(940)은 제2 채널 홀(905)의 측벽으로부터 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제3 블로킹 패턴(910), 제2 전하 저장 패턴(920) 및 제2 터널 절연 패턴(930)을 포함할 수 있다.
이후, 상기 제2 구조물 상부를 제거하여 형성되는 트렌치를 채우는 제2 캐핑 패턴(970)을 형성할 수 있다.
도 46을 참조하면, 도 16 내지 도 21을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
이에 따라, 상기 하부 및 상부 몰드 내에는 게이트 전극들(500)을 포함하는 게이트 전극 구조물이 형성될 수 있으며, 상기 게이트 전극 구조물은 베이스 층(240) 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 게이트 전극들을 포함할 수 있다.
이때, 제1 반도체 패턴(265) 및 상기 제1 게이트 전극은 함께 GSL(700)을 형성할 수 있고, 상기 제2 게이트 전극들은 각각 워드 라인들(710)을 형성할 수 있으며, 상기 제3 게이트 전극은 SSL(720)을 형성할 수 있다. 다만, 워드 라인들(710) 중 일부는 상기 제2 게이트 전극과 함께 그 하부에 형성된 제2 반도체 패턴(905)을 포함할 수 있다.
한편, 제2 블로킹 막(470)은 상기 각 제1 내지 제3 게이트 전극들의 상하면 및 일부 측벽을 커버할 수 있으며, CSL(520)은 상기 상하부 몰드들을 관통하여 베이스 층(240) 상부에 형성된 제5 불순물 영역(245)에 연결될 수 있다.
전술한 바와 같이, GSL(700)뿐만 아니라 워드 라인들(710) 중 일부도 순차적으로 적층된 반도체 패턴(905) 및 게이트 전극(500)을 함께 포함할 수 있다.
도 47은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 구체적으로, 도 47은 A-A'선을 따라 절단한 단면도이다.
상기 수직형 메모리 장치는 COP 구조가 아니라는 점을 제외하고는, 도 19 내지 도 21을 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사할 수 있다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 47을 참조하면, 상기 수직형 메모리 장치는 기판(1000) 상에 식각 저지 패턴(255)이 형성될 수 있으며, 식각 저지 패턴(255) 상에 상기 제1 방향을 따라 서로 이격된 복수의 게이트 전극들(500)을 포함하는 게이트 전극 구조물이 형성될 수 있다.
게이트 전극들(500)은 순차적으로 적층된 제1 내지 제3 게이트 전극들을 포함할 수 있으며, 이들은 각각 GSL(700), 워드 라인(710) 및 SSL(720)을 형성할 수 있다.
예시적인 실시예들에 있어서, GSL(700)은 상기 제1 게이트 전극에 더하여 그 하부에 형성된 제1 반도체 패턴(265)을 포함할 수 있다. 한편, 도시하지는 않았으나, 워드 라인들(710) 중 일부는 상기 제2 게이트 전극과 함께 그 하부에 형성된 제2 반도체 패턴(905)을 더 포함할 수도 있다.
상기 수직형 메모리 장치는 COP 구조 대신에, 회로 패턴이 메모리 셀 어레이를 둘러싸는 주변 회로 영역에 형성되는 구조를 가질 수 있다. 이에 따라, 단결정 실리콘을 포함하는 기판(1000) 상에 식각 저지 패턴(255)이 형성되어, 식각 저지 패턴(255) 상에 형성된 몰드를 관통하는 제1 채널들(410)이 상기 제1 방향을 따라 일정한 길이를 가질 수 있으며, 이에 따라 이들에 인가되는 전류가 일정할 수 있다. 한편, GSL(700)은 단순히 제1 반도체 패턴(265)만을 포함하지 않고, 이에 더하여 금속을 포함하는 상기 제1 게이트 전극을 더 포함하므로, 낮은 저항을 구현할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 1000: 기판
102, 104, 106, 108, 245: 제1 내지 제5 불순물 영역
110: 소자 분리 패턴
122, 124: 제1 및 제2 하부 게이트 절연 패턴
132, 134: 제1 내지 제3 하부 게이트 전극
142, 144: 제1 내지 제3 하부 게이트 마스크
152, 154: 제1 내지 제3 하부 게이트 구조물
160, 230, 330, 340, 440: 제1 내지 제5 층간 절연막
172, 174, 176, 178: 제1 내지 제4 하부 콘택 플러그
182, 184, 186, 188, 202, 204, 222, 224: 제1 내지 제8 하부 배선
192, 194, 212, 214: 제1 내지 제4 비아 240: 베이스 층
250: 식각 저지막 255: 식각 저지 패턴
260, 900: 제1, 제2 반도체 패턴 265, 905: 제1, 제2 반도체 패턴
270, 280, 800: 제1 내지 제3 금속막
275, 285, 805: 제1 내지 제3 금속 패턴
310: 절연막 315: 절연 패턴
320, 810: 제1, 제2 희생막 325: 제2 희생 패턴
350, 905: 제1, 제2 채널 홀
370, 475, 910: 제1, 제2, 제3 블로킹 패턴
380, 920: 제1, 제2 전하 저장 패턴 390, 930: 제1, 제2 터널 절연 패턴
400, 405: 제1, 제2 전하 저장 구조물 410, 950: 제1, 제2 채널
420, 960: 제1, 제2 충전 패턴 430, 970: 제1, 제2 캐핑 패턴
450: 개구 460, 465: 제1 및 제2 갭
470: 제2 블로킹 막 480: 배리어 패턴
490: 제1 도전 패턴 500: 게이트 전극
510: 제2 스페이서 520: CSL
530, 540: 제1, 제2 콘택 플러그 700: GSL
710: 워드 라인 730: SSL

Claims (20)

  1. 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 순차적으로 적층된 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL)을 포함하는 게이트 전극 구조물; 및
    상기 게이트 전극 구조물을 관통하여 상기 수직 방향으로 연장된 채널을 포함하며,
    상기 GSL은 불순물이 도핑된 폴리실리콘 패턴, 및 금속 혹은 금속 실리사이드를 포함하는 제1 금속 패턴을 포함하고, 상기 불순물이 도핑된 폴리실리콘 패턴 및 상기 제1 금속 패턴은 상기 수직 방향을 따라 적층되며,
    상기 워드 라인 및 상기 SSL은 각각 금속을 포함하는 제2 금속 패턴을 포함하는 수직형 메모리 장치.
  2. 제1항에 있어서, 상기 불순물이 도핑된 폴리실리콘 패턴 및 상기 제1 금속 패턴은 상기 기판 상면으로부터 상기 수직 방향을 따라 순차적으로 적층되며,
    상기 제1 금속 패턴은 상기 제2 금속 패턴과 동일한 금속을 포함하는 수직형 메모리 장치.
  3. 제2항에 있어서, 상기 GSL은 상기 제1 금속 패턴의 상면, 하면 및 상기 채널의 외측벽에 대향하는 측벽을 커버하고 금속 질화물을 포함하는 제1 배리어 패턴을 더 포함하며,
    상기 워드 라인 및 상기 SSL은 각각 상기 제2 금속 패턴의 상면, 하면 및 상기 채널의 외측벽에 대향하는 측벽을 커버하고 금속 질화물을 포함하는 제2 배리어 패턴을 더 포함하는 수직형 메모리 장치.
  4. 제3항에 있어서, 상기 제1 배리어 패턴 및 상기 제2 배리어 패턴 각각의 상면, 하면 및 상기 채널의 외측벽에 대향하는 측벽을 커버하고 금속 산화물을 포함하는 블로킹 막을 더 포함하며,
    상기 블로킹 막은 상기 불순물이 도핑된 폴리실리콘 패턴의 상면에 접촉하는 수직형 메모리 장치.
  5. 제3항에 있어서, 상기 제1 배리어 패턴은 상기 불순물이 도핑된 폴리실리콘 패턴의 상면에 접촉하는 수직형 메모리 장치.
  6. 제5항에 있어서, 상기 채널의 외측벽을 커버하며, 상기 채널의 외측벽으로부터 상기 기판의 상면에 평행한 수평 방향으로 순차적으로 적층된 터널 절연 패턴, 전하 저장 패턴, 제1 블로킹 패턴 및 제2 블로킹 패턴을 포함하는 유전 구조물을 더 포함하는 수직형 메모리 장치.
  7. 제6항에 있어서, 상기 터널 절연 패턴 및 상기 제1 블로킹 패턴은 실리콘 산화물을 포함하고, 상기 전하 저장 패턴은 실리콘 질화물을 포함하며, 상기 제2 블로킹 패턴은 금속 산화물을 포함하는 수직형 메모리 장치.
  8. 제1항에 있어서, 상기 불순물이 도핑된 폴리실리콘 패턴 및 상기 제1 금속 패턴은 상기 기판 상면으로부터 상기 수직 방향을 따라 순차적으로 적층되어 서로 접촉하며,
    상기 제1 금속 패턴은 금속 실리사이드를 포함하는 수직형 메모리 장치.
  9. 제8항에 있어서, 상기 제1 금속 패턴은 상기 불순물이 도핑된 폴리실리콘 패턴 상면으로부터 상기 수직 방향을 따라 순차적으로 적층된 텅스텐 실리사이드 패턴 및 텅스텐 패턴을 더 포함하는 수직형 메모리 장치.
  10. 제1항에 있어서, 상기 제1 금속 패턴 및 상기 불순물이 도핑된 폴리실리콘 패턴은 상기 기판 상면으로부터 상기 수직 방향을 따라 순차적으로 적층되어 서로 접촉하며,
    상기 제1 금속 패턴은 금속 실리사이드를 포함하는 수직형 메모리 장치.
  11. 제1항에 있어서,
    상기 기판 상에 형성된 회로 패턴; 및
    상기 회로 패턴 상에 형성되어 상기 채널의 저면과 접촉하며, 폴리실리콘을 포함하는 베이스 층을 더 포함하는 수직형 메모리 장치.
  12. 제1항에 있어서, 상기 기판은 단결정 실리콘을 포함하며, 상기 채널의 저면과 접촉하는 수직형 메모리 장치.
  13. 기판의 상면에 수직한 제1 방향을 따라 상기 기판 상에 순차적으로 적층된 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL)을 포함하는 게이트 전극 구조물; 및
    상기 게이트 전극 구조물을 관통하여 상기 제1 방향으로 연장된 채널을 포함하며,
    상기 GSL은 불순물이 도핑된 폴리실리콘 패턴, 및 금속 혹은 금속 실리사이드를 포함하는 제1 금속 패턴을 포함하고, 상기 불순물이 도핑된 폴리실리콘 패턴 및 상기 제1 금속 패턴은 상기 기판 상면에 평행한 수평 방향을 따라 배치되며,
    상기 워드 라인 및 상기 SSL은 각각 금속을 포함하는 제2 금속 패턴을 포함하는 수직형 메모리 장치.
  14. 제13항에 있어서, 상기 불순물이 도핑된 폴리실리콘 패턴의 측벽과 상기 제1 금속 패턴의 측벽은 서로 접촉하는 수직형 메모리 장치.
  15. 제14항에 있어서, 상기 GSL은 상기 기판 상면에 평행한 제2 방향으로 연장되며, 상기 불순물이 도핑된 폴리실리콘 패턴은 상기 제2 방향으로의 상기 GSL의 중앙부에 형성되고, 상기 금속 실리사이드 패턴은 상기 제2 방향으로의 상기 GSL의 가장자리 부에 형성된 수직형 메모리 장치.
  16. 제13항에 있어서, 상기 GSL은 상기 제1 금속 패턴의 상면, 하면 및 상기 불순물이 도핑된 폴리실리콘의 측벽에 대향하는 측벽을 커버하고 금속 질화물을 포함하는 제1 배리어 패턴을 더 포함하며,
    상기 워드 라인 및 상기 SSL은 각각 상기 제2 금속 패턴의 상면, 하면 및 상기 채널의 외측벽에 대향하는 측벽을 커버하고 금속 질화물을 포함하는 제2 배리어 패턴을 더 포함하는 수직형 메모리 장치.
  17. 제16항에 있어서, 상기 제1 배리어 패턴의 상면, 하면 및 상기 불순물이 도핑된 폴리실리콘 패턴의 측벽에 대향하는 측벽을 커버하고, 또한 상기 제2 배리어 패턴의 상면, 하면 및 상기 채널 외측벽에 대향하는 측벽을 커버하며, 금속 산화물을 포함하는 블로킹 막을 더 포함하고,
    상기 블로킹 막은 상기 불순물이 도핑된 폴리실리콘 패턴의 측면에 접촉하는 수직형 메모리 장치.
  18. 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 순차적으로 적층된 복수의 게이트 전극들을 포함하는 게이트 전극 구조물; 및
    상기 게이트 전극 구조물을 관통하여 상기 수직 방향으로 연장된 채널 구조물을 포함하며,
    상기 복수의 게이트 전극들 중 제1 게이트 전극은 불순물이 도핑된 폴리실리콘 패턴, 및 금속 혹은 금속 실리사이드를 포함하는 제1 금속 패턴을 포함하고, 상기 불순물이 도핑된 폴리실리콘 패턴 및 상기 제1 금속 패턴은 상기 수직 방향을 따라 적층되며,
    상기 복수의 게이트 전극들 중 나머지 제2 게이트 전극들은 각각 금속을 포함하는 제2 금속 패턴을 포함하는 수직형 메모리 장치.
  19. 제18항에 있어서, 상기 제1 게이트 전극은 상기 복수의 게이트 전극들 중에서 최하층에 형성된 수직형 메모리 장치.
  20. 제18항에 있어서, 상기 제1 게이트 전극은 상기 복수의 게이트 전극들 중에서 가운데 층에 형성되며,
    상기 채널 구조물은 상기 기판 상면으로부터 상기 제1 방향을 따라 순차적으로 적층된 제1 및 제2 채널들을 포함하고,
    상기 제2 채널의 저면은 상기 제1 채널의 상면에 접촉하는 수직형 메모리 장치.
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