CN107611132B - 垂直存储器件 - Google Patents

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Abstract

一种垂直存储器件包括：包括单元区和外围电路区的衬底，在基本上垂直于衬底的上表面的垂直方向上顺序地堆叠在衬底的单元区上的栅电极，在单元区上并在垂直方向上延伸穿过栅电极的沟道，在外围电路区上并在垂直方向上延伸的第一下接触插塞，在外围电路区上与第一下接触插塞相邻并在垂直方向上延伸的第二下接触插塞，以及电连接到第一下接触插塞的第一上布线。第一上布线被配置为将电信号施加到第一下接触插塞。第二下接触插塞不被电连接到配置为施加电信号的上布线。

Description

垂直存储器件
技术领域
发明构思总体上涉及垂直存储器件，且更具体地，发明构思涉及具有接触插塞的垂直非易失性存储器件。
背景技术
VNAND闪速存储器件的外围区域中的接触插塞可能不具有均匀的密度。具有相对低密度的接触插塞可能不被形成为接触衬底或栅极结构，或者具有比期望尺寸更小的尺寸，这可能产生电故障。
发明内容
示例实施方式提供包括具有改善的电特性的接触插塞的垂直存储器件。
根据发明构思的一些示例实施方式，一种垂直存储器件可以包括：包括单元区和外围电路区的衬底，在基本上垂直于衬底的上表面的垂直方向上顺序地堆叠在衬底的单元区上的栅电极，在衬底的单元区上并在垂直方向上延伸穿过栅电极的沟道，在衬底的外围电路区上并在垂直方向上延伸的第一下接触插塞，在衬底的外围电路区上与第一下接触插塞相邻并在垂直方向上延伸的第二下接触插塞，以及电连接到第一下接触插塞的第一上布线。第一上布线被配置为将电信号施加到第一下接触插塞。第二下接触插塞可以不被电连接到配置为施加电信号的上布线。
根据发明构思的一些示例实施方式，一种垂直存储器件可以包括：包括单元区和外围电路区的衬底，在基本上垂直于衬底的上表面的垂直方向上顺序地堆叠在衬底的单元区上的栅电极，在衬底的单元区上并在垂直方向上延伸穿过栅电极的沟道，每个在衬底的外围电路区上并在垂直方向上延伸的第一下接触插塞，在衬底的外围电路区上在垂直方向上延伸并与第一下接触插塞中的至少一个相邻的至少一个第二下接触插塞，分别接触第一下接触插塞的上表面的第一上接触插塞，以及接触第一上接触插塞的上表面的第一上布线。
在发明构思的一些示例实施方式中，提供了一种制造垂直存储器件的方法，至少一个额外的下接触插塞可以进一步形成为在衬底的外围区上与具有相对低的密度的下接触插塞相邻，使得下接触插塞可以良好地接触目标结构并具有期望的尺寸。因此，包括下接触插塞的垂直存储器件可以具有改善的电特性。
根据发明构思的一些示例实施方式，一种垂直存储器件可以包括：包括单元区和外围电路区的衬底，在衬底的单元区上一个堆叠在另一个的顶部上并在垂直方向上彼此间隔开的多个栅电极，在衬底的单元区上彼此间隔开并在垂直方向上穿过所述多个栅电极延伸的多个沟道结构，在外围电路区之上在衬底上的上布线，在上布线下面在衬底的外围电路区上的第一下接触插塞，在衬底的外围电路区上与第一下接触插塞相邻的第二下接触插塞，以及在上布线与第二下接触插塞之间延伸以使第二下接触插塞与上布线绝缘的绝缘夹层。第一下接触插塞在垂直方向上延伸并且可以电连接到上布线。
附图说明
发明构思的以上及另外的方面和特征将由以下参照附图的详细描述被容易地理解，附图中相同的附图标记指相同的元件，除非另有说明，附图中：
图1至34是示出制造垂直存储器件的方法的阶段的剖视图。
图35是示出根据一些示例实施方式的垂直存储器件的剖视图；
图36和37分别是示出根据一些示例实施方式的垂直存储器件的俯视图和剖视图；
图38和39分别是示出根据一些示例实施方式的垂直存储器件的俯视图和剖视图；
图40和41分别是示出根据一些示例实施方式的垂直存储器件的俯视图和剖视图；
图42至44分别是示出根据一些示例实施方式的垂直存储器件的俯视图和剖视图；
图45和46分别是示出根据一些示例实施方式的垂直存储器件的俯视图和剖视图；
图47是示出根据一些示例实施方式的垂直存储器件的剖视图；以及
图48是示出根据一些示例实施方式的垂直存储器件的剖视图。
具体实施方式
图1至34是示出制造垂直存储器件的方法的阶段的剖视图。具体地，图1-2、5、8、10、13、18、20、22、25、28和31是俯视图，图3-4、6-7、9、11-12、14-17、19、21、23-24、26-27、29-30和32-34是剖视图。
除图1之外的图的每个显示了图1的区域X。图3、23、26、29和32分别是沿对应的俯视图的线A-A'截取的剖视图，图4、6、7、16、21、24、27、30和33分别是沿对应的俯视图的线B-B'截取的剖视图，图9、11、12、14、15、17、19和34是沿对应的俯视图的线C-C'截取的剖视图。图12是图11的区域Y的放大剖视图。
为了例示的目的，基本上垂直于衬底的上表面的方向被定义为第一方向，基本上平行于衬底的上表面并彼此交叉的两个方向分别被定义为第二方向和第三方向。在一些示例实施方式中，第二方向和第三方向可以基本上彼此垂直。
参照图1，衬底100可以包括第一区至第四区I、II、III和IV。
衬底100可以包括例如硅、锗、硅-锗等的半导体材料，或例如GaP、GaAs、GaSb等的III-V半导体化合物。在一些示例实施方式中，衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
在一些示例实施方式中，衬底100的第一区至第四区I、II、III和IV可以分别用作单元区、外围电路区、X解码器区和页面缓冲器区。存储单元可以在第一区I中形成，用于驱动存储单元的外围电路可以在第二区II中形成，X解码器可以在第三区III中形成，页面缓冲器和Y解码器可以在第四区IV中形成。第三区III与第四区IV一起可以被称为芯区，芯区与外围电路区一起可以被称为外围区。
参照图2和3，第一栅极结构140和第一杂质区至第四杂质区102、104、106和108可以在衬底100的第二区II上形成。
衬底100的第二区II可以被分成隔离图案110在其上形成的场区以及没有隔离图案形成在其上的第一有源区105。隔离图案110可以通过浅沟槽隔离(STI)工艺形成，并且可以由例如硅氧化物的氧化物形成。
在一些示例实施方式中，第一有源区105可以在第三方向上延伸。图2和3仅显示了一个第一有源区105，然而，发明构思可以不限于此，多个第一有源区105可以在第二方向上形成。第一有源区105可以具有各种各样的形状，因而可以例如在第二方向上延伸，或者可以在俯视图中具有矩形形状。
第一栅极结构140可以通过在衬底100上顺序地堆叠栅极绝缘层和栅电极层、以及图案化栅电极层和栅极绝缘层而形成。因此，第一栅极结构140可以具有顺序堆叠的第一栅极绝缘图案120和第一栅电极图案130。栅极间隔物(未示出)可以在第一栅极结构140的相反的侧壁的每个上进一步形成。
第一杂质区102和第二杂质区104可以在第一有源区105的与第一栅极结构140相邻的上部处形成。多个第三杂质区106可以在第一有源区105的上部处形成为彼此相邻，图2和图3显示了两个第三杂质区106。第四杂质区108可以在第一有源区105的上部处形成为远离第一杂质区至第三杂质区102、104和106。在一些示例实施方式中，第一杂质区至第四杂质区102、104、106和108可以用n型杂质或p型杂质掺杂，并且掺杂到第一杂质区至第四杂质区102、104、106和108中的杂质可以具有彼此相同或彼此不同的导电类型。
参照图4，第一绝缘夹层160可以在衬底100的第二区II上形成为覆盖第一栅极结构140。
第一绝缘夹层160可以由例如硅氧化物的氧化物形成。
绝缘层210和牺牲层220可以交替地且重复地在衬底100的第一区I上以及在衬底100的第二区II上的第一绝缘夹层160上形成。因此，多个绝缘层210和多个牺牲层220可以在第一方向上彼此交替地堆叠。为了例示的目的，图4显示了交替堆叠的八个绝缘层210和七个牺牲层220。然而，发明构思可以不限于绝缘层210和牺牲层220的任何特定数量。
绝缘层210和牺牲层220可以通过化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺等形成。
绝缘层210可以由硅氧化物形成，例如等离子体增强原硅酸四乙酯(PE-TEOS)、高密度等离子体(HDP)氧化物、等离子体增强氧化物(PEOX)等。牺牲层220可以由相对于绝缘层210具有蚀刻选择性的材料形成，例如硅氮化物。
参照图5和6，光致抗蚀剂图案(未示出)可以在绝缘层210中的最上绝缘层上形成，绝缘层210中的最上绝缘层和其之下的牺牲层220中的最上牺牲层可以使用光致抗蚀剂图案作为蚀刻掩模被蚀刻。因此，绝缘层210中的在牺牲层220的最上牺牲层之下的绝缘层的一部分可以被暴露。在将光致抗蚀剂图案的面积减小给定比率之后，绝缘层210中的最上绝缘层、牺牲层220中的最上牺牲层、绝缘层210中的暴露的绝缘层以及牺牲层220中的在该暴露的绝缘层之下的牺牲层可以使用减小的光致抗蚀剂图案作为蚀刻掩模被蚀刻，这可以被称为修剪工艺(trimming process)。修剪工艺可以被重复地执行以形成包括多个台阶的阶梯结构，所述多个台阶每个包括顺序堆叠的牺牲图案225和绝缘图案215。
在一些示例实施方式中，阶梯结构的台阶可以从其底部朝顶部具有逐渐减小的面积。
参照图7，第二绝缘夹层可以在衬底100上形成为覆盖阶梯结构，并且第二绝缘夹层可以被平坦化直到绝缘图案215中的最上绝缘图案的上表面可以被暴露以形成覆盖阶梯结构的侧壁的第二绝缘夹层图案230。
第二绝缘夹层可以由例如硅氧化物的氧化物形成，因而可以与绝缘图案215合并。平坦化工艺可以通过CMP工艺和/或回蚀刻工艺被执行。
第三绝缘夹层240可以在阶梯结构和第二绝缘夹层图案230的上表面上形成。
第三绝缘夹层240可以由例如硅氧化物的氧化物形成，因而可以与第二绝缘夹层图案230和/或绝缘图案215中的最上绝缘图案合并。
参照图8和9，第一掩模(未示出)可以在第三绝缘夹层240上形成，并且第三绝缘夹层240、绝缘图案215和牺牲图案225可以使用第一掩模作为蚀刻掩模被蚀刻以形成通过其暴露衬底100的第一区I的上表面的沟道孔250。
多个沟道孔250可以在第二方向和第三方向的每个上形成以限定沟道孔阵列。在一些示例实施方式中，沟道孔阵列可以包括第一沟道孔列250a以及可以在第三方向上与第一沟道孔列250a间隔开的第二沟道孔列250b，第一沟道孔列250a包括设置在第二方向上的多个第一沟道孔，第二沟道孔列250b包括设置在第二方向上的多个第二沟道孔。第一沟道孔可以从第二沟道孔起对于第二方向或第三方向以锐角设置。因此，第一沟道孔和第二沟道孔可以在第二方向上布置成Z字形布局，从而密集地形成在单位区域中。
第一沟道孔列250a和第二沟道孔列250b可以在第三方向上交替地且重复地设置。在一些示例实施方式中，第一沟道孔列250a和第二沟道孔列250b可以在第三方向上设置两次以形成包括四个沟道孔列的沟道孔组。
在下文中，每个沟道孔组中的四个沟道孔列可以以这个次序被称为第一沟道孔列250a、第二沟道孔列250b、第三沟道孔列250c和第四沟道孔列250d。就是说，图8显示了在第三方向上彼此间隔开的两个沟道孔组，并且每个沟道孔组包括设置在第三方向上的第一沟道孔列250a、第二沟道孔列250b、第三沟道孔列250c和第四沟道孔列250d。
然而，每个沟道孔组中的沟道孔列的数量可以不限于此。
在俯视图中，沟道孔250可以具有圆形形状，然而，发明构思可以不限于此。例如，在俯视图中，沟道孔250可以具有椭圆形、矩形、正方形等的形状。
参照图10至12，在去除第一掩模之后，半导体图案260可以被形成以部分地填充每个沟道孔250。
具体地，选择性外延生长(SEG)工艺可以使用衬底100的暴露的上表面作为籽晶而被执行，以形成部分地填充沟道孔250的每个的半导体图案260。因此，半导体图案260可以根据衬底100的材料而形成为包括单晶硅或单晶锗，并且在一些情况下，杂质可以被掺杂到其中。
或者，非晶硅层可以被形成以填充沟道孔250，并且可以对非晶硅层执行激光外延生长(LEG)工艺或固相外延(SPE)工艺以形成半导体图案260。
在一些示例实施方式中，半导体图案260可以形成为使得半导体图案260的上表面可以位于绝缘图案215中的在第一方向上距衬底100的上表面的第二层处的绝缘图案的顶部与底部之间。
半导体图案260可以如随后形成的沟道310用作沟道，因而可以被称为下沟道。
第一阻挡层、电荷存储层、隧道绝缘层和第一间隔物层(未示出)可以在沟道孔250的侧壁、半导体图案260的上表面和第三绝缘夹层240的上表面上顺序地形成，第一间隔物层可以被各向异性地蚀刻以在沟道孔250的侧壁上形成第一间隔物(未示出)，隧道绝缘层、电荷存储层和第一阻挡层可以使用第一间隔物作为蚀刻掩模被蚀刻以在沟道孔250的侧壁和半导体图案260上分别形成隧道绝缘图案290、电荷存储图案280和第一阻挡图案270。隧道绝缘图案290、电荷存储图案280和第一阻挡图案270的每个可以具有其中央底部敞开的杯状形状。半导体图案260的上部也可以被去除。隧道绝缘图案290、电荷存储图案280和第一阻挡图案270可以形成电荷存储结构300。
第一阻挡层可以由例如硅氧化物的氧化物形成，电荷存储层可以由例如硅氮化物的氮化物形成，隧道绝缘层可以由例如硅氧化物的氧化物形成，第一间隔物层可以由例如硅氮化物的氮化物形成。
在去除第一间隔物之后，沟道层可以在暴露的半导体图案260、隧道绝缘图案290和第三绝缘夹层240上形成，并且填充层可以在沟道层上形成以填充沟道孔250的剩余部分。
沟道层可以由用杂质掺杂的多晶硅或无掺杂的多晶硅、或者非晶硅形成。当沟道层包括非晶硅时，激光外延生长(LEG)工艺或固相外延(SPE)工艺可以被进一步执行，使得非晶硅可以被转变成单晶硅。填充层可以由例如硅氧化物的氧化物形成。
填充层和沟道层可以被平坦化直到第三绝缘夹层240的上表面可以被暴露，以形成填充每个沟道孔250的剩余部分的填充图案320，并且沟道层可以被转变成沟道310。
因此，电荷存储结构300、沟道310和填充图案320可以顺序地堆叠在每个沟道孔250中的半导体图案260上。电荷存储结构300可以具有其中央底部敞开的杯状形状，沟道310可以具有杯状形状，填充图案320可以具有柱形。
由于沟道孔250可以限定包括第一沟道孔列至第四沟道孔列250a、250b、250c和250d的沟道孔组，因而沟道310也可以限定沟道组和沟道阵列。
包括填充图案320、沟道310和电荷存储结构300的第一结构的上部可以被去除以形成沟槽(未示出)，盖图案330可以填充该沟槽。
具体地，第一结构的上部可以通过回蚀刻工艺被去除以形成沟槽，盖层可以在第一结构和第三绝缘夹层240上形成以填充沟槽，并且盖层的上部可以被平坦化直到第三绝缘夹层240的上表面可以被暴露以形成盖图案330。在一些示例实施方式中，盖层可以由无掺杂的多晶硅或掺杂的多晶硅、或者非晶硅形成，并且当盖层包括非晶硅时，晶化工艺可以被进一步执行。
沟道孔250的每个中的第一结构、半导体图案260和盖图案330可以限定第二结构。
参照图13和14，第四绝缘夹层340可以在第三绝缘夹层240和盖图案330上形成。在第四绝缘夹层340上形成第二掩模(未示出)之后，开口350可以使用第二掩模作为蚀刻掩模穿过第三绝缘夹层240和第四绝缘夹层340、绝缘图案215和牺牲图案225形成以暴露衬底100的上表面。第四绝缘夹层340可以由例如硅氧化物的氧化物形成。
在一些示例实施方式中，开口350可以在衬底100的第一区I上的沟道组之间在第二方向上延伸，多个开口350可以在第三方向上形成。因此，包含四个沟道列的一个沟道组可以在开口350中的相邻开口之间形成，然而，发明构思可以不限于此。根据每个沟道组中包括的沟道列的数量，开口350中的相邻开口之间的沟道列的数量可以被改变。
在去除第二掩模之后，由开口350暴露的牺牲图案225可以被去除以在各相邻层处的绝缘图案215之间形成间隙360，第一阻挡图案270的外侧壁的一部分以及半导体图案260的侧壁的一部分可以被间隙360暴露。在一些示例实施方式中，由开口350暴露的牺牲图案225可以通过例如使用包括磷酸和/或硫酸的蚀刻溶液的湿蚀刻工艺被去除。
参照图15，第二阻挡层370可以在第一阻挡图案270的外侧壁的暴露部分、半导体图案260的侧壁的暴露部分、间隙360的内壁、绝缘图案215的表面、衬底100的暴露的上表面和第四绝缘夹层340的上表面上形成，栅极屏障层380可以在第二阻挡层370上形成，栅极导电层390可以在栅极屏障层380上形成以充分地填充间隙360的剩余部分。
第二阻挡层370可以由金属氧化物形成，例如铝氧化物、铪氧化物、镧氧化物、镧铝氧化物、镧铪氧化物、铪铝氧化物、钛氧化物、钽氧化物和/或锆氧化物。栅极导电层390可以由例如钨、钛、钽、铂等的具有低电阻的金属形成，栅极屏障层380可以由例如钛氮化物、钽氮化物等的金属氮化物形成。或者，栅极屏障层380可以形成为包括顺序堆叠的金属层和金属氮化物层。
参照图16和17，栅极导电层390和栅极屏障层380可以被部分地去除以在间隙360中分别形成栅极导电图案和栅极屏障图案，栅极导电图案和栅极屏障图案可以形成栅电极。在一些示例实施方式中，栅极导电层390和栅极屏障层380可以通过湿蚀刻工艺被部分地去除。
在一些示例实施方式中，栅电极可以形成为在第二方向上延伸，多个栅电极可以在第三方向上形成。就是说，每个在第二方向上延伸的多个栅电极可以通过开口350彼此间隔开。
栅电极在第二方向上的端部可以被称为垫。就是说，多个栅电极可以在第一方向上堆叠为彼此间隔开，并且栅电极的每个可以在衬底100的第一区I上在第二方向上延伸。栅电极在第二方向上的长度可以从底层朝顶层逐渐减小，因而栅电极可以具有阶梯形状。
栅电极可以包括在第一方向上顺序堆叠的第一栅电极403、第二栅电极405和第三栅电极407。第一栅电极403可以用作地选择线(GSL)，第二栅电极405可以用作字线，第三栅电极407可以用作串选择线(SSL)。第一栅电极403、第二栅电极405和第三栅电极407的每个可以在一个层处或在多个层处形成。一条或多于一条虚设字线(未示出)可以在第一栅电极403与第二栅电极405之间和/或第二栅电极405与第三栅电极407之间进一步形成。
在一些示例实施方式中，第一栅电极403可以在距衬底100的上表面的最下层处形成，第三栅电极407可以在距衬底100的上表面的最上层以及其下方离该最上层最近的层处形成，第二栅电极405可以在第一栅电极403与第三栅电极407之间的偶数个层处形成。因此，第一栅电极403可以靠近半导体图案260，第二栅电极405和第三栅电极407的每个可以靠近沟道310。
第一栅电极403可以包括第一栅极导电图案393、以及覆盖第一栅极导电图案393的侧壁的一部分、顶部和底部的第一栅极屏障图案383。第二栅电极405可以包括第二栅极导电图案395、以及覆盖第二栅极导电图案395的侧壁的一部分、顶部和底部的第二栅极屏障图案385。第三栅电极407可以包括第三栅极导电图案397、以及覆盖第三栅极导电图案397的侧壁的一部分、顶部和底部的第三栅极屏障图案387。
图17显示了第二阻挡层370未被部分去除而是在第一方向上延伸，然而，发明构思可以不限于此。就是说，第二阻挡层370可以被部分地去除以仅在间隙360的内壁上形成第二阻挡图案。
参照图18和19，杂质可以通过开口350被注入到衬底100的暴露的上表面中以形成第五杂质区410。在一些示例实施方式中，杂质可以包括例如磷和/或砷的n型杂质。
第二间隔物层可以在衬底100的由开口350暴露的上表面、开口350的侧壁和第四绝缘夹层340的上表面上形成，并且可以被各向异性地蚀刻以在开口350的侧壁上形成第二间隔物420。因此，在衬底100的上部处的第五杂质区410可以被部分地暴露。第二间隔物层可以由例如硅氧化物的氧化物形成。
公共源线(CSL)430可以在暴露的第五杂质区410上形成以填充开口350的剩余部分。
在一些示例实施方式中，导电层可以在暴露的第五杂质区410、第二间隔物420和第四绝缘夹层340上形成以填充开口350，并且可以被平坦化直到第四绝缘夹层340的上表面可以被暴露以形成CSL 430。第二阻挡层370的在第四绝缘夹层340的上表面上的部分也可以被去除。导电层可以由金属、金属氮化物和/或金属硅化物形成。
CSL 430可以在开口350中形成为接触第五杂质区410。
参照图20和21，第五绝缘夹层440可以在第四绝缘夹层340、CSL 430、第二间隔物420和第二阻挡层370上形成，第一下接触插塞450可以穿过第三绝缘夹层至第五绝缘夹层240、340和440、第二绝缘夹层图案230、绝缘图案215、第二阻挡层370以及栅极屏障图案383、385和387形成以分别接触栅极导电图案393、395和397的上表面。
第五绝缘夹层440可以由例如硅氧化物的氧化物形成，因而可以与下面的第四绝缘夹层340合并。第一下接触插塞450可以由例如钨、钛、钽、铜、铝等的金属、和/或例如钛氮化物、钽氮化物、钨氮化物等的金属氮化物形成。
第一下接触插塞450可以通过以下而形成：穿过第三绝缘夹层至第五绝缘夹层240、340和440、第二绝缘夹层图案230、绝缘图案215、第二阻挡层370以及栅极屏障图案383、385和387形成第一接触孔(未示出)以分别暴露栅极导电图案393、395和397的上表面，在栅极导电图案393、395和397的暴露的上表面以及第五绝缘夹层440的上表面上形成导电层以填充接触孔，以及平坦化导电层直到第五绝缘夹层440的上表面可以被暴露。
第一下接触插塞450可以分别在阶梯形状的垫上形成。第一下接触插塞450的每个可以在垫的每个的不被垫中的上部的垫覆盖的部分上形成。
在一些示例实施方式中，在俯视图中，第一下接触插塞450可以在每个沟道组中沿着第二方向形成为Z字形布局。或者，第一下接触插塞450可以在每个沟道组中沿着第二方向线形地形成。
参照图22至24，第六绝缘夹层460可以在第五绝缘夹层440和第一下接触插塞450上形成，第三掩模(未示出)可以在第六绝缘夹层460上形成，第三绝缘夹层至第六绝缘夹层240、340、440和460、第二绝缘夹层图案230以及第一绝缘夹层160可以使用第三掩模作为蚀刻掩模被蚀刻，以形成穿过它们的第二接触孔至第六接触孔492、494、496、498和500。第六绝缘夹层460可以由例如硅氧化物的氧化物形成，因而可以与下面的第五绝缘夹层440合并。
在一些示例实施方式中，第二接触孔492可以暴露第一栅极结构140的上表面，第三接触孔494可以暴露与第一栅极结构140相邻的第一杂质区102和第二杂质区104的上表面，第四接触孔496可以暴露第三杂质区106的上表面，第五接触孔498可以暴露第四杂质区108的上表面，第六接触孔500可以暴露第一有源区105的与第四杂质区108相邻的部分。
第二接触孔492和第三接触孔494可以形成为彼此相邻，多个第四接触孔496可以形成为彼此相邻。然而，第五接触孔498可以形成为相对远离第二接触孔至第四接触孔492、494和496。
在一些示例实施方式中，一个或多个第六接触孔500可以进一步形成为与第五接触孔498相邻。因此，即使第五接触孔498在相对隔离的环境下被形成，第六接触孔500也可以进一步形成为与第五接触孔498相邻，使得当与第二接触孔492和第三接触孔494或第四接触孔496的密度相比时，第五接触孔498和第六接触孔500作为整体可以不具有这样的低的密度。因此，用于形成第五接触孔498的蚀刻工艺可以被容易地执行以暴露第四杂质区108的上表面，并且第五接触孔498可以具有期望的尺寸。
当与具有相对高的密度的接触孔相比时，具有相对低的密度的接触孔可能具有例如不打开(not-open)故障的工艺故障，或者可能具有比期望尺寸更小的尺寸。在近期的垂直NAND(VNAND)闪速存储器件中，随着垂直堆叠的栅线的数量增加，接触孔的高宽比可以增大，因而上述问题会更频繁地发生。然而，在一些示例实施方式中，至少一个第六接触孔500可以进一步形成为与具有相对低的密度的第五接触孔498相邻，以增大第五接触孔498在其中形成的整个区域中的接触孔的密度，因而第五接触孔498可以具有期望的尺寸并且可以暴露期望的部分。
图22至24显示了一个第二接触孔492、一个第五接触孔498、两个第三接触孔494和两个第四接触孔496，然而，发明构思可以不限于此。其中第五接触孔498以比彼此相邻的第二接触孔492和第三接触孔494的密度或彼此相邻的第四接触孔496的密度更低的密度被形成的任何情况可以被包括在发明构思的范围中。
参照图25至27，第二下接触插塞至第六下接触插塞512、514、516、518和520可以分别在第二接触孔至第六接触孔492、494、496、498和500中形成。
第二下接触插塞至第六下接触插塞512、514、516、518和520可以通过在第一栅极结构140和第一杂质区至第四杂质区102、104、106和108的暴露的上表面以及第六绝缘夹层460的上表面上形成导电层、以及平坦化该导电层直到第六绝缘夹层460的上表面可以被暴露而形成。第二下接触插塞至第六下接触插塞512、514、516、518和520可以由例如钨、钛、钽、铜、铝等的金属和/或例如钛氮化物、钽氮化物、钨氮化物等的金属氮化物形成。
参照图28至30，第七绝缘夹层540可以在第六绝缘夹层460以及第二下接触插塞至第六下接触插塞512、514、516、518和520上形成，中间接触插塞550可以分别穿过第六绝缘夹层460和第七绝缘夹层540形成以接触第一下接触插塞450的上表面。
在一些示例实施方式中，中间接触插塞550可以在衬底100的第一区I上的第一下接触插塞450上形成，并且可以不在衬底100的第二区II上的第二下接触插塞至第六下接触插塞512、514、516、518和520上形成。中间接触插塞550可以在衬底100的第三区III和第四区IV上的下接触插塞(未示出)上形成。
第八绝缘夹层560可以在第七绝缘夹层540和中间接触插塞550上形成，第一上接触插塞至第三上接触插塞570、580和590可以被形成。具体地，第一上接触插塞570可以穿过第八绝缘夹层560形成，第二上接触插塞580可以穿过第七绝缘夹层540和第八绝缘夹层560形成，第三上接触插塞590可以穿过第四绝缘夹层至第八绝缘夹层340、440、460、540和560形成。
在一些示例实施方式中，第一上接触插塞570可以接触中间接触插塞550的上表面，第二上接触插塞580可以接触第二下接触插塞至第五下接触插塞512、514、516和518的上表面，第三上接触插塞590可以接触盖图案330的上表面。
第七绝缘夹层540和第八绝缘夹层560可以由例如硅氧化物的氧化物形成，因而可以分别与其下面的第六绝缘夹层460和第七绝缘夹层540合并。中间接触插塞550以及第一上接触插塞至第三上接触插塞570、580和590可以由例如钨、钛、钽、铜、铝等的金属和/或例如钛氮化物、钽氮化物、钨氮化物等的金属氮化物形成。
参照图31至34，第九绝缘夹层600可以在第八绝缘夹层560以及第一上接触插塞至第三上接触插塞570、580和590上形成，第一上布线至第三上布线610、620和630可以穿过第九绝缘夹层600形成。
第九绝缘夹层600可以由例如硅氧化物的氧化物形成，因而可以与下面的第八绝缘夹层560合并。第一上布线至第三上布线610、620和630可以由例如钨、钛、钽、铜、铝等的金属和/或例如钛氮化物、钽氮化物、钨氮化物等的金属氮化物形成。
在一些示例实施方式中，第一上布线610可以接触第一上接触插塞570中的至少一个的上表面，第二上布线620可以接触第二上接触插塞580中的至少一个的上表面，第三上布线630可以接触第三上接触插塞590中的至少一个的上表面。
第一上布线至第三上布线610、620和630可以具有各种各样的形状。在一些示例实施方式中，第一上布线610和第二上布线620的每条可以在第二方向和第三方向的每个上延伸，或者可以包括分别在第二方向和第三方向上延伸的第一延伸部分和第二延伸部分，第三上布线630可以在第三方向上延伸。
因此，第一上布线至第三上布线610、620和630的每条可以提供电信号。由第一上布线610施加的电信号可以通过第一上接触插塞570、中间接触插塞550和第一下接触插塞450被传递到栅电极403、405和407中，由第二上布线620施加的电信号可以通过第二上接触插塞580以及第二下接触插塞至第五下接触插塞512、514、516和518被传递到第一栅极结构140或第一杂质区至第四杂质区102、104、106和108中，由第三上布线630施加的电信号可以通过第三上接触插塞590和盖图案330被传递到沟道310中。第三上布线630可以用作垂直存储器件的位线。在图中，一条第三上布线630延伸在盖图案330的每个之上，然而，发明构思可以不限于此。例如，两条第三上布线630可以延伸在盖图案330的每个之上。
在一些示例实施方式中，没有上布线可以被连接到与第五下接触插塞518相邻的第六下接触插塞520，因而没有信号可以被施加于其。就是说，第六下接触插塞520可以为了使具有相对更低的密度的第五下接触插塞518可以与第四杂质区108良好接触并具有期望的尺寸而被形成，因而信号不需要被施加到第六下接触插塞520。因此，没有上接触插塞或上布线需要被连接到第六下接触插塞520，并且第六下接触插塞520可以被称为虚设下接触插塞。
如上所说明地，在制造一些示例实施方式中的垂直存储器件的方法中，至少一个第六下接触插塞520可以在衬底100的第二区II上进一步形成为与具有相对低的密度的第五下接触插塞518相邻，使得第五下接触插塞518可以良好地接触目标结构并具有期望的尺寸。因此，包括第五下接触插塞518的垂直存储器件可以具有改善的电特性。
虚设下接触插塞可以具有各种各样的形状、位置和数量，这将在下文中被说明。除虚设下接触插塞之外，下文中将说明的垂直存储器件可以包括与参照图1至34所示的垂直存储器件的元件基本上相同或相似的元件，因而在此省略对其的详细描述。
图35是示出根据一些示例实施方式的垂直存储器件的剖视图。
参照图35，垂直存储器件可以不包括第六绝缘夹层460，因而第二下接触插塞至第六下接触插塞512、514、516、518和520的上表面可以与第一下接触插塞450的上表面基本上共面。
图36和37分别是示出根据一些示例实施方式的垂直存储器件的俯视图和剖视图。
参照图36和37，垂直存储器件还可以包括第七下接触插塞522。
第七下接触插塞522可以与第五下接触插塞518相邻，并且可以形成在隔离图案110上。在一些示例实施方式中，一个或多于一个第七下接触插塞522可以被形成。
如第六下接触插塞520，第七下接触插塞522可以是没有电信号可以被施加于其的虚设下接触插塞。因此，没有上接触插塞可以形成在第七下接触插塞522上，并且第七下接触插塞522可以不被电连接到上布线。
第七下接触插塞522可以形成为与第五下接触插塞518相邻，因而用作虚设下接触插塞的第六下接触插塞520可以不被形成。
图38和39分别是示出根据一些示例实施方式的垂直存储器件的俯视图和剖视图。
参照图38和39，垂直存储器件还可以包括第二有源区103和第八下接触插塞524。
第二有源区103可以在衬底100的第二区II上形成为与第一有源区105相邻。在一示例实施方式中，第一有源区105和第二有源区103的每个可以在第三方向上延伸，并且多个第二有源区103可以形成为在第二方向上彼此间隔开。
在一些示例实施方式中，与实际源极/漏极区在此形成的第一有源区105不同，第二有源区103可以用作虚设有源区。第二有源区103可以增大有源区的密度，使得第一有源区105可以具有期望的高度，在平坦化工艺中没有凹陷。
第八下接触插塞524可以形成在第二有源区103中的至少一个上。第八下接触插塞524可以如同第六下接触插塞520用作虚设下接触插塞。因此，没有上接触插塞可以形成在第八下接触插塞524上，并且第八下接触插塞524可以不被电连接到施加电信号的上布线。
第八下接触插塞524可以形成为与第五下接触插塞518相邻，因而用作虚设下接触插塞的第六下接触插塞520可以不被形成，然而，发明构思可以不限于此。
图40和41分别是示出根据一些示例实施方式的垂直存储器件的俯视图和剖视图。
参照图40和41，垂直存储器件还可以包括第二栅极结构145和第九下接触插塞526。
第二栅极结构145可以在第一有源区105的上部处形成为与第四杂质区108相邻。第二栅极结构145可以包括顺序堆叠的第二栅极绝缘图案125和第二栅电极图案135，并且一个或多于一个第二栅极结构145可以被形成。
在一些示例实施方式中，不同于与实际源极/漏极区一起形成晶体管的第一栅极结构140，第二栅极结构145可以是虚设栅极结构。第二栅极结构145可以增大栅极结构的密度，使得第一栅极结构140可以具有期望的高度，在平坦化工艺中没有凹陷。
第九下接触插塞526可以形成在第二栅极结构145中的至少一个上。第九下接触插塞526可以如同第六下接触插塞520用作虚设下接触插塞。因此，没有上接触插塞可以形成在第九下接触插塞526上，并且第九下接触插塞526可以不被电连接到施加电信号的上布线。
第九下接触插塞526可以形成为与第五下接触插塞518相邻，因而用作虚设下接触插塞的第六下接触插塞520可以不被形成，然而，发明构思可以不限于此。
图42至44分别是示出根据一些示例实施方式的垂直存储器件的俯视图和剖视图。图43是沿图42的线A-A'截取的剖视图，图44是沿图42的线E-E'截取的剖视图。
参照图42至44，垂直存储器件还可以包括第三有源区107、保护环(guard ring)710、第三栅极结构740、第六杂质区750以及第十下接触插塞至第十二下接触插塞760、770和780，并且可以不包括第四杂质区108以及第五下接触插塞518和第六下接触插塞520。
在一示例实施方式中，第三有源区107可以在俯视图中具有矩形形状或圆形形状，保护环710可以形成在第三有源区107的边缘上部处。保护环710可以在俯视图中具有矩形环形状或圆形环形状。在一些示例实施方式中，第三有源区107可以用杂质轻掺杂，保护环710可以用杂质重掺杂。
第三栅极结构740可以形成在第三有源区107上。一个或多于一个第三栅极结构740可以被形成。第三栅极结构740可以包括顺序堆叠的第三栅极绝缘图案720和第三栅电极图案730。
第六杂质区750可以形成在第三有源区107的与第三栅极结构740相邻的上部处。
第十下接触插塞760可以接触第六杂质区750的上表面，并且第十一下接触插塞770和第十二下接触插塞780的每个可以形成在保护环710上。第二上接触插塞580可以形成在第十下接触插塞760和第十一下接触插塞770的每个上，因而电信号可以从第二上布线620通过第二上接触插塞580被施加。没有上接触插塞可以形成在第十二下接触插塞780上，并且没有电信号可以从上布线被施加到第十二下接触插塞780。
第十二下接触插塞780可以用作虚设下接触插塞，并且可以帮助第十一下接触插塞770具有期望的尺寸并接触下面的保护环710的上表面。
图45和46分别是示出根据一些示例实施方式的垂直存储器件的俯视图和剖视图。图46是沿图45的线F-F'截取的剖视图。
参照图45和46，垂直存储器件还可以包括第四有源区至第六有源区803、805和807、第七杂质区810和第八杂质区815、第四栅极结构840以及第十三下接触插塞至第十五下接触插塞850、860和870，并且可以不包括第四杂质区108以及第五下接触插塞518和第六下接触插塞520。
第四有源区803和第五有源区805可以彼此间隔开，第六有源区807可以形成为与第五有源区805相邻。第七杂质区810和第八杂质区815可以分别形成在第四有源区803和第五有源区805处。
第四栅极结构840可以形成在第四有源区803上，并且可以包括顺序堆叠的第四栅极绝缘图案820和第四栅电极图案830。第四栅极结构840和第七杂质区810可以形成晶体管。
在晶体管的形成中堆积的等离子体离子可以移动到第八杂质区815中。因此，第八杂质区815可以被称为天线二极管。
第十三下接触插塞850和第十四下接触插塞860可以分别接触第七杂质区810和第八杂质区815的上表面，并且电信号可以从第二上布线620通过第二上接触插塞580被施加到其。第十五下接触插塞870可以形成在其中没有杂质区的第六有源区807上，并且没有电信号可以从上布线被施加到其。第十五下接触插塞870可以用作虚设接触插塞，并且可以帮助第十四下接触插塞860具有期望的尺寸并接触下面的第八杂质区815的上表面。
图47是示出根据一些示例实施方式的垂直存储器件的剖视图。除半导体图案、沟道和电荷存储结构之外，该垂直存储器件可以与图31至34的垂直存储器件基本上相同或相似。因此，相同的附图标记指相同的元件，并且为了简洁，下面可以省略对其的详细描述。
参照图47，垂直存储器件可以不包括图31至34中所示的半导体图案260。因此，沟道310可以具有接触衬底100的上表面的杯状形状，电荷存储结构300可以具有其中央底部敞开的杯状形状。电荷存储结构300可以接触衬底100的上表面，并且可以覆盖沟道310的外侧壁。
图48是示出根据一些示例实施方式的垂直存储器件的剖视图。除半导体图案、沟道和电荷存储结构之外，该垂直存储器件可以与图31至34的垂直存储器件基本上相同或相似。因此，相同的附图标记指相同的元件，并且为了简洁，下面可以省略对其的详细描述。
参照图48，垂直存储器件可以不包括图31至34中所示的半导体图案260，并且两个相邻的沟道310可以通过衬底100上的沟槽彼此连接。
因此，覆盖这两个相邻的沟道310的外侧壁的电荷存储结构300也可以彼此连接。
虽然已经具体显示和描述了示例实施方式，但本领域普通技术人员将理解，可以在其中作出形式和细节上的变化而不背离权利要求的精神和范围。
本申请要求享有2016年7月11日在韩国知识产权局(KIPO)提交的韩国专利申请第10-2016-0087722号的优先权，其内容通过引用全文合并于此。

Claims (19)

1.一种垂直存储器件，包括：
包括单元区和外围电路区的衬底；
在基本上垂直于所述衬底的上表面的垂直方向上顺序地堆叠在所述衬底的所述单元区上的栅电极；
在所述衬底的所述单元区上的沟道，所述沟道在所述垂直方向上延伸穿过所述栅电极；
在所述衬底的所述外围电路区上的第一下接触插塞，所述第一下接触插塞的每个在所述垂直方向上延伸；
在所述衬底的所述外围电路区上与所述第一下接触插塞相邻的至少一个第二下接触插塞，所述至少一个第二下接触插塞在所述垂直方向上延伸，所述至少一个第二下接触插塞不被电连接到配置为施加电信号的上布线，所述至少一个第二下接触插塞是没有被施加电信号的虚设下接触插塞；
在所述衬底的所述外围电路区上的第一栅极结构；
第一杂质区和第二杂质区，形成在所述衬底的有源区的上部处并与所述第一栅极结构相邻；
在所述外围电路区上在所述垂直方向上延伸的第三下接触插塞，所述第三下接触插塞分别连接到所述第一栅极结构、所述第一杂质区和所述第二杂质区，并被施加电信号；以及
分别电连接到所述第一下接触插塞的第一上布线，所述第一上布线被配置为将电信号分别施加到所述第一下接触插塞，
其中所述至少一个第二下接触插塞穿透覆盖所述衬底的所述外围电路区的绝缘层，以接触所述衬底，
其中所述第一下接触插塞以比所述第三下接触插塞的密度更低的密度被形成。
2.根据权利要求1所述的垂直存储器件，还包括：
在所述第一下接触插塞与所述第一上布线之间的第一上接触插塞，其中
所述第一上接触插塞接触所述第一下接触插塞和所述第一上布线。
3.根据权利要求1所述的垂直存储器件，还包括：
在所述衬底上的隔离图案，其中
所述衬底包括场区和所述有源区，以及
所述隔离图案在所述场区上并且不形成在所述有源区上。
4.根据权利要求3所述的垂直存储器件，其中
所述衬底的所述有源区的上部包括第三杂质区，
所述第一下接触插塞接触所述有源区的所述上部处的所述第三杂质区，以及
所述第二下接触插塞接触所述隔离图案或所述衬底的所述有源区的此处不形成所述第三杂质区的部分。
5.根据权利要求3所述的垂直存储器件，其中
所述衬底还包括与所述有源区相邻的虚设有源区，
所述第一下接触插塞接触所述有源区的上表面，以及
所述第二下接触插塞接触所述虚设有源区的上表面。
6.根据权利要求3所述的垂直存储器件，还包括：
在所述衬底上的虚设栅极结构；以及
与所述虚设栅极结构相邻的第三杂质区，其中
所述第一下接触插塞连接到所述第三杂质区，以及
所述第二下接触插塞连接到所述虚设栅极结构。
7.根据权利要求3所述的垂直存储器件，还包括：
在所述有源区上的晶体管；其中，
所述衬底包括在所述有源区的上部上的保护环，
所述保护环围绕所述晶体管，以及
所述第一下接触插塞和所述第二下接触插塞在所述保护环上。
8.根据权利要求7所述的垂直存储器件，其中
所述有源区用杂质轻掺杂，以及
所述保护环用杂质重掺杂。
9.根据权利要求3所述的垂直存储器件，还包括：
在所述衬底上的第二栅极结构，其中
所述有源区包括彼此相邻的第一有源区、第二有源区和第三有源区，
所述第二栅极结构在所述第一有源区上，
所述第一下接触插塞在所述第一有源区的与所述第二栅极结构相邻的部分上和在所述第二有源区上，
以及所述第二下接触插塞在所述第三有源区上。
10.根据权利要求9所述的垂直存储器件，其中
所述第一有源区和所述第二有源区的每个的上部包括第三杂质区，以及
所述第一下接触插塞接触所述第一有源区和所述第二有源区的所述第三杂质区的上表面。
11.根据权利要求1所述的垂直存储器件，其中
多个所述第一下接触插塞在所述衬底上；以及
多个所述第二下接触插塞在所述衬底上。
12.根据权利要求1所述的垂直存储器件，还包括：
分别在所述栅电极上的第四下接触插塞，所述第四下接触插塞的每个在所述垂直方向上延伸；
分别接触所述第四下接触插塞的上表面的中间接触插塞；
分别接触所述中间接触插塞的上表面的第二上接触插塞；以及
接触所述第二上接触插塞的上表面的第二上布线。
13.一种垂直存储器件，包括：
包括单元区和外围电路区的衬底；
在基本上垂直于所述衬底的上表面的垂直方向上顺序地堆叠在所述衬底的所述单元区上的栅电极；
在所述衬底的所述单元区上的沟道，所述沟道在所述垂直方向上延伸穿过所述栅电极；
在所述衬底的所述外围电路区上的第一下接触插塞，所述第一下接触插塞的每个在所述垂直方向上延伸；
在所述衬底的所述外围电路区上在所述垂直方向上延伸的至少一个第二下接触插塞，所述至少一个第二下接触插塞与所述第一下接触插塞中的至少一个相邻，所述至少一个第二下接触插塞是没有被施加电信号的虚设下接触插塞；
分别接触所述第一下接触插塞的上表面的第一上接触插塞；
在所述衬底的所述外围电路区上的栅极结构；
第一杂质区和第二杂质区，形成在所述衬底的有源区的上部处并与所述栅极结构相邻；
在所述外围电路区上在所述垂直方向上延伸的第三下接触插塞，所述第三下接触插塞分别连接到所述栅极结构、所述第一杂质区和所述第二杂质区，并被施加电信号；以及
分别接触所述第一上接触插塞的上表面的第一上布线，
其中所述至少一个第二下接触插塞穿透覆盖所述衬底的所述外围电路区的绝缘层，以接触所述衬底，
其中所述第一下接触插塞以比所述第三下接触插塞的密度更低的密度被形成。
14.根据权利要求13所述的垂直存储器件，还包括：
分别在所述栅电极上的第四下接触插塞，所述第四下接触插塞的每个在所述垂直方向上延伸；
分别接触所述第四下接触插塞的上表面的中间接触插塞；
分别接触所述中间接触插塞的上表面的第二上接触插塞；以及
接触所述第二上接触插塞的上表面的第二上布线，其中
所述第一上接触插塞的底部低于所述第二上接触插塞的底部。
15.一种垂直存储器件，包括：
包括单元区和外围电路区的衬底；
在所述衬底的所述单元区上一个堆叠在另一个的顶部上并在垂直方向上彼此间隔开的多个栅电极；
在所述衬底的所述单元区上彼此间隔开并在所述垂直方向上穿过所述多个栅电极延伸的多个沟道结构；
在所述外围电路区之上在所述衬底上的上布线；
在所述上布线下面在所述衬底的所述外围电路区上的第一下接触插塞，所述第一下接触插塞的每个在所述垂直方向上延伸并电连接到所述上布线；
在所述衬底的所述外围电路区上与所述第一下接触插塞相邻的至少一个第二下接触插塞，所述至少一个第二下接触插塞是没有被施加电信号的虚设下接触插塞；
在所述衬底的所述外围电路区上的栅极结构；
第一杂质区和第二杂质区，形成在所述衬底的有源区的上部处并与所述栅极结构相邻；
在所述外围电路区上在所述垂直方向上延伸的第三下接触插塞，所述第三下接触插塞分别连接到所述栅极结构、所述第一杂质区和所述第二杂质区，并被施加电信号；以及
在所述上布线与所述第二下接触插塞之间延伸以使所述第二下接触插塞与所述上布线绝缘的绝缘夹层，
其中所述第二下接触插塞穿透覆盖所述衬底的所述外围电路区的绝缘层，以接触所述衬底，
其中所述第一下接触插塞以比所述第三下接触插塞的密度更低的密度被形成。
16.根据权利要求15所述的垂直存储器件，还包括：
延伸穿过所述绝缘夹层的上接触插塞，其中
所述上接触插塞将所述上布线电连接到所述第一下接触插塞。
17.根据权利要求15所述的垂直存储器件，还包括：
在所述衬底上的隔离图案，其中
所述衬底包括场区和所述有源区，
所述隔离图案在所述场区上并且不被形成在所述有源区上，
所述衬底的所述有源区的上部包括第三杂质区，
所述第一下接触插塞接触在所述有源区的所述上部处的所述第三杂质区，以及
所述第二下接触插塞接触所述隔离图案或所述衬底的所述有源区的此处不形成所述第三杂质区的部分。
18.根据权利要求15所述的垂直存储器件，还包括：
在所述衬底的所述外围电路区上的虚设栅极结构，其中
所述衬底包括挨着所述虚设栅极结构的第三杂质区，
所述第一下接触插塞接触挨着所述虚设栅极结构的所述第三杂质区，以及
所述第二下接触插塞接触所述虚设栅极结构。
19.根据权利要求15所述的垂直存储器件，还包括：
在所述衬底上的第一绝缘夹层，其中
所述第一绝缘夹层在所述多个栅电极之上延伸，
所述第一下接触插塞和所述第二下接触插塞每个延伸穿过所述第一绝缘夹层，以及
所述绝缘夹层在所述第一绝缘夹层上。
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