KR20090041895A - 연결 콘택을 포함하는 반도체 소자 및 제조 방법 - Google Patents
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Abstract
반도체 기판 상에 상호 간에 반복 배치되어 그룹(group)지워진 게이트 패턴들(gate real pattern) 및 게이트 패턴들의 그룹들 사이에 배치된 게이트 더미(dummy) 패턴을 형성하고, 게이트 패턴 및 더미 패턴들 사이를 채우는 절연층을 형성한 후, 절연층을 관통하여 게이트 패턴의 좌우측에 배치된 콘택홀(contact hole) 패턴들 및 게이트 더미 패턴들 좌우측에 배치된 콘택홀 더미 패턴들을 형성한다. 이후에, 콘택홀 패턴들 및 콘택홀 더미 패턴들을 각각 채우는 콘택 패턴 및 콘택 더미 패턴들을 형성하는 반도체 소자 제조 방법 및 이에 따른 소자를 제시한다.
콘택홀, 패턴 밀도, 선폭 변동, 게이트,
Description
본 발명은 반도체 소자에 관한 것으로, 특히, 선폭(CD: Critical Dimension) 변동을 억제하여 전기적 특성 개선을 구현하는 연결 콘택(contact) 제조 방법 및 이에 따른 소자 구조에 관한 것이다.
반도체 소자를 웨이퍼(wafer) 상에 집적시키는 웨이퍼 공정이 이용되고 있다. 웨이퍼 공정은 웨이퍼 상에 구현할 회로 패턴의 레이아웃(layout)을 설계하고, 리소그래피(lithography) 과정을 통해 웨이퍼 상에 레이아웃을 따르는 집적 회로 패턴을 전사하고 식각 과정을 수행하는 과정을 포함하고 있다. 그런데, 반도체 소자의 디자인 룰(design rule)이 축소됨에 따라, 실제 회로를 구성하는 웨이퍼 패턴(wafer pattern)을 레이아웃(layout)을 따르게 구현하기가 어려워지고 있다. 디자인 룰이 축소됨에 따라, 웨이퍼 상에서 수행되는 노광 및 현상, 식각 과정에서 다양한 공정 변수들이 보다 직접적으로 작용함에 따라, 설계된 레이아웃이 웨이퍼 상에 정교하게 구현되기 어려워지고 있다.
디램(DRAM)과 같은 메모리(memory) 반도체 소자는 메모리 셀(cell)이 구현되 는 셀 어레이(cell array) 영역과 이들 메모리 셀을 제어하고 신호를 감지하는 주변 회로들이 구현되는 가장자리 영역(edge region) 또는 주변 영역(peripheral region)을 포함하여 구성될 수 있다. 이때, 셀 어레이 영역에 비해 주변 영역은 보다 다양한 형태의 패턴들이 요구되므로, 패턴 밀도(density)가 셀 어레이 영역에 비해 상대적으로 낮아지게 된다.
이러한 패턴 밀도 차이는 패턴들이 상대적으로 밀집되어 반복 배치된 어레이 영역의 내측 영역과 어레이 영역의 외측 영역에 대해 발생될 수도 있다. 이때, 어레이 영역 내측의 내측 패턴과 어레이 영역 내측의 가장자리 경계에 위치하는 경계 패턴 사이에 패턴 차이가 유발될 수 있다. 이러한 두 패턴들은 동일한 선폭으로 설계되지만, 서로 다른 환경이 웨이퍼 공정 중에 수반되게 되어 어레이 내측 패턴과 경계에 위치하는 패턴 사이에는 선폭 편차가 유발되게 된다. 이러한 패턴 선폭(CD) 균일도의 저하는 결국 소자의 전기적인 특성을 저하시키므로, 소자 동작에 여러 문제를 유도할 수 있다.
예컨대, 서로 다른 층위(level)의 배선들 간을 전기적으로 연결하는 연결콘택을 형성할 때, 이러한 어레이 영역 내측의 내측 콘택 패턴과 경계 부분의 경계 콘택 패턴이 서로 다른 선폭을 가지게 형성될 수 있다. 이러한 경우, 콘택들 간의 저항이 달라지므로, 소자의 동작이나 신호 감지 시에 변동이 유발될 수 있다. 따라서 이러한 연결 콘택을 형성할 때 패턴 선폭 변동이 억제될 수 있는 방법의 개발이 요구되고 있다.
본 발명은 패턴 선폭(CD) 균일도를 개선할 수 있는 연결 콘택을 포함하는 반도체 소자 및 제조 방법을 제시하고자 한다.
본 발명의 일 관점은, 반도체 기판 상에 상호 간에 반복 배치되어 그룹(group)지워진 게이트 패턴들 및 상기 게이트 패턴들의 그룹들 사이에 배치된 게이트 더미 패턴을 형성하는 단계, 상기 게이트 패턴 및 더미 패턴들 사이를 채우는 절연층을 형성하는 단계, 상기 절연층을 관통하여 상기 게이트 패턴의 좌우측에 배치된 콘택홀(contact hole) 패턴들 및 상기 게이트 더미 패턴들 좌우측에 배치된 콘택홀 더미 패턴들을 형성하는 단계, 및 상기 콘택홀 패턴들 및 상기 콘택홀 더미 패턴들을 각각 채우는 콘택 패턴 및 콘택 더미 패턴들을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제시한다.
이때, 상기 제조 방법은, 상기 반도체 기판 상에 상기 게이트 패턴이 가로지르는 액티브 패턴(active real pattern)들을 설정하는 소자분리 패턴들 및 상기 소자분리 패턴들 사이에 배치되고 상기 콘택홀 더미 패턴이 정렬되는 액티브 더미 패턴(active dummy pattern)을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 콘택 더미 패턴은 상기 게이트 더미 패턴에 대해 상기 콘택 패턴이 상기 게이트 패턴에 대한 위치 관계와 대등한 위치 관계로 배치되고 상기 콘택 패턴과 대등한 크기 및 형상으로 배치될 수 있다.
본 발명의 다른 일 관점은, 반도체 기판 상에 액티브 패턴(active real pattern)들을 설정하는 소자분리 패턴들 및 상기 소자분리 패턴들 사이에 배치된 액티브 더미 패턴(active dummy pattern), 상기 액티브 패턴 상을 가로지르게 배치된 게이트 패턴 및 상기 소자분리 패턴 상을 가로지르게 배치된 게이트 더미 패턴, 및 상기 게이트 패턴의 좌우측에 인근하게 배치된 콘택(contact) 패턴들 및 상기 게이트 더미 패턴의 좌우에 인근하게 배치된 콘택 더미 패턴들을 포함하는 레이아웃(layout)을 설계하는 단계, 및 상기 레이아웃을 상기 반도체 기판 상에 순차적으로 전사하는 단계를 포함하는 반도체 소자 제조 방법을 제시한다.
본 발명의 다른 일 관점은, 반도체 기판 상에 상호 간에 반복 배치되어 그룹(group)지워진 게이트 패턴들 및 상기 게이트 패턴들의 그룹들 사이에 배치된 게이트 더미 패턴, 상기 게이트 패턴 및 더미 패턴들 사이를 채우는 절연층, 및 상기 절연층을 관통하고 상기 게이트 패턴의 좌우측에 인근하게 배치된 콘택(contact) 패턴들 및 상기 게이트 더미 패턴의 좌우에 인근하게 배치된 콘택 더미 패턴들을 포함하는 반도체 소자를 제시한다.
본 발명의 실시예는, 연결 콘택을 위한 콘택홀(contact hole)들의 배치 레이아웃(layout)을 설계할 때, 연결 콘택홀 더미(dummy)들을 배치하여 연결 콘택홀 패턴(real pattern)들의 패턴 선폭 균일도를 보다 개선할 수 있다. 이에 따라, 반도체 소자의 전기적 특성을 개선할 수 있다.
본 발명의 실시예에서는, 반도체 기판에 액티브 영역(active region)을 설정하는 소자분리 영역 내에 액티브 더미(dummy) 패턴을 도입하고, 액티브 더미 패턴 상에 정렬되는 게이트 더미 패턴을 게이트 패턴(gate real pattern)과 함께 형성되도록 유도한다. 이후에, 게이트 패턴의 좌측 또는 우측, 좌우측에 형성되는 연결 콘택 패턴들이 형성될 때, 게이트 더미 패턴의 좌우측에 연결 콘택 패턴과 대등한 형상, 크기 및 이격 간격을 가지는 콘택 더미 패턴들이 형성되게 유도한다. 이에 따라, 반도체 기판 상의 영역 별로 패턴 밀도가 차이가 나는 것을 억제하여, 콘택홀 또는 콘택 패턴들이 형성될 때 보다 균일한 크기 및 형상을 가지도록 유도할 수 있다.
도 1 및 도 2는 본 발명의 실시예에 따른 연결콘택을 포함하는 반도체 소자 및 제조 방법을 보여주는 평면도 및 단면도이다. 도 1 및 도 2를 참조하면, 본 발명의 실시예에 따르는 반도체 소자 및 제조 방법은, 반도체 기판 상에 게이트 패턴과 같은 도전성 배선과 이들 도전성 배선들 사이를 관통하여 배치되는 연결 콘택의 구조를 구현하는 데 적용될 수 있다.
먼저, 반도체 기판(100) 상에, 실제 회로로 동작할 트랜지스터(transistor)들이 구현될 액티브 패턴(active real pattern: 110)들을 설정하는 소자분리 패턴(150)들을 형성한다. 소자분리 패턴(150)은 얕은 트렌치 소자분리(STI) 과정으로 형성될 수 있다. 이때, 소자분리 패턴(150)들 사이에 패턴 밀도 차이를 개선하여 패턴 균일도를 보다 증가시키도록, 액티브 더미 패턴(active dummy pattern: 120)이 배치되게 레이아웃 설계 및 노광, 현상, 소자 분리 과정을 순차적으로 수행할 수 있다. 액티브 더미 패턴(120) 상에는 실제 회로로 구동되지 않을 더미 패턴들이 위치하게 된다. 따라서, 액티브 더미 패턴(120) 및 소자분리 패턴(150)들을 포함하는 영역(152)이 실질적으로 소자분리 영역으로 설정된다.
반도체 기판(100) 상에 상호 간에 반복 배치되어 그룹(group)지워진 게이트 패턴(210)들이 레이아웃 배치되고, 이러한 레이아웃 따르는 형상으로 반도체 기판(100) 상에 형성된다. 게이트 패턴(210)은 액티브 패턴(110) 상을 가로지는 라인 형태로 형성될 수 있으며, 경우에 따라 다수 개가 반복 배치되지 않고, 하나의 액티브 패턴(110)에 하나의 라인 형태로, 즉, 단일 라인이 하나의 그룹을 구성하게 배치될 수도 있다.
이때, 게이트 패턴(210)들의 그룹들 사이에 게이트 더미 패턴(220)이 배치되게 레이아웃 설계되고, 웨이퍼 공정, 증착, 노광, 현상 및 식각 과정이 수행된다. 게이트 더미 패턴(220)은 실질적으로 소자분리 패턴(150) 상을 가로지르게 배치되고, 게이트 패턴(210)이 형성되는 과정에 함께 형성된다. 게이트 더미 패턴(220)의 도입에 의해, 게이트 패턴(210) 형성 시 영역 별로 패턴 밀도의 차이를 완화 또는 억제할 수 있어, 게이트 패턴(210)의 패턴 균일도를 개선할 수 있다. 이러한 게이트 패턴(210)은 실질적으로 트랜지스터의 게이트로 작용하게 도전층을 포함하여 형성될 수 있다.
게이트 패턴(210) 및 게이트 더미 패턴(220)들 사이를 채우는 절연층(400)을 형성한다. 절연층(400)은 실리콘 산화물을 포함하는 절연 물질을 증착하여 형성될 수 있다.
게이트 패턴(210)의 좌측, 우측 또는 좌우측에 인접하게 배치된 콘택홀(contact hole) 패턴(310)들 및 게이트 더미 패턴(220)들 좌우측에 배치된 콘택홀 더미 패턴(320)들을 설계하고, 노광 및 현상을 통해 전사한 후 식각하여, 반도체 기판(100) 상에 절연층(400)을 관통하게 형성한다. 이러한 콘택홀 더미 패턴(320)의 도입에 의해서, 콘택홀 패턴(310)을 전사하는 노광 과정이나 식각하는 과정에서, 영역 별로 패턴 밀도가 차이가 나는 것을 억제 및 완화할 수 있다. 따라서 영역별로 다른 패턴 밀도에 의해 영역별로 노광 환경 및 식각 환경이 달라지는 것을 억제할 수 있어, 콘택홀 패턴(310)의 균일도를 개선할 수 있다.
이러한 콘택홀 패턴(310)을 채우는 콘택 패턴(311) 및 콘택홀 더미 패턴(320)을 채우는 콘택 더미 패턴(321)을 도전층의 증착 및 에치백(etch back) 또는 화학기계적연마(CMP)를 수행하여 형성한다. 콘택 더미 패턴(321)은 콘택홀 더미 패턴(320)에 의해 그 형상 및 위치가 설정되므로, 콘택 더미 패턴(321)은 콘택 패턴(311)이 게이트 패턴(210)에 대한 위치 관계와 대등한 위치 관계로 게이트 더미 패턴(220)에 대해 배치되고, 콘택 패턴(311)과 대등한 크기 및 형상으로 배치되게 형성된다. 콘택 더미 패턴(321)은 실질적으로 액티브 더미 패턴(120)에 접촉 정렬되게 배치된다. 이후에, 콘택홀 패턴(310)에 연결되는 상부 배선(500) 또는 연결 패드(pad)를 비트 라인(bit line) 형성 과정에 함께 형성하여 연결 배선 구조를 완성한다.
이러한 본 발명의 실시예에서는 연결 콘택을 위한 콘택홀 패턴(310)들을 레이아웃 상에 배치할 때, 콘택홀 더미 패턴(320)들을 빈 공간에 삽입 배치하므로, 전체적인 패턴 밀도의 균일화를 구현할 수 있다. 따라서 패턴 밀도의 차이에 따른 노광 및 식각 과정에서의 영향을 억제할 수 있고, 콘택 패턴(311)들의 균일한 형성을 구현할 수 있다. 따라서 반도체 소자의 전기적 특성의 안정화 또는 개선을 구현할 수 있다.
도 1은 본 발명의 실시예에 따른 연결 콘택을 포함하는 반도체 소자 및 제조 방법을 설명하기 위해서 제시한 평면도이다.
도 2는 본 발명의 실시예에 따른 연결 콘택을 포함하는 반도체 소자 및 제조 방법을 설명하기 위해서 제시한 단면도이다.
Claims (7)
- 반도체 기판 상에 상호 간에 반복 배치되어 그룹(group)지워진 게이트 패턴(gate real pattern)들 및 상기 게이트 패턴들의 그룹들 사이에 배치된 게이트 더미(dummy) 패턴을 형성하는 단계;상기 게이트 패턴 및 더미 패턴들 사이를 채우는 절연층을 형성하는 단계;상기 절연층을 관통하여 상기 게이트 패턴의 좌우측에 배치된 콘택홀(contact hole) 패턴들 및 상기 게이트 더미 패턴들 좌우측에 배치된 콘택홀 더미 패턴들을 형성하는 단계; 및상기 콘택홀 패턴들 및 상기 콘택홀 더미 패턴들을 각각 채우는 콘택 패턴 및 콘택 더미 패턴들을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 반도체 기판 상에 상기 게이트 패턴이 가로지르는 액티브 패턴(active real pattern)들을 설정하는 소자분리 패턴들 및 상기 소자분리 패턴들 사이에 배치되고 상기 콘택홀 더미 패턴이 정렬되는 액티브 더미 패턴(active dummy pattern)을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 콘택 더미 패턴은 상기 게이트 더미 패턴에 대해 상기 콘택 패턴이 상 기 게이트 패턴에 대한 위치 관계와 대등한 위치 관계로 배치되고 상기 콘택 패턴과 대등한 크기 및 형상으로 배치되는 반도체 소자 제조 방법.
- 반도체 기판 상에 액티브 패턴(active real pattern)들을 설정하는 소자분리 패턴들 및 상기 소자분리 패턴들 사이에 배치된 액티브 더미 패턴(active dummy pattern),상기 액티브 패턴 상을 가로지르게 배치된 게이트 패턴 및 상기 소자분리 패턴 상을 가로지르게 배치된 게이트 더미 패턴, 및상기 게이트 패턴의 좌우측에 인근하게 배치된 콘택(contact) 패턴들 및 상기 게이트 더미 패턴의 좌우에 인근하게 배치된 콘택 더미 패턴들을 포함하는 레이아웃(layout)을 설계하는 단계; 및상기 레이아웃을 상기 반도체 기판 상에 순차적으로 전사하는 단계를 포함하는 반도체 소자 제조 방법.
- 제4항에 있어서,상기 콘택 더미 패턴은 상기 액티브 더미 패턴에 접촉되게 정렬되는 반도체 소자.
- 반도체 기판 상에 상호 간에 반복 배치되어 그룹(group)지워진 게이트 패턴들 및 상기 게이트 패턴들의 그룹들 사이에 배치된 게이트 더미 패턴;상기 게이트 패턴 및 더미 패턴들 사이를 채우는 절연층; 및상기 절연층을 관통하고 상기 게이트 패턴의 좌우측에 인근하게 배치된 콘택(contact) 패턴들 및 상기 게이트 더미 패턴의 좌우에 인근하게 배치된 콘택 더미 패턴들을 포함하는 반도체 소자.
- 제6항에 있어서,상기 반도체 기판 상에 상기 게이트 패턴이 가로지르는 액티브 패턴(active real pattern)들을 설정하게 형성된 소자분리 패턴들 및 상기 소자분리 패턴들 사이에 배치되고 상기 콘택홀 더미 패턴이 정렬되게 설정된 액티브 더미 패턴(active dummy pattern)을 더 포함하는 반도체 소자.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |